JP3164021B2 - Method for manufacturing semiconductor memory device - Google Patents
Method for manufacturing semiconductor memory deviceInfo
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Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体記憶装置の製
造方法に関し、特に上面並びに側面がHSG(Hemi
−Spherical−Grainedの略)化された
多結晶シリコン膜からなるストレージノード電極を有し
たスタックド型のDRAMの製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor memory device, and more particularly, to a method for manufacturing a semiconductor memory device using an HSG (Hemi
The present invention relates to a method of manufacturing a stacked DRAM having a storage node electrode made of a polycrystalline silicon film.
【0002】[0002]
【従来の技術】スタックド型のストレージノード電極を
有してなるメモリセルにより構成されたDRAMにおい
ても、メモリセルサイズの縮小に伴ない、占有面積の小
さなメモリセルでも十分な値の電荷蓄積容量を確保する
ことが要求されている。このために、ストレージノード
電極とセルプレート電極との対向面積を実効的に広げる
3次元的な工夫がなされており、その1つにHSG化処
理技術がある。2. Description of the Related Art Even in a DRAM composed of memory cells having a stacked storage node electrode, as the memory cell size is reduced, even a memory cell with a small occupied area has a sufficient charge storage capacity. It is required to secure. To this end, three-dimensional devices have been devised to effectively increase the opposing area between the storage node electrode and the cell plate electrode, and one of them is an HSG processing technology.
【0003】このHSG化処理技術は、例えば、本出願
人の先の出願による特開平5−304273号公報を参
照すると、次のとおりになっている。絶縁膜の表面上に
例えばN型の非晶質シリコン膜をパターニングして(N
型の)非晶質シリコン膜パターンが形成され、非晶質シ
リコン膜パターンの上面並びに側面の自然酸化膜が除去
される。その後、10-7Pa台の超高真空のもとで60
0℃前後の高温に加熱され,例えばジシラン(Si2 H
6 )分子流に曝されるHSG化処理が施される。このH
SG化処理により、非晶質シリコン膜パターンの上面並
びに側面にはシリコン結晶粒の結晶核の形成が行なわれ
るとともに非晶質シリコン膜パターンが多結晶シリコン
膜パターンに変換される。この非晶質から多結晶への変
換(相転移)の過程において、非晶質シリコン膜パター
ンの上面及び側面では上記結晶核からシリコン結晶粒の
成長が進行し、この非晶質シリコン膜パターンが多結晶
シリコン膜パターンに変換された段階では上面並びに側
面が半球形状シリコン結晶粒(HSG−Si)により覆
われた状態になる。The HSG processing technique is as follows, for example, with reference to Japanese Patent Application Laid-Open No. 5-304273 filed by the applicant of the present invention. For example, an N-type amorphous silicon film is patterned on the surface of the insulating film (N
An amorphous silicon film pattern is formed, and a native oxide film on the upper surface and side surfaces of the amorphous silicon film pattern is removed. Then, under ultra high vacuum of the order of 10 -7 Pa, 60
It is heated to a high temperature of about 0 ° C., for example, disilane (Si 2 H
6 ) An HSG treatment that is exposed to the molecular flow is performed. This H
By the SG process, crystal nuclei of silicon crystal grains are formed on the upper surface and side surfaces of the amorphous silicon film pattern, and the amorphous silicon film pattern is converted into a polycrystalline silicon film pattern. In the process of conversion from amorphous to polycrystalline (phase transition), silicon crystal grains grow from the crystal nuclei on the upper surface and side surfaces of the amorphous silicon film pattern. At the stage of conversion to the polycrystalline silicon film pattern, the upper surface and side surfaces are covered with hemispherical silicon crystal grains (HSG-Si).
【0004】上記特開平5−304273号公報に記載
されたHSG化処理はDRAMの形成に適用されるもの
であるが、DRAMのメモリセルの具体的な構造,製造
方法には言及されていない。この特許公開公報に記載さ
れたHSG化処理技術を利用して本発明者らが形成した
DRAMの構造と製造方法とを具体的に説明する。The HSG processing described in the above-mentioned Japanese Patent Application Laid-Open No. 5-304273 is applied to the formation of a DRAM, but does not mention the specific structure and manufacturing method of a memory cell of the DRAM. The structure and manufacturing method of a DRAM formed by the present inventors using the HSG processing technology described in this patent publication will be specifically described.
【0005】まず、DRAMの平面模式図である図9
と、DRAMの断面模式図であり図9のAA線,BB線
での断面模式図である図10とを併せて参照して、上記
HSG化処理技術を適用したスタックド型のストレージ
ノード電極を有するDRAMの構成を説明する。このD
RAMは0.25μm設計ルールにより形成され、以下
の通りになっている。なおここでは、図面の煩雑さを回
避して理解を容易にするために、階層化された平面模式
図(すなわち、図9(a)は活性領域,MOSトランジ
スタ,ワード線およびビット線の位置関係を明示し、図
9(b)はワード線,ビット線およびストレージノード
電極を位置関係を明示してある)である図9においては
意図的に活性領域,ワード線およびビット線の(線)幅
並びに間隔をずらして表示し、図10では(シリコン基
板を除き)導電体の部分にのみにハッチングを施してあ
る。First, FIG. 9 is a schematic plan view of a DRAM.
And FIG. 10 which is a schematic cross-sectional view of the DRAM and is a schematic cross-sectional view taken along line AA and line BB of FIG. 9 and has a stacked storage node electrode to which the above-described HSG processing technology is applied. The configuration of the DRAM will be described. This D
The RAM is formed according to the 0.25 μm design rule, and is as follows. Note that, here, in order to avoid complicating the drawing and to facilitate understanding, a hierarchical schematic plan view (that is, FIG. 9A shows the positional relationship between active regions, MOS transistors, word lines, and bit lines). 9 (b) shows the positional relationship between the word lines, bit lines and storage node electrodes). In FIG. 9, the (line) width of the active region, word lines and bit lines is intentionally shown. In FIG. 10, only the conductors (excluding the silicon substrate) are hatched in FIG.
【0006】P型シリコン基板301の表面にはセルア
レイ領域351が設けられ、セルアレイ領域351を取
り囲むP型シリコン基板301の表面には周辺回路領域
352(なお、周辺回路領域に設けられている半導体素
子についての図示は省略する)が設けられている。セル
アレイ領域351には、膜厚280nm程度のフィール
ド酸化膜311に囲まれた活性領域302が規則的に配
列されている。活性領域302の最小幅および最小間隔
はそれぞれ0.3μmであり、活性領域302の(ビッ
ト線に平行な方向の)列方向のピッチおよび(ワード線
に平行な方向の)行方向のピッチはそれぞれ2.4μm
程度および1.2μm程度である。ビット線に関わる側
の周辺回路領域352に隣接した部分を除いた活性領域
351の形状はT字型をなし、ビット線に関わる側の周
辺回路領域352に隣接した部分での活性領域302の
形状はL字型をなしている。活性領域302の表面には
膜厚8nm程度のゲート酸化膜312が設けられてい
る。ゲート電極を兼たワード線314a,314b,3
14c,314d,314e,314f等は、膜厚20
0nm程度のタングステンポリサイド膜から構成され、
それぞれゲート酸化膜312を介して複数の活性領域3
02上を横断して周辺回路領域352上に延在してい
る。ワード線314b等の線幅および間隔はそれぞれ
0.3μmである。活性領域302の表面には、フィー
ルド酸化膜311およびワード線314a等に自己整合
的にN型ソース・ドレイン領域315A,315Bが設
けられている。N型ソース・ドレイン領域315A,3
15Bの接合の深さ(Xj )はそれぞれ0.15μm程
度である。A cell array region 351 is provided on the surface of the P-type silicon substrate 301, and a peripheral circuit region 352 (a semiconductor element provided in the peripheral circuit region) is provided on the surface of the P-type silicon substrate 301 surrounding the cell array region 351. Is omitted). Active regions 302 surrounded by a field oxide film 311 having a thickness of about 280 nm are regularly arranged in the cell array region 351. The minimum width and the minimum interval of the active region 302 are each 0.3 μm, and the pitch in the column direction (in the direction parallel to the bit line) and the pitch in the row direction (in the direction parallel to the word line) of the active region 302 are respectively 2.4 μm
And about 1.2 μm. The shape of the active region 351 excluding the portion adjacent to the peripheral circuit region 352 on the side related to the bit line is T-shaped, and the shape of the active region 302 in the portion adjacent to the peripheral circuit region 352 on the side related to the bit line. Is L-shaped. On the surface of the active region 302, a gate oxide film 312 with a thickness of about 8 nm is provided. Word lines 314a, 314b, 3 also serving as gate electrodes
14c, 314d, 314e, 314f, etc.
It is composed of a tungsten polycide film of about 0 nm,
Each of the plurality of active regions 3 via the gate oxide film 312
02 and extends over the peripheral circuit region 352. The line widths and intervals of the word lines 314b and the like are each 0.3 μm. On the surface of active region 302, N-type source / drain regions 315A and 315B are provided in a self-alignment manner with field oxide film 311 and word line 314a. N-type source / drain regions 315A, 3
The junction depth (X j ) of each of the 15B is about 0.15 μm.
【0007】フィールド酸化膜311,ゲート酸化膜3
12,ワード線314a等を含めてセルアレイ領域35
1並びに周辺回路領域352の表面は第1の層間絶縁膜
321により覆われている。層間絶縁膜321のN型ソ
ース・ドレイン領域315A,315B直上での膜厚は
500nm程度であり、この層間絶縁膜321は例えば
酸化シリコン膜(例えばHTO膜)にBPSG膜が積層
された膜からなる。層間絶縁膜321とゲート酸化膜3
12とを貫通してN型拡散層315Aに達するビットコ
ンタクト孔322が設けられている。ビットコンタクト
孔322の口径は0.25μm□程度である。層間絶縁
膜321の表面上には、ビットコンタクト孔322を介
してN型ソース・ドレイン領域315Aに接続されるビ
ット線324a,324b,324c,324d等が設
けられている。これらビット線324a等は、膜厚15
0nm程度のタングステンシリサイド膜から構成され、
層間絶縁膜321を介してワード線314a等と直交
し、周辺回路領域352上に延在している。[0007] Field oxide film 311, gate oxide film 3
12, the cell array region 35 including the word line 314a, etc.
The surfaces of the first and peripheral circuit regions 352 are covered with a first interlayer insulating film 321. The thickness of the interlayer insulating film 321 immediately above the N-type source / drain regions 315A and 315B is about 500 nm, and the interlayer insulating film 321 is, for example, a film in which a BPSG film is stacked on a silicon oxide film (for example, an HTO film). . Interlayer insulating film 321 and gate oxide film 3
12 and a bit contact hole 322 reaching the N-type diffusion layer 315A. The diameter of the bit contact hole 322 is about 0.25 μm □. Bit lines 324a, 324b, 324c, 324d and the like connected to the N-type source / drain regions 315A via the bit contact holes 322 are provided on the surface of the interlayer insulating film 321. These bit lines 324a and the like have a film thickness of 15
A tungsten silicide film of about 0 nm,
It is orthogonal to the word lines 314 a and the like via the interlayer insulating film 321 and extends over the peripheral circuit region 352.
【0008】ビット線324a等を含めて層間絶縁膜3
21の表面は膜厚400nm程度の酸化シリコン系絶縁
膜からなる第2の層間絶縁膜331により覆われてい
る。層間絶縁膜331,層間絶縁膜321およびゲート
酸化膜312を貫通してN型ソース・ドレイン領域31
5Bに達するノードコンタクト孔332が設けられてい
る。ノードコンタクト孔332の口径も0.25μm□
程度であり、これらノードコンタクト孔332は導電体
膜(例えばN型多結晶シリコン膜)からなるコンタクト
プラグ333により充填されている。The interlayer insulating film 3 including the bit lines 324a and the like
The surface of 21 is covered with a second interlayer insulating film 331 made of a silicon oxide insulating film having a thickness of about 400 nm. N-type source / drain region 31 penetrating through interlayer insulating film 331, interlayer insulating film 321 and gate oxide film 312
A node contact hole 332 reaching 5B is provided. The diameter of the node contact hole 332 is also 0.25 μm □
These node contact holes 332 are filled with contact plugs 333 made of a conductor film (for example, an N-type polycrystalline silicon film).
【0009】層間絶縁膜331の表面上には、それぞれ
コンタクトプラグ333に直接に接続し,膜厚800n
m程度のN型多結晶シリコン膜パターンからなるストレ
ージノード電極334が設けられている。ストレージノ
ード電極334の(ビット線324a等に平行な方向
の)長さおよび(ワード線314a等に平行な方向で
の)幅はそれぞれ0.9μm程度および0.3μm程度
であり、ストレージノード電極334の間隔は0.3μ
m程度である。周辺回路領域352に隣接してセルアレ
イ領域351の端部近傍に設けられた1行(例えばワー
ド線314aに属する)のストレージノード電極334
と2列(例えばビット線324a,324bに属する)
のストレージノード電極334とを除いて、ストレージ
ノード電極334の上面並びに側面はHSG−Siによ
り覆われている。ストレージノード電極334の上面並
びに側面とストレージノード電極334の間の層間絶縁
膜331の上面とは、容量絶縁膜336により直接に覆
われている。少なくともストレージノード電極334の
上面並びに側面を覆う部分での容量絶縁膜336の膜厚
は、酸化シリコン膜に換算して5nm程度である。例え
ば膜厚150nm〜200nm程度のN型多結晶シリコ
ン膜からなるセルプレート電極337は、容量絶縁膜3
36を介してストレージノード電極334を覆ってい
る。On the surface of the interlayer insulating film 331, each is directly connected to a contact plug 333 and has a thickness of 800 nm.
A storage node electrode 334 composed of an m-type N-type polycrystalline silicon film pattern is provided. The length (in the direction parallel to the bit line 324a and the like) and the width (in the direction parallel to the word line 314a and the like) of the storage node electrode 334 are about 0.9 μm and about 0.3 μm, respectively. Is 0.3μ
m. One row (for example, belonging to word line 314a) of storage node electrode 334 provided adjacent to peripheral circuit region 352 and near the end of cell array region 351
And two columns (for example, belonging to bit lines 324a and 324b)
Except for the storage node electrode 334, the top and side surfaces of the storage node electrode 334 are covered with HSG-Si. The upper surface and the side surface of the storage node electrode 334 and the upper surface of the interlayer insulating film 331 between the storage node electrode 334 are directly covered with the capacitor insulating film 336. The thickness of the capacitor insulating film 336 at least at a portion covering the upper surface and the side surface of the storage node electrode 334 is about 5 nm in terms of a silicon oxide film. For example, the cell plate electrode 337 made of an N-type polycrystalline silicon film having a thickness of about 150 nm to 200 nm
The storage node electrode 334 is covered via the reference numeral 36.
【0010】次に、DRAMの製造工程の断面模式図で
あり図9のAA線での断面模式図である図11と、DR
AMの製造工程の断面模式図であり図9のBB線での断
面模式図である図12と、上記図9および図10とを併
せて参照して、上記HSG化処理技術を適用したスタッ
クド型のストレージノード電極を有するDRAMの製造
方法について説明する。Next, FIG. 11 which is a schematic cross-sectional view of a DRAM manufacturing process and is a schematic cross-sectional view taken along the line AA in FIG.
FIG. 12 which is a schematic cross-sectional view of a manufacturing process of the AM and is a schematic cross-sectional view taken along the line BB of FIG. 9 and FIG. 9 and FIG. 10 together with reference to FIG. 9 and FIG. A method for manufacturing a DRAM having the storage node electrode of FIG.
【0011】まず、P型シリコン基板301の表面のセ
ルアレイ領域351および周辺回路領域352の素子分
離領域には、膜厚280nm程度の(例えばLOCOS
型の)フィールド酸化膜311が形成される。セルアレ
イ領域351の活性領域302(周辺回路領域352の
活性領域に関しては図示を省略する)には、熱酸化によ
り膜厚8nm程度のゲート酸化膜312が形成される。
全面に膜厚100nm程度の(高濃度の)N型多結晶シ
リコン膜(図に明示せず)が形成される。このN型多結
晶シリコン膜の形成方法は、LPCVDによるノンドー
プの多結晶シリコン膜に燐の熱拡散を行なう方法,ある
いはモノシラン(SiH4 )を原料ガスとしてホスフィ
ン(PH3 )を不純物ガスとしたLPCVDによりN型
非晶質シリコン膜を形成してこれを熱処理する方法でも
よい。さらに膜厚100nm程度のタングステンシリサ
イド膜が例えばスパッタリングにより形成される。この
タングステンシリサイド膜とN型多結晶シリコン膜とか
らなる積層導電体膜が異方性エッチングにより順次パタ
ーニングされて、膜厚200nm程度のタングステンポ
リサイド膜からなるワード線314a,314b,31
4c,314d,314e,314f等(と、図示はし
ないが周辺回路のゲート電極と)が形成される〔図9,
図10〕。First, a cell array region 351 and a device isolation region of the peripheral circuit region 352 on the surface of the P-type silicon substrate 301 have a thickness of about 280 nm (for example, LOCOS).
A (type) field oxide 311 is formed. In the active region 302 of the cell array region 351 (the active region of the peripheral circuit region 352 is not shown), a gate oxide film 312 having a thickness of about 8 nm is formed by thermal oxidation.
An N-type polycrystalline silicon film (having a high concentration) having a thickness of about 100 nm (not explicitly shown) is formed on the entire surface. This N-type polycrystalline silicon film is formed by a method in which phosphorus is thermally diffused into a non-doped polycrystalline silicon film by LPCVD, or LPCVD using monosilane (SiH 4 ) as a source gas and phosphine (PH 3 ) as an impurity gas. To form an N-type amorphous silicon film and heat-treat it. Further, a tungsten silicide film having a thickness of about 100 nm is formed by, for example, sputtering. The laminated conductor film composed of the tungsten silicide film and the N-type polycrystalline silicon film is sequentially patterned by anisotropic etching, and word lines 314a, 314b, 31 each composed of a tungsten polycide film having a thickness of about 200 nm.
4c, 314d, 314e, 314f, etc. (and gate electrodes of peripheral circuits, not shown) are formed [FIG.
FIG.
【0012】これらのワード線314a等とフィールド
酸化膜311とをマスクにした40keV,2×1013
cm-2程度の燐のイオン注入等によりN型ソース・ドレ
イン領域315A,315B等が活性領域302等に形
成される。なお、N型ソース・ドレイン領域315A,
315Bはこの段階では低濃度であるが、ビットコンタ
クト孔およびノードコンタクト孔の形成後に30ke
V,5×1014cm-2程度の燐のコンタクト・イオン注
入が行なわれてこれらN型ソース・ドレイン領域315
A,315Bは最終的に低濃度のN型領域と中濃度のN
型領域とを具備したN型拡散層になる。なお図示は省略
するが、周辺回路のMOSトランジスタを構成するN型
ソース・ドレイン領域(とP型ソース・ドレイン領域
と)は、N型ソース・ドレイン領域315A,315B
の形成と前後して行なわれる〔図9,図10〕。Using these word lines 314a and the like and the field oxide film 311 as a mask, 40 keV, 2 × 10 13
N-type source / drain regions 315A and 315B are formed in the active region 302 and the like by ion implantation of phosphorus of about cm −2 or the like. Note that the N-type source / drain regions 315A,
Although 315B has a low concentration at this stage, it is 30 ke after forming the bit contact hole and the node contact hole.
V, about 5 × 10 14 cm -2 of contact ion implantation of phosphorus is performed, and these N-type source / drain regions 315 are formed.
A, 315B are finally a low concentration N-type region and a medium concentration N
An N-type diffusion layer having a mold region. Although not shown, the N-type source / drain regions (and the P-type source / drain regions) constituting the MOS transistors of the peripheral circuit are N-type source / drain regions 315A and 315B.
[FIG. 9, FIG. 10].
【0013】次に、全面にHTO膜(図に明示せず),
BPSG膜(図に明示せず)の成膜,平坦化処理等が行
なわれ、N型ソース・ドレイン領域315A,315B
の直上での膜厚が500nm程度の第1の層間絶縁膜3
21が形成れる。層間絶縁膜321,ゲート酸化膜31
2が順次異方性エッチングされて、N型ソース・ドレイ
ン領域315Aに達するビットコンタクト孔322が形
成される。6弗化タングステン(WF6 )およびジクロ
ルシラン(SiH2 Cl2 )を原料ガスとし,アルゴン
(Ar)をキャリアガスとした100Pa程度でのLP
CVDが600℃程度のもとに行なわれて、全面に膜厚
150nm程度のタングステンシリサイド膜(図に明示
せず)が形成される。このタングステンシリサイド膜が
異方性エッチングによりパターニングされて、ビットコ
ンタクト孔322を介して直接にN型ソース・ドレイン
領域315Aに接続されるビット線324a,324
b,324c,324d等が形成される〔図9,図1
0〕。Next, an HTO film (not explicitly shown) on the entire surface,
A BPSG film (not explicitly shown), a flattening process, and the like are performed, and N-type source / drain regions 315A and 315B are formed.
First interlayer insulating film 3 having a thickness of about 500 nm immediately above
21 are formed. Interlayer insulating film 321, gate oxide film 31
2 are sequentially anisotropically etched to form a bit contact hole 322 reaching the N-type source / drain region 315A. LP at about 100 Pa using tungsten hexafluoride (WF 6 ) and dichlorosilane (SiH 2 Cl 2 ) as a source gas and argon (Ar) as a carrier gas.
The CVD is performed at about 600 ° C. to form a tungsten silicide film (not shown) having a thickness of about 150 nm on the entire surface. This tungsten silicide film is patterned by anisotropic etching, and bit lines 324 a and 324 connected directly to N-type source / drain regions 315 A via bit contact holes 322.
b, 324c, 324d, etc. [FIG. 9, FIG.
0].
【0014】続いて、全面に酸化シリコン系絶縁膜の成
膜,平坦化処理が行なわれ、膜厚400nm程度の第2
の層間絶縁膜331が形成される。層間絶縁膜331,
層間絶縁膜321およびゲート酸化膜312が順次異方
性エッシングされて、N型ソース・ドレイン領域315
Bに達するノードコンタクト孔332が形成される。例
えばLPCVDによるN型多結晶シリコン膜の形成等に
より、ノードコンタクト孔332を充填するコンタクト
プラグ333が形成される。モノシラン(SiH4 )を
原料ガスとし,ホスフィン(PH3 )を不純物ガスとし
た10-3Pa〜20-4Pa程度でのLPCVDが例えば
510℃のもとに行なわれて、全面に800nm程度の
膜厚を有して1×1019cm-3〜2×1020cm-3程度
の不純物濃度を有したN型非晶質シリコン膜343が形
成される〔図11(a),図12(a)〕。Subsequently, a silicon oxide-based insulating film is formed and planarized on the entire surface, and a second film having a thickness of about 400 nm is formed.
Is formed. Interlayer insulating film 331,
The interlayer insulating film 321 and the gate oxide film 312 are sequentially anisotropically etched to form N-type source / drain regions 315.
A node contact hole 332 reaching B is formed. For example, a contact plug 333 filling the node contact hole 332 is formed by forming an N-type polycrystalline silicon film by LPCVD or the like. LPCVD at about 10 −3 Pa to 20 −4 Pa using monosilane (SiH 4 ) as a source gas and phosphine (PH 3 ) as an impurity gas is performed, for example, at 510 ° C. An N-type amorphous silicon film 343 having a thickness and an impurity concentration of about 1 × 10 19 cm −3 to 2 × 10 20 cm −3 is formed [FIGS. a)].
【0015】その後、N型非晶質シリコン膜343が異
方性エッチングによりパターニングされて、N型非晶質
シリコン膜パターン344が形成される〔図11
(b),図12(b)〕。Thereafter, the N-type amorphous silicon film 343 is patterned by anisotropic etching to form an N-type amorphous silicon film pattern 344 [FIG.
(B), FIG. 12 (b)].
【0016】N型非晶質シリコン膜パターン344の上
面並びに側面の自然酸化膜が除去された後、600℃前
後で10-6Pa台の超高真空のもとにモノシラン(Si
H4)分子流もしくはジシラン(Si2 H6 )分子流に
さらされて、N型多結晶シリコン膜パターンはN型多結
晶シリコン膜パターンに変換されてストレージノード電
極334が形成される。このとき上述したように、周辺
回路領域352に隣接してセルアレイ領域351の端部
近傍に設けられた1行(例えばワード線314aに属す
る)のストレージノード電極334と2列(例えばビッ
ト線324a,324bに属する)のストレージノード
電極334とを除いて、ストレージノード電極334の
上面並びに側面はHSG−Siにより覆われている。し
かしながら、ワード線314a,ビット線324aもし
くはビット線324bに属するストレージノード電極3
34では、セルアレイ領域351の最外周に位置するス
トレージノード電極の側面を結ぶ線(ワード線314a
に属するストレージノード電極334の周辺回路領域3
52側の側面を結ぶ線,ビット線324aに属するスト
レージノード電極334の周辺回路領域352側の側面
を結ぶ線等)から0.7μm〜0.9μmの範囲では、
これらストレージノード電極334の側面もしくは上面
でのシリコン結晶粒の粒径が小さく、HSG−Siの密
度が低くなっている〔図11(c),図12(c)〕。After the natural oxide film on the upper surface and the side surface of the N-type amorphous silicon film pattern 344 is removed, monosilane (Si) is applied at about 600 ° C. under an ultra-high vacuum of the order of 10 −6 Pa.
When exposed to the H 4 ) molecular flow or disilane (Si 2 H 6 ) molecular flow, the N-type polycrystalline silicon film pattern is converted into an N-type polycrystalline silicon film pattern to form the storage node electrode 334. At this time, as described above, one row (for example, belonging to the word line 314a) of the storage node electrode 334 and two columns (for example, the bit lines 324a, 324b) are provided adjacent to the peripheral circuit region 352 and near the end of the cell array region 351. Except for the storage node electrode 334 (belonging to 324b), the upper surface and side surfaces of the storage node electrode 334 are covered with HSG-Si. However, the storage node electrode 3 belonging to the word line 314a, the bit line 324a or the bit line 324b
34, a line (word line 314a) connecting the side surfaces of the storage node electrode located at the outermost periphery of the cell array region 351.
Circuit region 3 of storage node electrode 334 belonging to
From the line connecting the side surfaces of the storage node electrode 334 belonging to the bit line 324a to the side surface of the peripheral circuit region 352 side of the bit line 324a) within a range of 0.7 μm to 0.9 μm.
The grain size of the silicon crystal grains on the side or top surface of the storage node electrode 334 is small, and the density of HSG-Si is low [FIGS. 11 (c) and 12 (c)].
【0017】次に、全面に容量絶縁膜(図に明示せず)
が形成される。ストレージノード電極334の上面並び
に側面を覆う部分での容量絶縁膜はONO構造を成し、
これらの部分での容量絶縁膜の酸化シリコン膜換算膜厚
は5nm程度である。全面に膜厚150nm〜200n
m程度の(高濃度の)N型多結晶シリコン膜が形成され
る。このN型多結晶シリコン膜と容量絶縁膜とが順次パ
ターニングされて容量絶縁膜336およびセルプレート
電極337が形成される〔図9,図10〕。Next, a capacitive insulating film (not explicitly shown) is formed on the entire surface.
Is formed. The capacitance insulating film in a portion covering the upper surface and the side surface of the storage node electrode 334 has an ONO structure,
The equivalent silicon oxide film thickness of the capacitive insulating film in these portions is about 5 nm. 150 nm to 200 n film thickness on the entire surface
An m-type (high concentration) N-type polycrystalline silicon film is formed. The N-type polycrystalline silicon film and the capacitor insulating film are sequentially patterned to form a capacitor insulating film 336 and a cell plate electrode 337 (FIGS. 9 and 10).
【0018】[0018]
【発明が解決しようとする課題】上述したように、周辺
回路領域352に隣接してセルアレイ領域351の端部
近傍に設けられた例えばワード線314aに属する1行
(×2)のストレージノード電極334と例えばビット
線324a,324bに属する2列(×2)のストレー
ジノード電極334とでは、上面あるいは側面のHSG
化が不十分である。このため周辺回路領域352に隣接
してセルアレイ領域351の端部近傍に設けられた1行
(例えばワード線314aに属する)のメモリセルと2
列(例えばビット線324a,324bに属する)のメ
モリセルとの電荷蓄積容量値はこれら以外のメモリセル
の電荷蓄積容量値に比べて低い値になり、HSG化処理
による各メモルセルの電気蓄積容量値の増大という目的
が完全に達成できなくなる。これに対して、例えばセル
アレイ領域352の占有面積を増大して1つのセルアレ
イ領域351あたりに2×2行と2×2列とのダミーセ
ルを増設するならば、当初の目的は達成される。As described above, one row (× 2) of storage node electrodes 334 belonging to, for example, a word line 314 a provided adjacent to the peripheral circuit region 352 and near the end of the cell array region 351. And two columns (× 2) of storage node electrodes 334 belonging to bit lines 324a and 324b, for example,
Conversion is inadequate. Therefore, one row (for example, belonging to the word line 314a) of memory cells provided near the peripheral circuit area 352 and near the end of the cell array area 351 and 2
The charge storage capacity value with the memory cells of the column (for example, belonging to the bit lines 324a and 324b) becomes lower than the charge storage capacity values of the other memory cells, and the electric storage capacity value of each memory cell by the HSG processing. The goal of increasing the number of people cannot be completely achieved. On the other hand, if, for example, the occupied area of the cell array region 352 is increased to add 2 × 2 rows and 2 × 2 columns of dummy cells per one cell array region 351, the original purpose is achieved.
【0019】したがって本発明の目的は、ダミーセルを
設けることなしに,セルアレイ領域の実効的な面積の増
大を抑制して、各メモリセルが完全にHSG化される半
導体記憶装置の製造方法を提供することにある。Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor memory device in which each memory cell is completely HSG-controlled without providing a dummy cell and suppressing the effective area of the cell array region from increasing. It is in.
【0020】[0020]
【課題を解決するための手段】本発明の半導体記憶装置
の製造方法の第1の態様は、P型シリコン基板の表面に
設けられたセルアレイ領域を取り囲んでP型シリコン基
板の表面にはダミー領域が設けられ,ダミー領域の周辺
のP型シリコン基板の表面には周辺回路領域が設けられ
た該P型シリコン基板の表面の素子分離領域にフィール
ド酸化膜を形成して、P型シリコン基板の表面のセルア
レイ領域に規則的に配列されて設けられた複数の第1の
活性領域と、ワード線に関わる周辺回路領域の部分およ
びセルアレイ領域に挟まれたダミー領域の部分を除いた
ダミー領域の所要の部分に設けられた第2の活性領域と
を区画する工程と、上記第1および第2の活性領域にゲ
ート酸化膜を形成し、これらのゲート酸化膜を介してこ
れらの第1の活性領域上にワード線を兼たゲート電極を
形成し、第1および第2の活性領域にはそれぞれN型ソ
ース・ドレイン領域およびN型拡散層を形成する工程
と、上記P型シリコン基板の表面を覆う第1の層間絶縁
膜を形成し、第1の層間絶縁膜および上記ゲート酸化膜
を貫通して上記N型ソース・ドレイン領域の一方に達す
るビットコンタクト孔を形成し、第1の層間絶縁膜の表
面上には上記ワード線に直交する方向に延在し,これら
のビットコンタクト孔を介してこれらのN型ソース・ド
レイン領域の一方に接続されるビット線を形成する工程
と、上記第1の層間絶縁膜を覆う第2の層間絶縁膜を形
成し、それぞれ第2の層間絶縁膜と第1の層間絶縁膜と
上記ゲート酸化膜とを貫通して上記N型ソース・ドレイ
ン領域の他方,N型拡散層に達するノードコンタクト
孔,コンタクト孔を形成する工程と、全面にN型の非晶
質シリコン膜を形成し、非晶質シリコン膜をパターニン
グしてセルアレイ領域には上記ノードコンタクト孔を介
して上記N型ソース・ドレイン領域の他方に接続される
第1の非晶質シリコン膜パターンを形成し,ダミー領域
にはこれらの第1の非晶質シリコン膜パターンから所要
間隔を有した位置に所定幅を有してセルアレイ領域を取
り囲む姿態を有した第2の非晶質シリコン膜パターンを
形成する工程と、上記第1,第2の非晶質シリコン膜パ
ターンに対して高温かつ超高真空のもとでモノシラン分
子流あるいはジシラン分子流に曝すことにより、第1,
第2の非晶質シリコン膜パターンの上面並びに側面を半
球形状シリコン結晶粒により覆われた状態にするととも
に第1,第2の非晶質シリコン膜パターンをそれぞれ第
1,第2の多結晶シリコン膜パターンに変換するHSG
化処理を行なって、第1,第2の多結晶シリコン膜パタ
ーンからなるストレージノード電極,ダミー電極を形成
する工程と、少なくとも上記ストレージノード電極およ
びダミー電極の上面並びに側面の覆う容量絶縁膜を形成
し、全面に導電体膜を形成し、導電体膜をパターニング
して容量絶縁膜を介してストレージノード電極およびダ
ミー電極を覆うセルプレート電極を形成する工程とを有
することを特徴とする。好ましくは、上記N型拡散層が
上記ダミー領域における上記ビット線が延在する側のみ
に設けられている。さらに好ましくは、上記所定幅が少
なくとも1.0μmである。According to a first aspect of the method of manufacturing a semiconductor memory device of the present invention, a dummy region is provided on a surface of a P-type silicon substrate so as to surround a cell array region provided on the surface of the P-type silicon substrate. And a field oxide film is formed on an element isolation region on the surface of the P-type silicon substrate provided with a peripheral circuit region on the surface of the P-type silicon substrate around the dummy region. And a plurality of first active regions regularly arranged in the cell array region and a required dummy region excluding a peripheral circuit region related to a word line and a dummy region sandwiched between the cell array regions. A step of partitioning a second active region provided in the portion, forming a gate oxide film in the first and second active regions, and forming the first active region via these gate oxide films. Forming a gate electrode also serving as a word line on the region, forming an N-type source / drain region and an N-type diffusion layer in the first and second active regions, respectively; Forming a first interlayer insulating film covering the first interlayer insulating film, forming a bit contact hole penetrating through the first interlayer insulating film and the gate oxide film and reaching one of the N-type source / drain regions; Forming a bit line extending in a direction orthogonal to the word line and connected to one of the N-type source / drain regions through the bit contact hole on the surface of the first substrate; Forming a second interlayer insulating film covering the second interlayer insulating film, and penetrating the second interlayer insulating film, the first interlayer insulating film, and the gate oxide film, respectively, to form the other of the N-type source / drain regions; When reaching the N-type diffusion layer Forming an N-type amorphous silicon film on the entire surface, patterning the amorphous silicon film, and forming the N-type source through the node contact hole in the cell array region. A first amorphous silicon film pattern connected to the other of the drain regions is formed, and the dummy region has a predetermined width at a position at a required distance from these first amorphous silicon film patterns; Forming a second amorphous silicon film pattern having a shape surrounding the cell array region by applying a pressure to the first and second amorphous silicon film patterns under a high temperature and an ultra-high vacuum. Exposure to molecular flow or disilane molecular flow gives
The upper surface and the side surfaces of the second amorphous silicon film pattern are covered with hemispherical silicon crystal grains, and the first and second amorphous silicon film patterns are respectively made of first and second polycrystalline silicon. HSG to convert to film pattern
Forming a storage node electrode and a dummy electrode made of the first and second polycrystalline silicon film patterns by forming the same, and forming a capacitive insulating film covering at least the upper surface and side surfaces of the storage node electrode and the dummy electrode. Forming a conductive film on the entire surface, patterning the conductive film, and forming a cell plate electrode covering the storage node electrode and the dummy electrode via the capacitor insulating film. Preferably, the N-type diffusion layer is provided only on the side of the dummy region where the bit line extends. More preferably, the predetermined width is at least 1.0 μm.
【0021】本発明の半導体記憶装置の製造方法の第2
の態様は、P型シリコン基板の表面に設けられたセルア
レイ領域の周辺のP型シリコン基板の表面には周辺回路
領域が設けられたP型シリコン基板の表面の素子分離領
域にフィールド酸化膜を形成して、セルアレイ領域に規
則的に配列されて設けられた複数の活性領域を区画する
工程と、上記活性領域にゲート酸化膜を形成し、これら
のゲート酸化膜を介してこれらの活性領域上にワード線
を兼たゲート電極を形成し、これらの活性領域にN型ソ
ース・ドレイン領域を形成する工程と、上記P型シリコ
ン基板の表面を覆う第1の層間絶縁膜を形成し、第1の
層間絶縁膜および上記ゲート酸化膜を貫通して上記N型
ソース・ドレイン領域の一方に達するビットコンタクト
孔を形成し、第1の層間絶縁膜の表面上には上記ワード
線に直交する方向に延在し,これらのビットコンタクト
孔を介してこれらのN型ソース・ドレイン領域の一方に
接続されるビット線を形成する工程と、上記第1の層間
絶縁膜を覆う第2の層間絶縁膜を形成し、第2の層間絶
縁膜,第1の層間絶縁膜および上記ゲート酸化膜を貫通
して上記N型ソース・ドレイン領域の他方に達するノー
ドコンタクト孔を形成する工程と、全面にN型の非晶質
シリコン膜を形成し、非晶質シリコン膜をパターニング
してセルアレイ領域には上記ノードコンタクト孔を介し
て上記N型ソース・ドレイン領域の他方に接続される第
1の非晶質シリコン膜パターンを形成し,さらにこれら
あの第1の非晶質シリコン膜パターンから所定間隔を有
した位置にセルアレイ領域を取り囲む姿態を有した第2
の非晶質シリコン膜パターンを形成する工程と、HSG
化処理により上記第1,第2の非晶質シリコン膜パター
ンをそれぞれストレージノード電極,N型の多結晶シリ
コン膜パターンに変換する工程と、少なくとも上記スト
レージノード電極および多結晶シリコン膜パターンの上
面並びに側面の覆う容量絶縁膜を形成し、全面に導電体
膜を形成し、上記セルアレイ領域上を覆うフォトレジス
ト膜パターンをマスクにして導電体膜のエッチングを行
ない,容量絶縁膜を介してこれらのストレージノード電
極を覆うセルプレート電極を形成し、さらにこのフォト
レジスト膜パターンをマスクにして容量絶縁膜および多
結晶シリコン膜パターンを順次エッチング除去する工程
とを有することを特徴とする。好ましくは、上記所定間
隔が上記導電体膜の膜厚の2倍とアライメントマージン
の2倍との和以上であり,2.0μm以下である。Second Embodiment of Manufacturing Method of Semiconductor Storage Device of the Present Invention
According to the aspect, a field oxide film is formed on an element isolation region on a surface of a P-type silicon substrate provided with a peripheral circuit region on a surface of a P-type silicon substrate around a cell array region provided on a surface of the P-type silicon substrate Forming a plurality of active regions regularly arranged in the cell array region, forming a gate oxide film on the active region, and forming the gate oxide film on these active regions via these gate oxide films. Forming a gate electrode also serving as a word line, forming N-type source / drain regions in these active regions; forming a first interlayer insulating film covering the surface of the P-type silicon substrate; A bit contact hole penetrating through the interlayer insulating film and the gate oxide film and reaching one of the N-type source / drain regions is formed, and a direction perpendicular to the word line is formed on the surface of the first interlayer insulating film. Forming a bit line extending and connected to one of these N-type source / drain regions through these bit contact holes; and forming a second interlayer insulating film covering the first interlayer insulating film. Forming a node contact hole penetrating through the second interlayer insulating film, the first interlayer insulating film and the gate oxide film and reaching the other of the N-type source / drain regions; An amorphous silicon film is formed, and the amorphous silicon film is patterned to form a first amorphous silicon film connected to the other of the N-type source / drain regions through the node contact hole in the cell array region. A second pattern having a shape surrounding the cell array region at a position spaced from the first amorphous silicon film pattern by a predetermined distance.
Forming an amorphous silicon film pattern of
Converting the first and second amorphous silicon film patterns into a storage node electrode and an N-type polycrystalline silicon film pattern, respectively; A capacitor insulating film covering the side surface is formed, a conductor film is formed on the entire surface, and the conductor film is etched using the photoresist film pattern covering the cell array region as a mask. Forming a cell plate electrode covering the node electrode, and further sequentially etching and removing the capacitive insulating film and the polycrystalline silicon film pattern using the photoresist film pattern as a mask. Preferably, the predetermined interval is equal to or more than twice the thickness of the conductor film and twice the alignment margin, and is equal to or less than 2.0 μm.
【0022】[0022]
【発明の実施の形態】本発明の実施の形態の説明に先だ
って、本発明に到った本発明者等による技術検討過程に
ついて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Prior to the description of the embodiments of the present invention, a technical study process by the present inventors, which has reached the present invention, will be described.
【0023】酸化シリコン系絶縁膜からなる層間絶縁膜
の表面上に設けられた非晶質シリコン膜パターンに対し
て上記HSG化処理を施すことにより非晶質シリコン膜
パターンの露出表面(側面並びに上面)にHSG−Si
が形成されるのは、この処理におけるシリコン結晶粒の
結晶核の形成が層間絶縁膜表面に比して非晶質シリコン
膜パターンの露出面で選択的に生じることにある。本発
明者等の実験検討結果から得られた知見によると、この
処理が600℃前後の高温で10-6Pa台の超高真空の
もとで行なわれることから、上記層間絶縁膜中の吸着水
の蒸発や層間絶縁膜表面等のシラノール結合(Si−O
H)からOH基の解離に起因する水分の離脱等が発生
し、非晶質シリコン膜パターンの露出表面に自然酸化膜
が形成されやすくなり、HSG−Siの形成に支障をき
たす(HSG−Si化不良を生じる)ことになる。By subjecting the amorphous silicon film pattern provided on the surface of the interlayer insulating film made of a silicon oxide-based insulating film to the above HSG process, the exposed surface (side surface and upper surface) of the amorphous silicon film pattern ) To HSG-Si
Is formed because the formation of crystal nuclei of silicon crystal grains in this process selectively occurs on the exposed surface of the amorphous silicon film pattern as compared with the surface of the interlayer insulating film. According to the knowledge obtained from the experimental study results of the present inventors, since this treatment is performed at a high temperature of about 600 ° C. under an ultra-high vacuum of the order of 10 −6 Pa, the adsorption in the interlayer insulating film is suppressed. Silanol bonds (Si-O) such as water evaporation and interlayer insulating film surface
H) is released from H) due to the dissociation of the OH group, and a natural oxide film is easily formed on the exposed surface of the amorphous silicon film pattern, which hinders the formation of HSG-Si (HSG-Si). Formation failure).
【0024】HSG−Si化不良の対策の1つの方法と
しては、層間絶縁膜からの水分の離脱等を回避する手法
が考えられる。例えば層間絶縁膜の上面が窒化シリコン
膜に覆われているならば、HSG化処理に際して上記の
ような層間絶縁膜からの水分の離脱等は回避される。し
かしながらこのように層間絶縁膜の上面が窒化シリコン
膜により覆われている場合には(層間絶縁膜が酸化シリ
コン系絶縁膜からなる場合と相違して)、HSG化処理
の際のシリコン結晶粒の結晶核の形成の関する上記選択
性が得られない。その結果、HSG化処理により窒化シ
リコン膜表面にもシリコン結晶粒の結晶核が形成される
ことになり、HSG−Siに側面並びに上面が覆われた
(非晶質シリコン膜パターンが変換してなる)ストレー
ジノード電極の間の層間絶縁膜の表面にも島状にシリコ
ン結晶粒が形成されて、メモリセル間のリークが発生し
やすくなる。As one method of countermeasures against the HSG-Si formation defect, a method of avoiding separation of moisture from the interlayer insulating film and the like can be considered. For example, if the upper surface of the interlayer insulating film is covered with the silicon nitride film, the above-described desorption of moisture from the interlayer insulating film during the HSG process is avoided. However, when the upper surface of the interlayer insulating film is covered with the silicon nitride film (in contrast to the case where the interlayer insulating film is formed of a silicon oxide-based insulating film), the silicon crystal grains during the HSG process are reduced. The above selectivity for the formation of crystal nuclei cannot be obtained. As a result, crystal nuclei of silicon crystal grains are also formed on the surface of the silicon nitride film by the HSG treatment, and the side surface and the upper surface are covered with HSG-Si (the amorphous silicon film pattern is converted). 2.) Silicon crystal grains are also formed in an island shape on the surface of the interlayer insulating film between the storage node electrodes, so that leakage between memory cells is likely to occur.
【0025】本発明の実施の形態は、ストレージノード
電極の直下の(第2の)層間絶縁膜が酸化シリコン系絶
縁膜からなる場合に関するものである。上述したように
第2の層間絶縁膜が酸化シリコン系絶縁膜からなると
き、上記HSG−Si化不良がセルアレイ領域の縁端部
に設けられた非晶質シリコン膜パターンに(幅を持っ
て)集中して発生している。本発明の第1の実施の形態
はこの現象に着目したものである。また、本発明者ら
は、セルアレイ領域の縁端部に設けられた非晶質シリコ
ン膜パターンに隣接する部分において、層間絶縁膜の上
面の露出幅とHSG−Si化不良との関連の検討を行な
った。本発明の第2の実施の形態はこの検討結果から得
られた知見にもとずくものである。The embodiment of the present invention relates to the case where the (second) interlayer insulating film immediately below the storage node electrode is made of a silicon oxide based insulating film. As described above, when the second interlayer insulating film is made of a silicon oxide-based insulating film, the above-mentioned HSG-Si failure is caused (with a width) in the amorphous silicon film pattern provided at the edge of the cell array region. It is occurring in a concentrated manner. The first embodiment of the present invention focuses on this phenomenon. In addition, the present inventors have examined the relationship between the exposed width of the upper surface of the interlayer insulating film and the HSG-Si conversion defect in a portion adjacent to the amorphous silicon film pattern provided at the edge of the cell array region. Done. The second embodiment of the present invention is based on the knowledge obtained from the study results.
【0026】次に、本発明について図面を参照して説明
する。Next, the present invention will be described with reference to the drawings.
【0027】DRAMの平面模式図である図1と、DR
AMの断面模式図であり図1のAA線,BB線での断面
模式図である図2とを併せて参照すると、本発明の第1
の実施の形態の一実施例によるDRAMは0.25μm
設計ルールにより形成され、以下の通りになっている。
なおここでは、図面の煩雑さを回避して理解を容易にす
るために、階層化された平面模式図(すなわち、図1
(a)は活性領域,MOSトランジスタ,ワード線およ
びビット線の位置関係を明示し、図1(b)はワード
線,ビット線およびストレージノード電極を位置関係を
明示してある)である図1においては意図的に活性領
域,ワード線およびビット線の(線)幅並びに間隔をず
らして表示し、さらに、図1(a)では第2の活性領域
に形成されたN型拡散層には左下りの点線からなるハッ
チングを施してある。また、図2では(シリコン基板を
除き)導電体の部分にのみに実線からなるハッチングを
施してある。FIG. 1 is a schematic plan view of a DRAM, and FIG.
FIG. 2 is a schematic cross-sectional view of the AM and is a schematic cross-sectional view taken along line AA and BB in FIG. 1.
DRAM according to an example of the first embodiment is 0.25 μm
It is formed by the design rules and is as follows.
Note that, here, in order to avoid complicating the drawings and to facilitate understanding, a hierarchical schematic plan view (that is, FIG.
FIG. 1A shows the positional relationship between the active region, the MOS transistor, the word line and the bit line, and FIG. 1B shows the positional relationship between the word line, the bit line and the storage node electrode. In FIG. 1 (a), the active regions, word lines and bit lines (line) widths and intervals are intentionally shifted, and in FIG. 1 (a), the N-type diffusion layer formed in the second active region has a left side. The hatching consisting of the downward dotted line is applied. In FIG. 2, only the conductors (excluding the silicon substrate) are hatched by solid lines.
【0028】P型シリコン基板101の表面にはセルア
レイ領域151が設けられ、セルアレイ領域151を取
り囲むP型シリコン基板101の表面には例えば1.2
μmの所定幅を有したダミー領域153が設けられ、ダ
ミー領域153を取り囲むP型シリコン基板101の表
面には周辺回路領域152が設けられている。ダミー領
域153の所定幅は、後述するダミー電極の所定幅と等
しく、上述したストレージノード電極334におけるH
SG−Si化不良の生じる幅を勘案すると、少なくとも
1.0μmであることが好ましい。本第1の実施の形態
の本一実施例におけるダミー領域153の少なくとも一
部は、通常のダミー領域と相違して、周辺回路を構成す
る半導体素子を設けることが可能である。なお、周辺回
路領域152(およびダミー領域153)に設けられる
半導体素子の図示は省略する。The cell array region 151 is provided on the surface of the P-type silicon substrate 101, and the surface of the P-type silicon substrate 101 surrounding the cell array region 151 is, for example, 1.2.
A dummy region 153 having a predetermined width of μm is provided, and a peripheral circuit region 152 is provided on the surface of the P-type silicon substrate 101 surrounding the dummy region 153. The predetermined width of the dummy region 153 is equal to the predetermined width of a dummy electrode described later,
In consideration of the width at which SG-Si failure occurs, the thickness is preferably at least 1.0 μm. At least a part of the dummy region 153 in the present example of the first embodiment can be provided with a semiconductor element forming a peripheral circuit, unlike a normal dummy region. Note that illustration of semiconductor elements provided in the peripheral circuit region 152 (and the dummy region 153) is omitted.
【0029】セルアレイ領域151には、膜厚280n
m程度のフィールド酸化膜111に囲まれた第1の活性
領域102が規則的に配列されている。活性領域102
の最小幅および最小間隔はそれぞれ0.3μmであり、
活性領域102の(ビット線に平行な)列方向のピッチ
および(ワード線に平行な)行方向のピッチはそれぞれ
2.4μm程度および1.2μm程度である。ダミー領
域153を介してビット線に関わる側の周辺回路領域1
52に隣接した部分を除いた活性領域151の形状はT
字型をなし、ダミー領域153を介してビット線に関わ
る側の周辺回路領域152に隣接した部分での活性領域
102の形状はL字型をなしている。ビット線に関わる
側の周辺回路領域152とセルアレイ領域151との間
に位置するダミー領域153には、第2の活性領域10
3が設けられている。活性領域103の幅は0.3μm
程度であり、活性領域102と間接領域103との間隔
は少なくとも0.3μm程度である。活性領域102,
103の表面にはそれぞれ膜厚8nm程度のゲート酸化
膜112が設けられている。The cell array region 151 has a thickness of 280 n.
The first active regions 102 surrounded by about m field oxide films 111 are regularly arranged. Active area 102
Have a minimum width and a minimum interval of 0.3 μm, respectively.
The pitch in the column direction (parallel to the bit line) and the pitch in the row direction (parallel to the word line) of the active region 102 are about 2.4 μm and about 1.2 μm, respectively. Peripheral circuit area 1 on the bit line side via dummy area 153
The shape of the active region 151 excluding the portion adjacent to the region 52 is T
The active region 102 at a portion adjacent to the peripheral circuit region 152 on the side related to the bit line via the dummy region 153 has an L-shape. The dummy region 153 located between the peripheral circuit region 152 related to the bit line and the cell array region 151 has the second active region 10
3 are provided. The width of the active region 103 is 0.3 μm
The distance between the active region 102 and the indirect region 103 is at least about 0.3 μm. Active region 102,
On the surface of 103, a gate oxide film 112 having a thickness of about 8 nm is provided.
【0030】ゲート電極を兼たワード線114a,11
4b,114c,114d,114e,114f等は、
膜厚200nm程度のタングステンポリサイド膜から構
成され、それぞれゲート酸化膜112を介して複数の活
性領域102上を横断して少なくともダミー領域153
上に延在している。ワード線114b等の線幅および間
隔はそれぞれ0.3μmである。活性領域102の表面
には、フィールド酸化膜111およびワード線114a
等に自己整合的にN型ソース・ドレイン領域115A,
115Bが設けられている。活性領域103の表面に
は、フィールド酸化膜111に自己整合的にN型拡散層
115Cが設けられている。N型ソース・ドレイン領域
115A,115BとN型拡散層115CとのXj はそ
れぞれ0.15μm程度である。Word lines 114a and 114 also serving as gate electrodes
4b, 114c, 114d, 114e, 114f, etc.
At least a dummy region 153 is formed of a tungsten polycide film having a thickness of about 200 nm and traverses over the plurality of active regions 102 via the gate oxide film 112.
Extending above. The line widths and intervals of the word lines 114b and the like are each 0.3 μm. Field oxide film 111 and word line 114a are formed on the surface of active region 102.
N-type source / drain regions 115A,
115B is provided. On the surface of the active region 103, an N-type diffusion layer 115C is provided in a self-aligned manner with the field oxide film 111. X j of each of the N-type source / drain regions 115A and 115B and the N-type diffusion layer 115C is about 0.15 μm.
【0031】フィールド酸化膜111,ゲート酸化膜1
12,ワード線114a等を含めてセルアレイ領域15
1,周辺回路領域152並びにダミー領域153の表面
は第1の層間絶縁膜121により覆われている。層間絶
縁膜121のN型ソース・ドレイン領域115A,11
5B等の直上での膜厚は500nm程度であり、この層
間絶縁膜121は例えばHTO膜にBPSG膜が積層さ
れた膜からなる。層間絶縁膜121とゲート酸化膜11
2とを貫通してN型拡散層115Aに達するビットコン
タクト孔122が設けられている。ビットコンタクト孔
122の口径は0.25μm□程度である。層間絶縁膜
121の表面上には、ビットコンタクト孔122を介し
てN型ソース・ドレイン領域115Aに接続されるビッ
ト線124a,124b,124c,124d等が設け
られている。これらビット線124a等は、膜厚150
nm程度のタングステンシリサイド膜から構成され、層
間絶縁膜121を介してワード線114a等と直交し、
N型拡散層105C上を横断して周辺回路領域152上
に延在している。Field oxide film 111, gate oxide film 1
12, the cell array region 15 including the word lines 114a, etc.
1, the surface of the peripheral circuit region 152 and the surface of the dummy region 153 are covered with the first interlayer insulating film 121. N-type source / drain regions 115A, 11 of interlayer insulating film 121
The film thickness directly above 5B or the like is about 500 nm, and the interlayer insulating film 121 is made of, for example, a film in which a BPSG film is laminated on an HTO film. Interlayer insulating film 121 and gate oxide film 11
2 and a bit contact hole 122 reaching the N-type diffusion layer 115A. The diameter of the bit contact hole 122 is about 0.25 μm □. On the surface of the interlayer insulating film 121, bit lines 124a, 124b, 124c, 124d and the like connected to the N-type source / drain regions 115A via the bit contact holes 122 are provided. These bit lines 124a and the like have a thickness of 150
nm of a tungsten silicide film, and intersects orthogonally with the word lines 114a and the like via the interlayer insulating film 121,
It extends over the peripheral circuit region 152 across the N-type diffusion layer 105C.
【0032】ビット線124a等を含めて層間絶縁膜1
21の表面は膜厚400nm程度の酸化シリコン系絶縁
膜からなる第2の層間絶縁膜131により覆われてい
る。セルアレイ領域151には、層間絶縁膜131,層
間絶縁膜121およびゲート酸化膜112を貫通してN
型ソース・ドレイン領域115Bに達するノードコンタ
クト孔132が設けられている。ダミー領域153に
は、層間絶縁膜131,層間絶縁膜121およびゲート
酸化膜112を貫通してN型拡散層115Cに達する少
なくとも1つのコンタクト孔132Cが設けられてい
る。ノードコンタクト孔132の口径も0.25μm□
程度である。コンタクト孔132Cの口径も例えば0.
25μm□程度である。これらノードコンタクト孔13
2,コンタクト孔132Cは、それぞれ導電体膜(例え
ばN型多結晶シリコン膜)からなるコンタクトプラグ1
33により充填されている。The interlayer insulating film 1 including the bit lines 124a and the like
The surface of 21 is covered with a second interlayer insulating film 131 made of a silicon oxide based insulating film having a thickness of about 400 nm. In the cell array region 151, N is formed through the interlayer insulating film 131, the interlayer insulating film 121, and the gate oxide film 112.
A node contact hole 132 reaching the mold source / drain region 115B is provided. The dummy region 153 is provided with at least one contact hole 132C penetrating through the interlayer insulating film 131, the interlayer insulating film 121, and the gate oxide film 112 and reaching the N-type diffusion layer 115C. The diameter of the node contact hole 132 is also 0.25 μm □
It is about. The diameter of the contact hole 132C is also, for example, 0.
It is about 25 μm square. These node contact holes 13
2. The contact plug 132 made of a conductor film (for example, an N-type polycrystalline silicon film)
33.
【0033】セルアレイ領域151の直上の層間絶縁膜
131の表面上には、それぞれノードコンタクト孔13
2に設けられたコンタクトプラグ133を介してN型ソ
ース・ドレイン領域115Bに接続されるストレージノ
ード電極134が設けられている。ダミー領域153直
上の層間絶縁膜131の表面上には、コンタクト孔13
2Cに設けられたコンタクトプラグ133を介してN型
拡散層115Cに接続されるダミー電極135が設けら
れている。ストレージノード電極134,ダミー電極1
35は、それぞれ膜厚800nm程度のN型多結晶シリ
コン膜パターンからなる。ストレージノード電極134
の(ビット線124a等に平行な方向の)長さおよび
(ワード線114a等に平行な方向での)幅はそれぞれ
0.9μm程度および0.3μm程度であり、ストレー
ジノード電極134の間隔は0.3μm程度である。ま
た、(セルアレイ領域151上に設けられたストレージ
ノード電極134のうちの)最外周に位置するストレー
ジノード電極134とダミー電極135との間隔も例え
ば0.3μm程度である。Each of the node contact holes 13 is formed on the surface of the interlayer insulating film 131 immediately above the cell array region 151.
2 is provided with a storage node electrode 134 connected to the N-type source / drain region 115 </ b> B via the contact plug 133 provided in the second. The contact hole 13 is formed on the surface of the interlayer insulating film 131 immediately above the dummy region 153.
A dummy electrode 135 connected to the N-type diffusion layer 115C via a contact plug 133 provided in 2C is provided. Storage node electrode 134, dummy electrode 1
Reference numeral 35 denotes an N-type polycrystalline silicon film pattern having a thickness of about 800 nm. Storage node electrode 134
Has a length (in a direction parallel to the bit line 124a and the like) and a width (in a direction parallel to the word line 114a and the like) of about 0.9 μm and 0.3 μm, respectively. 0.3 μm. The distance between the outermost storage node electrode 134 (of the storage node electrodes 134 provided on the cell array region 151) and the dummy electrode 135 is, for example, about 0.3 μm.
【0034】本第1の実施の形態では、図9〜図12に
示した従来のHSG化処理が施されたDRAMと相違し
て、セルアレイ領域131上に設けられた全てのストレ
ージノード電極134の上面並びに側面はHSG−Si
により覆われている。一方、ダミー電極135では、周
辺回路領域152側の側面とこの側面から0.7μm〜
0.9μm程度の幅の上面とにはHSG化不良が発生し
てシリコン結晶粒の粒径が小さく、HSG−Siの密度
が低くなっている。しかしながら、ダミー電極135の
セルアレイ領域151の側の側面とこの側面から0.3
μm〜0.5μm程度の幅の上面とにはHSG−Siが
形成されている。ストレージノード電極134およびダ
ミー電極135の上面並びに側面とストレージノード電
極134の間の層間絶縁膜131の上面とダミー電極1
35およびストレージノード電極134の間の層間絶縁
膜131の上面とは、容量絶縁膜136により直接に覆
われている。少なくともストレージノード電極134お
よびダミー電極135の上面並びに側面を覆う部分での
容量絶縁膜136の膜厚は、酸化シリコン膜に換算して
5nm程度である。例えば膜厚150nm〜200nm
程度のN型多結晶シリコン膜からなるセルプレート電極
137は、容量絶縁膜136を介してストレージノード
電極134およびダミー電極135を覆っている。In the first embodiment, unlike the conventional DRAM subjected to the HSG processing shown in FIGS. 9 to 12, all the storage node electrodes 134 provided on the cell array region 131 are different. Top and side surfaces are HSG-Si
Covered by On the other hand, in the dummy electrode 135, the side surface on the peripheral circuit region 152 side and 0.7 μm
On the upper surface having a width of about 0.9 μm, HSG failure occurs, and the grain size of silicon crystal grains is small, and the density of HSG-Si is low. However, the side surface of the dummy electrode 135 on the cell array region 151 side and 0.3 mm
HSG-Si is formed on the upper surface having a width of about μm to 0.5 μm. The upper surface and the side surface of the storage node electrode 134 and the dummy electrode 135 and the upper surface of the interlayer insulating film 131 between the storage node electrode 134 and the dummy electrode 1
The upper surface of the interlayer insulating film 131 between the storage node electrode and the storage node electrode is directly covered with the capacitor insulating film 136. The thickness of the capacitor insulating film 136 at least at a portion covering the upper surface and the side surface of the storage node electrode 134 and the dummy electrode 135 is about 5 nm in terms of a silicon oxide film. For example, a film thickness of 150 nm to 200 nm
The cell plate electrode 137 made of an N-type polycrystalline silicon film covers the storage node electrode 134 and the dummy electrode 135 via the capacitor insulating film 136.
【0035】本第1の実施の形態の本一実施例におい
て、ダミー領域153にN型拡散層115Cが設けられ
て,このN型拡散層115Cにダミー電極135が電気
的に接続されているため、容量絶縁膜136を介してセ
ルプレート電極137に覆われたダミー電極135が電
気的にフローティング状態になることは回避される。ま
た、ワード線に係わる周辺回路領域152とセルアレイ
領域151とに挟まれた部分のダミー領域153には第
2の活性領域103が設けられてないことから、本第1
の実施の形態の本一実施例ではこの部分のダミー領域1
53を実効的には周辺回路領域として使用することが可
能になる。すなわち本第1の実施の形態の本一実施例に
よる実効的なセルアレイ領域の面積(セルアレイ領域1
51の面積に実質的にダミー領域として機能する部分の
面積(2×1行分)を加えた値)は、従来のDRAMに
ダミーセルを設けた実効的なセルアレイ領域の面積よ
り、2×2列分だけ実効的なセルアレイ領域の面積を縮
小することができる。In the present example of the first embodiment, an N-type diffusion layer 115C is provided in the dummy region 153, and the dummy electrode 135 is electrically connected to the N-type diffusion layer 115C. In addition, it is possible to prevent the dummy electrode 135 covered with the cell plate electrode 137 via the capacitor insulating film 136 from being in an electrically floating state. Further, since the second active region 103 is not provided in the dummy region 153 between the peripheral circuit region 152 and the cell array region 151 related to the word line, the first active region 103 is not provided.
In this example of the embodiment, the dummy area 1
53 can be effectively used as a peripheral circuit area. That is, the area of the effective cell array region (the cell array region 1) according to the present example of the first embodiment.
51 (the value obtained by adding the area of the portion substantially functioning as the dummy region (2 × 1 row)) to the area of the effective cell array region provided with the dummy cells in the conventional DRAM is 2 × 2 columns. The effective area of the cell array region can be reduced accordingly.
【0036】なお、本第1の実施の形態の本一実施例に
よるこのダミー電極135は、例えば1.2μm程度の
幅の帯状でかつ環状の姿態をなし、セルアレイ領域15
1上に設けられたストレージノード電極134を取り囲
んでいる。しかしながら本第1の実施の形態では、ダミ
ー電極135の形状は本一実施例の形状に限定されるも
のではない。また、ダミー領域153に設けられる第2
の活性領域103(およびN型拡散層115C)の形状
も、本一実施例の形状に限定されるものではない。しか
しながら、ワード線に係わる周辺回路領域152とセル
アレイ領域151とに挟まれた部分のダミー領域153
に第2の活性領域を設けることは好ましくない。このよ
うな部分のダミー領域に第2の活性領域を設けるなら
ば、実効的なセルアレイ領域の面積は従来のDRAMに
おいてダミーセルを設けたときの実効的なセルアレイ領
域の面積と等しくなる。さらに、ワード線の存在により
この部分のダミー領域に縦積のNチャネルMOSトラン
ジスタが形成されることになるため、ワード線により分
断されてこの第2の活性領域に設けられた全てのN型拡
散層に対してコンタクト孔132Cと同形のコンタクト
孔を設けることが必須になる。The dummy electrode 135 according to the present example of the first embodiment has a band-like and annular shape having a width of, for example, about 1.2 μm, and
1 surrounding the storage node electrode 134 provided thereon. However, in the first embodiment, the shape of the dummy electrode 135 is not limited to the shape of the present example. In addition, the second region provided in the dummy region 153
The shape of the active region 103 (and the N-type diffusion layer 115C) is not limited to the shape of the present embodiment. However, a portion of the dummy region 153 interposed between the peripheral circuit region 152 related to the word line and the cell array region 151
It is not preferable to provide the second active region in the second region. If the second active region is provided in such a dummy region, the effective area of the cell array region becomes equal to the effective cell array region when the dummy cell is provided in the conventional DRAM. Furthermore, since the N-channel MOS transistors are vertically stacked in the dummy region in this portion due to the presence of the word line, all the N-type diffusion regions provided in the second active region divided by the word line are provided. It is essential to provide a contact hole having the same shape as the contact hole 132C for the layer.
【0037】DRAMの製造工程の断面模式図であり図
1のAA線での断面模式図である図3と、DRAMの製
造工程の断面模式図であり図1のBB線での断面模式図
である図4と、上記図1および図2とを併せて参照する
と、本第1の実施の形態の本一実施例によるDRAM
は、以下のとおりに形成される。FIG. 3 is a schematic cross-sectional view of the DRAM manufacturing process, taken along the line AA in FIG. 1, and FIG. 3 is a schematic cross-sectional view of the DRAM manufacturing process, taken along the line BB in FIG. Referring to FIG. 4 and FIG. 1 and FIG. 2 together, a DRAM according to an example of the first embodiment will be described.
Is formed as follows.
【0038】まず、P型シリコン基板101の表面のセ
ルアレイ領域151,ダミー領域153および周辺回路
領域152の素子分離領域には、膜厚280nm程度の
(例えばLOCOS型の)フィールド酸化膜111が形
成されて、セルアレイ領域151,ダミー領域153に
は第1の活性領域102,第2の活性領域103(周辺
回路領域152に設けられる活性領域と、周辺回路に関
連してダミー領域153に設けられる(上記第2の活性
領域103とは相違した)活性領域に関しては図示を省
略する)が、区画される。セルアレイ領域151,ダミ
ー領域153の活性領域102,103には、熱酸化に
より膜厚8nm程度のゲート酸化膜112が形成され
る。全面に膜厚100nm程度の(高濃度の)N型多結
晶シリコン膜(図に明示せず)が形成される。このN型
多結晶シリコン膜の形成方法は、LPCVDによるノン
ドープの多結晶シリコン膜に燐の熱拡散を行なう方法,
あるいはモノシラン(SiH4 )を原料ガスとしてホス
フィン(PH3 )を不純物ガスとしたLPCVDにより
N型非晶質シリコン膜を形成してこれを熱処理する方法
でもよい。さらに膜厚100nm程度のタングステンシ
リサイド膜が例えばスパッタリングにより形成される。
このタングステンシリサイド膜とN型多結晶シリコン膜
とからなる積層導電体膜が異方性エッチングにより順次
パターニングされて、膜厚200nm程度のタングステ
ンポリサイド膜からなるワード線114a,114b,
114c,114d,114e,114f等(と、図示
はしないが周辺回路のゲート電極と)が形成される〔図
1,図2〕。First, a field oxide film 111 (for example, of LOCOS type) having a film thickness of about 280 nm is formed in the cell array region 151, the dummy region 153, and the element isolation regions of the peripheral circuit region 152 on the surface of the P-type silicon substrate 101. In the cell array region 151 and the dummy region 153, the first active region 102 and the second active region 103 (the active region provided in the peripheral circuit region 152 and the dummy region 153 associated with the peripheral circuit are provided (see above). The active region (which is different from the second active region 103) is not shown), but is partitioned. In the active regions 102 and 103 of the cell array region 151 and the dummy region 153, a gate oxide film 112 having a thickness of about 8 nm is formed by thermal oxidation. An N-type polycrystalline silicon film (having a high concentration) having a thickness of about 100 nm (not explicitly shown) is formed on the entire surface. The method of forming the N-type polycrystalline silicon film includes a method of thermally diffusing phosphorus into a non-doped polycrystalline silicon film by LPCVD,
Alternatively, a method may be used in which an N-type amorphous silicon film is formed by LPCVD using monosilane (SiH 4 ) as a source gas and phosphine (PH 3 ) as an impurity gas, and heat-treated. Further, a tungsten silicide film having a thickness of about 100 nm is formed by, for example, sputtering.
The laminated conductor film composed of the tungsten silicide film and the N-type polycrystalline silicon film is sequentially patterned by anisotropic etching, and the word lines 114a, 114b,
114c, 114d, 114e, 114f and the like (and, not shown, gate electrodes of peripheral circuits) are formed (FIGS. 1 and 2).
【0039】これらのワード線114aおよびフィール
ド酸化膜111とフィールド酸化膜112とをマスクに
した40keV,2×1013cm-2程度の燐のイオン注
入等により、N型ソース・ドレイン領域115Aおよび
N型ソース・ドレイン領域115BとN型拡散層115
C等とが活性領域102と活性領域103等に形成さ
れ。なお、N型ソース・ドレイン領域115A,N型ソ
ース・ドレイン領域115BおよびN型拡散層115C
等はこの段階では低濃度であるが、ビットコンタクト孔
もしくはノードコンタクト孔の形成後に30keV,5
×1014cm-2程度の燐のコンタクト・イオン注入が行
なわれてこれらN型ソース・ドレイン領域115A,N
型ソース・ドレイン領域115BおよびN型拡散層11
5C等は最終的に低濃度のN型領域と中濃度のN型領域
とを具備したN型拡散層になる。なお図示は省略する
が、周辺回路のMOSトランジスタを構成するN型ソー
ス・ドレイン領域(とP型ソース・ドレイン領域と)
は、N型ソース・ドレイン領域115A,N型ソース・
ドレイン領域115BおよびN型拡散層115Cの形成
と前後して行なわれる〔図1,図2〕。The N-type source / drain regions 115A and 115A and the N-type source / drain regions 115A and N are implanted by ion implantation of phosphorus of about 40 keV and about 2 × 10 13 cm −2 using the word lines 114a and the field oxide films 111 and 112 as masks. -Type source / drain region 115B and N-type diffusion layer 115
C and the like are formed in the active region 102 and the active region 103 and the like. The N-type source / drain regions 115A, the N-type source / drain regions 115B, and the N-type diffusion layers 115C
Are low concentration at this stage, but after formation of the bit contact hole or the node contact hole, 30 keV, 5
A contact ion implantation of about 10 14 cm -2 of phosphorus is performed, and these N-type source / drain regions 115A, N
-Type source / drain region 115B and N-type diffusion layer 11
5C finally becomes an N-type diffusion layer having a low-concentration N-type region and a medium-concentration N-type region. Although not shown, the N-type source / drain regions (and the P-type source / drain regions) constituting the MOS transistor of the peripheral circuit
Are N-type source / drain regions 115A,
This is performed before and after the formation of the drain region 115B and the N-type diffusion layer 115C [FIGS. 1 and 2].
【0040】次に、全面にHTO膜(図に明示せず),
BPSG膜(図に明示せず)の成膜,平坦化処理等が行
なわれ、N型ソース・ドレイン領域115A,115B
等の直上での膜厚が500nm程度の第1の層間絶縁膜
121が形成れる。層間絶縁膜121,ゲート酸化膜1
12が順次異方性エッチングされて、N型ソース・ドレ
イン領域115A等に達するビットコンタクト孔122
等が形成される。6弗化タングステン(WF6 )および
ジクロルシラン(SiH2 Cl2 )を原料ガスとし,ア
ルゴン(Ar)をキャリアガスとした100Pa程度で
のLPCVDが600℃程度のもとに行なわれて、全面
に膜厚150nm程度のタングステンシリサイド膜(図
に明示せず)が形成される。このタングステンシリサイ
ド膜が異方性エッチングによりパターニングされて、ビ
ットコンタクト孔122を介して直接にN型ソース・ド
レイン領域115Aに接続されるビット線124a,1
24b,124c,124d等が形成される〔図1,図
2〕。Next, an HTO film (not shown in the figure) is formed on the entire surface,
A BPSG film (not explicitly shown), a flattening process, and the like are performed to form N-type source / drain regions 115A and 115B.
A first interlayer insulating film 121 having a thickness of about 500 nm immediately above the above is formed. Interlayer insulating film 121, gate oxide film 1
12 are sequentially anisotropically etched to form bit contact holes 122 reaching the N-type source / drain regions 115A and the like.
Are formed. LPCVD at about 100 Pa using tungsten hexafluoride (WF 6 ) and dichlorosilane (SiH 2 Cl 2 ) as source gas and argon (Ar) as carrier gas at about 600 ° C. A tungsten silicide film (not explicitly shown) having a thickness of about 150 nm is formed. This tungsten silicide film is patterned by anisotropic etching, and bit lines 124a, 124 connected directly to N-type source / drain regions 115A through bit contact holes 122.
24b, 124c, 124d, etc. are formed (FIGS. 1 and 2).
【0041】続いて、全面に酸化シリコン系絶縁膜の成
膜,平坦化処理が行なわれ、膜厚400nm程度の第2
の層間絶縁膜131が形成される。層間絶縁膜131,
層間絶縁膜121およびゲート酸化膜112が順次異方
性エッシングされて、セルアレイ領域に151にはN型
ソース・ドレイン領域115Bに達するノードコンタク
ト孔132が形成され、ダミー領域153にはN型拡散
層103に達するコンタクト孔132Cが形成される。
例えばLPCVDによるN型多結晶シリコン膜の形成等
により、ノードコンタクト孔132,コンタクト孔13
2Cをそれぞれ充填するコンタクトプラグ133が形成
される。モノシラン(SiH4 )を原料ガスとし,ホス
フィン(PH3 )を不純物ガスとした10-3Pa〜20
-4Pa程度でのLPCVDが例えば510℃のもとに行
なわれて、全面に800nm程度の膜厚を有して1×1
019cm-3〜2×1020cm-3程度の不純物濃度を有し
たN型非晶質シリコン膜143が形成される〔図3
(a),図4(a)〕。Subsequently, a silicon oxide-based insulating film is formed and planarized on the entire surface, and a second film having a thickness of about 400 nm is formed.
Is formed. Interlayer insulating film 131,
The interlayer insulating film 121 and the gate oxide film 112 are sequentially anisotropically etched to form a node contact hole 132 reaching the N-type source / drain region 115B in the cell array region 151 and an N-type diffusion layer in the dummy region 153. A contact hole 132C reaching 103 is formed.
For example, by forming an N-type polycrystalline silicon film by LPCVD or the like, the node contact holes 132 and the contact holes 13 are formed.
Contact plugs 133 each filling 2C are formed. 10 -3 Pa to 20 using monosilane (SiH 4 ) as a source gas and phosphine (PH 3 ) as an impurity gas.
LPCVD at about -4 Pa is performed, for example, at 510 ° C., and a 1 × 1
An N-type amorphous silicon film 143 having an impurity concentration of about 0 19 cm −3 to 2 × 10 20 cm −3 is formed [FIG.
(A), FIG. 4 (a)].
【0042】その後、N型非晶質シリコン膜143が異
方性エッチングによりパターニングされて、セルアレイ
領域151上にはN型非晶質シリコン膜パターン144
が形成され、ダミー領域153にはN型非晶質シリコン
膜パターン145が形成される〔図3(b),図4
(b)〕。Thereafter, the N-type amorphous silicon film 143 is patterned by anisotropic etching, and an N-type amorphous silicon film pattern 144 is formed on the cell array region 151.
Is formed, and an N-type amorphous silicon film pattern 145 is formed in the dummy region 153 [FIGS.
(B)].
【0043】N型非晶質シリコン膜パターン144,1
45の上面並びに側面の自然酸化膜が除去された後、6
00℃前後で10-6Pa台の超高真空のもとにモノシラ
ン(SiH4 )分子流もしくはジシラン(Si2 H6 )
分子流にさらされて、N型多結晶シリコン膜パターン1
44,145はN型多結晶シリコン膜パターンに変換さ
れてストレージノード電極134,ダミー電極135が
形成される。このとき上述したように、セルアレイ領域
131上に設けられた全てのストレージノード電極13
4の上面並びに側面はHSG−Siにより覆われてい
る。一方、ダミー電極135の周辺回路領域152に隣
接した側の側面とこの側面から0.7μm〜0.9μm
程度の幅の上面とにはHSG化不良が発生してシリコン
結晶粒の粒径が小さく、HSG−Siの密度が低くなっ
ている。しかしながら、ダミー電極135のセルアレイ
領域151の側の側面とこの側面から0.3μm〜0.
5μm程度の幅の上面とにはHSG−Siが形成されて
いる〔図3(c),図4(c)〕。N-type amorphous silicon film pattern 144, 1
After removing the native oxide film on the top and side surfaces of 45, 6
Monosilane (SiH 4 ) molecular flow or disilane (Si 2 H 6 ) under an ultra-high vacuum of the order of 10 −6 Pa at around 00 ° C.
Exposure to molecular flow, N-type polycrystalline silicon film pattern 1
44 and 145 are converted into N-type polycrystalline silicon film patterns to form storage node electrodes 134 and dummy electrodes 135. At this time, as described above, all the storage node electrodes 13 provided on the cell array region 131 are
4 are covered with HSG-Si. On the other hand, the side surface of dummy electrode 135 adjacent to peripheral circuit region 152 and 0.7 μm to 0.9 μm
An HSG defect occurs on the upper surface having a width of about the same size, the grain size of silicon crystal grains is small, and the density of HSG-Si is low. However, the side surface of the dummy electrode 135 on the side of the cell array region 151 and 0.3 μm to 0.
HSG-Si is formed on the upper surface having a width of about 5 μm [FIGS. 3C and 4C].
【0044】その後、全面に容量絶縁膜(図に明示せ
ず)が形成される。ストレージノード電極134の上面
並びに側面を覆う部分での容量絶縁膜はONO構造を成
し、これらの部分での容量絶縁膜の酸化シリコン膜換算
膜厚は5nm程度である。全面に膜厚150nm〜20
0nm程度の(高濃度の)N型多結晶シリコン膜が形成
される。このN型多結晶シリコン膜と容量絶縁膜とが順
次パターニングされて容量絶縁膜136およびセルプレ
ート電極137が形成される〔図1,図2〕。Thereafter, a capacitance insulating film (not explicitly shown) is formed on the entire surface. The capacitance insulating film in the portion covering the upper surface and the side surface of the storage node electrode 134 has an ONO structure, and the equivalent thickness of the capacitance insulating film in these portions is about 5 nm as a silicon oxide film. Film thickness of 150 nm to 20 on the entire surface
An approximately 0 nm (high concentration) N-type polycrystalline silicon film is formed. The N-type polycrystalline silicon film and the capacitor insulating film are sequentially patterned to form a capacitor insulating film 136 and a cell plate electrode 137 (FIGS. 1 and 2).
【0045】上記第1の実施の形態ではセルアレイ領域
を取り囲む姿態を有したダミー領域が必要であったが、
本発明の第2の実施の形態ではダミー領域は不要とな
る。In the first embodiment, a dummy region having a form surrounding the cell array region is required.
In the second embodiment of the present invention, no dummy area is required.
【0046】DRAMの平面模式図である図5と、DR
AMの断面模式図であり図5のAA線,BB線での断面
模式図である図6とを併せて参照すると、本発明の第2
の実施の形態の一実施例によるDRAMも0.25μm
設計ルールにより形成され、以下の通りになっている。
なおここでも、図面の煩雑さを回避して理解を容易にす
るために、階層化された平面模式図(すなわち、図5
(a)は活性領域,MOSトランジスタ,ワード線およ
びビット線の位置関係を明示し、図5(b)はワード
線,ビット線およびストレージノード電極を位置関係を
明示してある)である図5においては意図的に活性領
域,ワード線およびビット線の(線)幅並びに間隔をず
らして表示し、また、図6では(シリコン基板を除き)
導電体の部分にのみに実線からなるハッチングを施して
ある。FIG. 5 is a schematic plan view of a DRAM, and FIG.
Referring to FIG. 6 which is a schematic cross-sectional view of the AM and is a schematic cross-sectional view taken along line AA and line BB in FIG.
DRAM according to an example of the first embodiment is also 0.25 μm.
It is formed by the design rules and is as follows.
In this case, too, in order to avoid complicating the drawing and to facilitate understanding, a hierarchical schematic plan view (that is, FIG.
FIG. 5A shows the positional relationship between the active region, the MOS transistor, the word line and the bit line, and FIG. 5B shows the positional relationship between the word line, the bit line and the storage node electrode. In FIG. 6, the active regions, word lines and bit lines are intentionally shifted in (line) width and spacing, and in FIG. 6 (excluding the silicon substrate).
Only the conductors are hatched by solid lines.
【0047】P型シリコン基板201の表面にはセルア
レイ領域251が設けられ、セルアレイ領域251を取
り囲むP型シリコン基板201の表面には周辺回路領域
252が設けられている。なお、周辺回路領域252に
設けられる半導体素子の図示は省略する。セルアレイ領
域251には、膜厚280nm程度のフィールド酸化膜
211に囲まれた活性領域202が規則的に配列されて
いる。活性領域202の最小幅および最小間隔はそれぞ
れ0.3μmであり、活性領域202の(ビット線に平
行な)列方向のピッチおよび(ワード線に平行な)行方
向のピッチはそれぞれ2.4μm程度および1.2μm
程度である。ビット線に関わる側の周辺回路領域252
に隣接した部分を除いた活性領域251の形状はT字型
をなし、ビット線に関わる側の周辺回路領域252に隣
接した部分での活性領域202の形状はL字型をなして
いる。活性領域202の表面には膜厚8nm程度のゲー
ト酸化膜212が設けられている。A cell array region 251 is provided on the surface of P-type silicon substrate 201, and a peripheral circuit region 252 is provided on the surface of P-type silicon substrate 201 surrounding cell array region 251. Note that illustration of a semiconductor element provided in the peripheral circuit region 252 is omitted. In the cell array region 251, active regions 202 surrounded by a field oxide film 211 having a thickness of about 280 nm are regularly arranged. The minimum width and the minimum interval of the active region 202 are each 0.3 μm, and the pitch in the column direction (parallel to the bit line) and the pitch in the row direction (parallel to the word line) of the active region 202 are each about 2.4 μm. And 1.2 μm
It is about. Peripheral circuit area 252 related to bit line
The shape of the active region 251 excluding the portion adjacent to the bit line has a T shape, and the shape of the active region 202 at the portion adjacent to the peripheral circuit region 252 on the side related to the bit line has an L shape. On the surface of the active region 202, a gate oxide film 212 having a thickness of about 8 nm is provided.
【0048】ゲート電極を兼たワード線214a,21
4b,214c,214d,214e,214f等は、
膜厚200nm程度のタングステンポリサイド膜から構
成され、それぞれゲート酸化膜212を介して複数の活
性領域202上を横断して周辺回路領域252上に延在
している。ワード線214b等の線幅および間隔はそれ
ぞれ0.3μmである。活性領域202の表面には、フ
ィールド酸化膜211およびワード線214a等に自己
整合的にN型ソース・ドレイン領域215A,215B
が設けられている。N型ソース・ドレイン領域215
A,215BのXj は0.15μm程度である。Word lines 214a, 21 also serving as gate electrodes
4b, 214c, 214d, 214e, 214f, etc.
It is composed of a tungsten polycide film having a thickness of about 200 nm, and extends over the plurality of active regions 202 through the gate oxide film 212 to the peripheral circuit region 252. The line width and spacing of the word lines 214b and the like are each 0.3 μm. On the surface of active region 202, N-type source / drain regions 215A and 215B are self-aligned with field oxide film 211 and word line 214a.
Is provided. N-type source / drain region 215
Xj of A, 215B is about 0.15 μm.
【0049】フィールド酸化膜211,ゲート酸化膜2
12,ワード線214a等を含めてセルアレイ領域25
1,周辺回路領域252の表面は第1の層間絶縁膜22
1により覆われている。層間絶縁膜221のN型ソース
・ドレイン領域215A,215Bの直上での膜厚は5
00nm程度であり、この層間絶縁膜221は例えばH
TO膜にBPSG膜が積層された膜からなる。層間絶縁
膜221とゲート酸化膜212とを貫通してN型拡散層
215Aに達するビットコンタクト孔222が設けられ
ている。ビットコンタクト孔222の口径は0.25μ
m□程度である。層間絶縁膜221の表面上には、ビッ
トコンタクト孔222を介してN型ソース・ドレイン領
域215Aに接続されるビット線224a,224b,
224c,224d等が設けられている。これらビット
線224a等は、膜厚150nm程度のタングステンシ
リサイド膜から構成され、層間絶縁膜221を介してワ
ード線214a等と直交し、周辺回路領域252上に延
在している。Field oxide film 211, gate oxide film 2
12, the cell array region 25 including the word lines 214a, etc.
1, the surface of the peripheral circuit region 252 is the first interlayer insulating film 22
Covered by 1. The thickness of the interlayer insulating film 221 immediately above the N-type source / drain regions 215A and 215B is 5
The thickness of the interlayer insulating film 221 is, for example, H
It is composed of a film in which a BPSG film is laminated on a TO film. A bit contact hole 222 penetrating through the interlayer insulating film 221 and the gate oxide film 212 and reaching the N-type diffusion layer 215A is provided. The diameter of the bit contact hole 222 is 0.25μ.
It is about m □. On the surface of the interlayer insulating film 221, bit lines 224a, 224b connected to the N-type source / drain regions 215A via the bit contact holes 222 are formed.
224c, 224d and the like are provided. The bit lines 224a and the like are formed of a tungsten silicide film having a thickness of about 150 nm, and extend orthogonally to the word lines 214a and the like via the interlayer insulating film 221 and extend on the peripheral circuit region 252.
【0050】ビット線224a等を含めて層間絶縁膜2
21の表面は膜厚400nm程度の酸化シリコン系絶縁
膜からなる第2の層間絶縁膜231により覆われてい
る。セルアレイ領域251には、層間絶縁膜231,層
間絶縁膜221およびゲート酸化膜212を貫通してN
型ソース・ドレイン領域215Bに達するノードコンタ
クト孔232が設けられている。ノードコンタクト孔2
32の口径も0.25μm□程度である。ノードコンタ
クト孔232は、導電体膜(例えばN型多結晶シリコン
膜)からなるコンタクトプラグ233により充填されて
いる。The interlayer insulating film 2 including the bit line 224a
The surface of 21 is covered with a second interlayer insulating film 231 made of a silicon oxide insulating film having a thickness of about 400 nm. The cell array region 251 has N through the interlayer insulating film 231, the interlayer insulating film 221 and the gate oxide film 212.
A node contact hole 232 reaching the mold source / drain region 215B is provided. Node contact hole 2
32 also has a diameter of about 0.25 μm □. The node contact hole 232 is filled with a contact plug 233 made of a conductor film (for example, an N-type polycrystalline silicon film).
【0051】セルアレイ領域251の直上の層間絶縁膜
231の表面上には、それぞれノードコンタクト孔23
2に設けられたコンタクトプラグ233を介してN型ソ
ース・ドレイン領域215Bに接続されるストレージノ
ード電極234が設けられている。ストレージノード電
極234は、膜厚800nm程度のN型多結晶シリコン
膜パターンからなる。ストレージノード電極234の
(ビット線224a等に平行な方向の)長さおよび(ワ
ード線214a等に平行な方向での)幅はそれぞれ0.
9μm程度および0.3μm程度であり、ストレージノ
ード電極234の間隔は0.3μm程度である。On the surface of the interlayer insulating film 231 immediately above the cell array region 251, each of the node contact holes 23 is formed.
2 is provided with a storage node electrode 234 connected to the N-type source / drain region 215B via the contact plug 233 provided in the second. Storage node electrode 234 is formed of an N-type polycrystalline silicon film pattern having a thickness of about 800 nm. The length (in the direction parallel to the bit line 224a and the like) and the width (in the direction parallel to the word line 214a and the like) of the storage node electrode 234 are each equal to 0.
The distance is about 9 μm and about 0.3 μm, and the interval between the storage node electrodes 234 is about 0.3 μm.
【0052】本第2の実施の形態でも、図9〜図12に
示した従来のHSG化処理が施されたDRAMと相違し
て、セルアレイ領域231上に設けられた全てのストレ
ージノード電極234の上面並びに側面はHSG−Si
により覆われている。ストレージノード電極234の上
面並びに側面とストレージノード電極234の間の層間
絶縁膜231の上面とは、容量絶縁膜236により直接
に覆われている。少なくともストレージノード電極23
4の上面並びに側面を覆う部分での容量絶縁膜236の
膜厚は、酸化シリコン膜に換算して5nm程度である。
例えば膜厚250nm〜200nm程度のN型多結晶シ
リコン膜からなるセルプレート電極237は、容量絶縁
膜236を介してストレージノード電極234を覆って
いる。Also in the second embodiment, unlike the conventional DRAM subjected to the HSG processing shown in FIGS. 9 to 12, all the storage node electrodes 234 provided on the cell array region 231 are provided. Top and side surfaces are HSG-Si
Covered by The upper surface and the side surface of the storage node electrode 234 and the upper surface of the interlayer insulating film 231 between the storage node electrode 234 are directly covered with the capacitor insulating film 236. At least the storage node electrode 23
The film thickness of the capacitive insulating film 236 at the portion covering the upper surface and the side surface of 4 is about 5 nm in terms of a silicon oxide film.
For example, a cell plate electrode 237 made of an N-type polycrystalline silicon film having a thickness of about 250 nm to 200 nm covers the storage node electrode 234 via the capacitor insulating film 236.
【0053】本第2の実施の形態の本一実施例において
全てのストレージノード電極234の側面並びに上面が
HSG−Siにより覆われている理由は、上記第1の実
施例の上記一実施例と相違して、製造方法に強く依存す
るものであり,構造面から説明することは困難である。The reason why the side surfaces and the top surfaces of all the storage node electrodes 234 are covered with HSG-Si in the present embodiment of the second embodiment is the same as that of the above-described embodiment of the first embodiment. On the other hand, the method strongly depends on the manufacturing method, and it is difficult to explain the structure.
【0054】DRAMの製造工程の断面模式図であり図
5のAA線での断面模式図である図7と、DRAMの製
造工程の断面模式図であり図5のBB線での断面模式図
である図8と、上記図5および図6とを併せて参照する
と、本第2の実施の形態の本一実施例によるDRAM
は、以下のとおりに形成される。FIG. 7 is a schematic cross-sectional view of the DRAM manufacturing process and is a schematic cross-sectional view taken along the line AA of FIG. 5, and FIG. 7 is a schematic cross-sectional view of the DRAM manufacturing process and is a schematic cross-sectional view taken along the line BB of FIG. Referring to FIG. 8 and FIGS. 5 and 6 together, the DRAM according to the example of the second embodiment is described.
Is formed as follows.
【0055】まず、P型シリコン基板201の表面のセ
ルアレイ領域251および周辺回路領域252の素子分
離領域には、膜厚280nm程度の(例えばLOCOS
型の)フィールド酸化膜211が形成されて、セルアレ
イ領域251には活性領域202(周辺回路領域252
に設けられる活性領域に関しては図示を省略する)が区
画される。セルアレイ領域251の活性領域202に
は、熱酸化により膜厚8nm程度のゲート酸化膜212
が形成される。全面に膜厚100nm程度の(高濃度
の)N型多結晶シリコン膜(図に明示せず)が形成され
る。このN型多結晶シリコン膜の形成方法は、LPCV
Dによるノンドープの多結晶シリコン膜に燐の熱拡散を
行なう方法,あるいはモノシラン(SiH4 )を原料ガ
スとしてホスフィン(PH3 )を不純物ガスとしたLP
CVDによりN型非晶質シリコン膜を形成してこれを熱
処理する方法でもよい。さらに膜厚100nm程度のタ
ングステンシリサイド膜が例えばスパッタリングにより
形成される。このタングステンシリサイド膜とN型多結
晶シリコン膜とからなる積層導電体膜が異方性エッチン
グにより順次パターニングされて、膜厚200nm程度
のタングステンポリサイド膜からなるワード線214
a,214b,214c,214d,214e,214
f等(と、図示はしないが周辺回路のゲート電極と)が
形成される〔図5,図6〕。First, a cell array region 251 and a device isolation region of the peripheral circuit region 252 on the surface of the P-type silicon substrate 201 have a thickness of about 280 nm (for example, LOCOS).
Field oxide film 211 is formed, and an active region 202 (peripheral circuit region 252) is formed in the cell array region 251.
Are not shown in the drawing). A gate oxide film 212 having a thickness of about 8 nm is formed on the active region 202 of the cell array region 251 by thermal oxidation.
Is formed. An N-type polycrystalline silicon film (having a high concentration) having a thickness of about 100 nm (not explicitly shown) is formed on the entire surface. The method of forming this N-type polycrystalline silicon film is based on the LPCV
A method of thermally diffusing phosphorus into a non-doped polycrystalline silicon film by D, or LP using monosilane (SiH 4 ) as a source gas and phosphine (PH 3 ) as an impurity gas.
A method may be used in which an N-type amorphous silicon film is formed by CVD and this is heat-treated. Further, a tungsten silicide film having a thickness of about 100 nm is formed by, for example, sputtering. The laminated conductor film composed of the tungsten silicide film and the N-type polycrystalline silicon film is sequentially patterned by anisotropic etching to form a word line 214 composed of a tungsten polycide film having a thickness of about 200 nm.
a, 214b, 214c, 214d, 214e, 214
f (and a gate electrode of a peripheral circuit, not shown) are formed (FIGS. 5 and 6).
【0056】これらのワード線214aおよびフィール
ド酸化膜211をマスクにした40keV,2×1013
cm-2程度の燐のイオン注入等により、N型ソース・ド
レイン領域215A,215B等とが活性領域202等
に形成され。なお、N型ソース・ドレイン領域215
A,215B等はこの段階では低濃度であるが、ビット
コンタクト孔もしくはノードコンタクト孔の形成後に3
0keV,5×1014cm-2程度の燐のコンタクト・イ
オン注入が行なわれてこれらN型ソース・ドレイン領域
215A,215B等は最終的に低濃度のN型領域と中
濃度のN型領域とを具備したN型拡散層になる。なお図
示は省略するが、周辺回路のMOSトランジスタを構成
するN型ソース・ドレイン領域(とP型ソース・ドレイ
ン領域と)は、N型ソース・ドレイン領域215A,2
15Bの形成と前後して行なわれる〔図5,図6〕。40 keV, 2 × 10 13 using these word line 214a and field oxide film 211 as a mask.
N-type source / drain regions 215A, 215B and the like are formed in the active region 202 and the like by ion implantation of phosphorus of about cm −2 or the like. The N-type source / drain regions 215
A, 215B and the like have a low concentration at this stage, but after forming a bit contact hole or a node contact hole,
Contact ion implantation of phosphorus of about 0 keV and about 5 × 10 14 cm −2 is performed, and these N-type source / drain regions 215A, 215B and the like finally have a low-concentration N-type region and a medium-concentration N-type region. Becomes an N-type diffusion layer. Although not shown, the N-type source / drain regions (and the P-type source / drain regions) constituting the MOS transistor of the peripheral circuit are N-type source / drain regions 215A, 215A.
This is performed before and after the formation of 15B [FIGS. 5 and 6].
【0057】次に、全面にHTO膜(図に明示せず),
BPSG膜(図に明示せず)の成膜,平坦化処理等が行
なわれ、N型ソース・ドレイン領域215A,215B
等の直上での膜厚が500nm程度の第1の層間絶縁膜
221が形成れる。層間絶縁膜221,ゲート酸化膜2
12が順次異方性エッチングされて、N型ソース・ドレ
イン領域215A等に達するビットコンタクト孔222
等が形成される。6弗化タングステン(WF6 )および
ジクロルシラン(SiH2 Cl2 )を原料ガスとし,ア
ルゴン(Ar)をキャリアガスとした100Pa程度で
のLPCVDが600℃程度のもとに行なわれて、全面
に膜厚150nm程度のタングステンシリサイド膜(図
に明示せず)が形成される。このタングステンシリサイ
ド膜が異方性エッチングによりパターニングされて、ビ
ットコンタクト孔222を介して直接にN型ソース・ド
レイン領域215Aに接続されるビット線224a,2
24b,224c,224d等が形成される〔図5,図
6〕。Next, an HTO film (not explicitly shown),
A BPSG film (not explicitly shown), a flattening process, and the like are performed to form N-type source / drain regions 215A and 215B.
Thus, a first interlayer insulating film 221 having a thickness of about 500 nm immediately above is formed. Interlayer insulating film 221, gate oxide film 2
12 are sequentially anisotropically etched to form bit contact holes 222 reaching the N-type source / drain regions 215A and the like.
Are formed. LPCVD at about 100 Pa using tungsten hexafluoride (WF 6 ) and dichlorosilane (SiH 2 Cl 2 ) as a raw material gas and argon (Ar) as a carrier gas is performed at about 600 ° C. to form a film on the entire surface. A tungsten silicide film (not explicitly shown) having a thickness of about 150 nm is formed. This tungsten silicide film is patterned by anisotropic etching, and bit lines 224a and 224a, which are directly connected to N-type source / drain regions 215A via bit contact holes 222.
24b, 224c, 224d and the like are formed (FIGS. 5 and 6).
【0058】続いて、全面に酸化シリコン系絶縁膜の成
膜,平坦化処理が行なわれ、膜厚400nm程度の第2
の層間絶縁膜231が形成される。層間絶縁膜231,
層間絶縁膜221およびゲート酸化膜212が順次異方
性エッシングされて、セルアレイ領域251にはN型ソ
ース・ドレイン領域215Bに達するノードコンタクト
孔232が形成される。例えばLPCVDによるN型多
結晶シリコン膜の形成等により、ノードコンタクト孔2
329を充填するコンタクトプラグ233が形成され
る。モノシラン(SiH4 )を原料ガスとし,ホスフィ
ン(PH3 )を不純物ガスとした10-3Pa〜20-4P
a程度でのLPCVDが例えば510℃のもとに行なわ
れて、全面に800nm程度の膜厚を有して1×1019
cm-3〜2×1020cm-3程度の不純物濃度を有したN
型非晶質シリコン膜(図に明示せず)が形成される。Subsequently, a silicon oxide-based insulating film is formed and planarized on the entire surface, and a second film having a thickness of about 400 nm is formed.
Is formed. Interlayer insulating film 231,
The interlayer insulating film 221 and the gate oxide film 212 are sequentially anisotropically etched, and a node contact hole 232 reaching the N-type source / drain region 215B is formed in the cell array region 251. For example, by forming an N-type polycrystalline silicon film by LPCVD, the node contact hole 2 is formed.
A contact plug 233 filling 329 is formed. 10 -3 Pa to 20 -4 P using monosilane (SiH 4 ) as a source gas and phosphine (PH 3 ) as an impurity gas
LPCVD at about 510 ° C. is performed, for example, at about 510 ° C., and the entire surface has a thickness of about 800 nm and 1 × 10 19
N having an impurity concentration of about cm −3 to 2 × 10 20 cm −3
A type amorphous silicon film (not explicitly shown) is formed.
【0059】次に、フォトレジスト膜パターン(図示せ
ず)をマスクにして、3塩化ボロン(BCl3 )と塩素
(Cl2 )とをエッチングガスに用いた異方性エッチン
グにより上記N型非晶質シリコン膜がパターニングされ
て、セルアレイ領域251上,周辺回路領域252上に
はそれぞれN型非晶質シリコン膜パターン244,24
5が形成される。N型非晶質シリコン膜パターン245
の形状は上記第1の実施の形態の上記一実施例における
N型非晶質シリコン膜パターン145と同様の形状をな
し、例えば5μm程度の所要幅を有している。セルアレ
イ領域252の最外周に位置するN型非晶質シリコン膜
パターン244とN型非晶質シリコン膜パターン245
との間の間隔は、例えば0.6μm程度の所定間隔にな
っている〔図7(a),図8(a)〕。Next, by using a photoresist film pattern (not shown) as a mask, the N-type amorphous layer is formed by anisotropic etching using boron trichloride (BCl 3 ) and chlorine (Cl 2 ) as an etching gas. The amorphous silicon film is patterned, and N-type amorphous silicon film patterns 244 and 24 are formed on the cell array region 251 and the peripheral circuit region 252, respectively.
5 are formed. N-type amorphous silicon film pattern 245
Has the same shape as the N-type amorphous silicon film pattern 145 in the example of the first embodiment, and has a required width of, for example, about 5 μm. N-type amorphous silicon film pattern 244 and N-type amorphous silicon film pattern 245 located at the outermost periphery of cell array region 252
Is a predetermined distance of, for example, about 0.6 μm (FIGS. 7A and 8A).
【0060】N型非晶質シリコン膜パターン245の上
記所要幅はN型非晶質シリコン膜パターン145の所定
幅と同様に少なくとも1.0μmである。N型非晶質シ
リコン膜パターン145の所定幅はダミー領域153の
幅に対応することから広く設定することは好ましくなか
った。これに対してN型非晶質シリコン膜パターン24
5は最終的に除去されりことから、N型非晶質シリコン
膜パターン245の所要幅は広めに設定することが可能
である。N型非晶質シリコン膜パターン245,244
の間の上記所定間隔は、次のような制約がある。セルプ
レート電極の形成に係わるフォトリソグラフィ工程から
の要請から、上記所定間隔は、セルプレート電極を構成
する導電体膜の膜厚(例えば200nm)の2倍とフォ
トリソグラフィでのアライメントマージン(0.25μ
m設計ルールでは0.05μ)の2倍との和(例えば
0.5μm程度)以上であることが好ましい。本発明者
らの行なった(セルアレイ領域251の最外周に設けら
れたN型非晶質シリコン膜パターン244に隣接する部
分での層間絶縁膜231上面の露出幅とHSG−Si化
不良との関連の)検討結果では、層間絶縁膜231上面
の露出幅が2.2μm〜2.5μm程度になるとHSG
化処理においてこれらセルアレイ領域251の最外周に
位置したN型非晶質シリコン膜パターン244がHSG
−Si化不良のN型多結晶シリコン膜パターンになる。
この検討結果から、上記所定間隔は2.0μm以下であ
ることが好ましい。The required width of the N-type amorphous silicon film pattern 245 is at least 1.0 μm, like the predetermined width of the N-type amorphous silicon film pattern 145. Since the predetermined width of the N-type amorphous silicon film pattern 145 corresponds to the width of the dummy region 153, it is not preferable to set the predetermined width to be large. On the other hand, the N-type amorphous silicon film pattern 24
Since 5 is finally removed, the required width of the N-type amorphous silicon film pattern 245 can be set wider. N-type amorphous silicon film patterns 245, 244
Has the following restrictions. Due to a request from a photolithography process related to the formation of the cell plate electrode, the predetermined interval is twice the thickness (for example, 200 nm) of the conductor film forming the cell plate electrode and the alignment margin (0.25 μm) in photolithography.
It is preferable that the sum be equal to or more than twice (eg, about 0.5 μm) twice as large as 0.05 μm in the m design rule. (Relationship between the exposed width of the upper surface of the interlayer insulating film 231 at the portion adjacent to the N-type amorphous silicon film pattern 244 provided on the outermost periphery of the cell array region 251 and the HSG-Si failure) performed by the present inventors According to the examination result, when the exposed width of the upper surface of the interlayer insulating film 231 becomes about 2.2 μm to 2.5 μm, the HSG
In the conversion process, the N-type amorphous silicon film pattern 244 located at the outermost periphery of
-An N-type polycrystalline silicon film pattern with poor Si formation is obtained.
From this examination result, it is preferable that the predetermined interval is 2.0 μm or less.
【0061】次に、N型非晶質シリコン膜パターン24
4,245の側面並びに上面の自然酸化膜が除去され、
HSG化処理が施される。これにより、N型非晶質シリ
コン膜パターン244はストレージノード電極234に
変換され、N型非晶質シリコン膜パターン245はN型
多結晶シリコン膜パターン246に変換される。上記所
要幅,所定間隔を有したN型非晶質シリコン膜パターン
245(ダミーパターンとして機能する)の存在によ
り、このHSG化処理により得られたストレージノード
電極234にはHSG−Si化不良の発生は生じない
〔図7(b),図8(b)〕。Next, the N-type amorphous silicon film pattern 24
The natural oxide film on the side and top surfaces of 4,245 is removed,
HSG processing is performed. Accordingly, the N-type amorphous silicon film pattern 244 is converted into a storage node electrode 234, and the N-type amorphous silicon film pattern 245 is converted into an N-type polycrystalline silicon film pattern 246. Due to the presence of the N-type amorphous silicon film pattern 245 (functioning as a dummy pattern) having the required width and the predetermined interval, the storage node electrode 234 obtained by the HSG processing has an HSG-Si formation defect. Does not occur [FIGS. 7 (b) and 8 (b)].
【0062】その後、全面に容量絶縁膜(図に明示せ
ず)が形成される。ストレージノード電極234および
N型多結晶シリコン膜パターン246の上面並びに側面
を覆う部分での容量絶縁膜はONO構造を成し、これら
の部分での容量絶縁膜の酸化シリコン膜換算膜厚は5n
m程度である。全面に膜厚150nm〜200nm程度
の(高濃度の)N型多結晶シリコン膜が形成される。セ
ルアレイ領域251上を覆うフォトレジスト膜パターン
247をマスクにして,6弗化硫黄(SF6 )をエッチ
ングガスに用いた等方性エッチングにより上記N型多結
晶シリコン膜,容量絶縁膜がパターニングされてセルプ
レート電極247,容量絶縁膜236が形成される〔図
7(c),図8(c)〕。さらにフォトレジスト膜パタ
ーン247を用いた6弗化硫黄(SF6 )により等方性
エッチングにより、N型多結晶シリコン膜パターン24
6が除去されて、本第2の実施の形態の本一実施例によ
るDRAMが形成される〔図5,図6〕。Thereafter, a capacitance insulating film (not explicitly shown) is formed on the entire surface. Capacitive insulating films at portions covering the upper surface and side surfaces of storage node electrode 234 and N-type polycrystalline silicon film pattern 246 have an ONO structure, and the equivalent thickness of the capacitive insulating film at these portions is 5n.
m. An N-type polycrystalline silicon film (having a high concentration) having a thickness of about 150 nm to 200 nm is formed on the entire surface. Using the photoresist film pattern 247 covering the cell array region 251 as a mask, the N-type polycrystalline silicon film and the capacitor insulating film are patterned by isotropic etching using sulfur hexafluoride (SF 6 ) as an etching gas. A cell plate electrode 247 and a capacitance insulating film 236 are formed (FIGS. 7C and 8C). Further, the N-type polysilicon film pattern 24 is isotropically etched with sulfur hexafluoride (SF 6 ) using the photoresist film pattern 247.
6 is removed to form the DRAM according to the example of the second embodiment (FIGS. 5 and 6).
【0063】本第2の実施の形態の本一実施例では、上
記第1の実施の形態の上記一実施例と相違して、結果と
してダミー領域を設けることなし(すなわち、セルアレ
イ領域の実効的な面積増を伴なわずに)にHSG−Si
化不良を回避することができる。In the present embodiment of the second embodiment, unlike the above-described embodiment of the first embodiment, as a result, no dummy region is provided (that is, the effective area of the cell array region is not provided). HSG-Si without large area increase)
Incompatibility can be avoided.
【0064】[0064]
【発明の効果】以上説明したように本発明の半導体記憶
装置の製造方法の第1の態様によれば、HSG化処理を
伴なうDRAMの形成に際して、セルアレイ領域にダミ
ーセルを設けてセルアレイ領域の実効的な面積を増大さ
せる方法に比べて、セルアレイ領域の回りにダミー領域
を設け,ダミー領域上にダミー電極を設けることによ
り、セルアレイ領域の実効的な面積の増大を低減してス
トレージノード電極のHSG−Si化不良を回避するこ
とが容易になる。As described above, according to the first aspect of the method of manufacturing a semiconductor memory device of the present invention, a dummy cell is provided in a cell array region to form a DRAM with HSG processing. Compared with the method of increasing the effective area, the dummy area is provided around the cell array area and the dummy electrode is provided on the dummy area, so that the increase in the effective area of the cell array area is reduced and the storage node electrode is reduced. It becomes easy to avoid HSG-Si formation failure.
【0065】さらに本発明の半導体記憶装置の製造方法
の第2の態様によれば、ダミー領域を設けずに、ストレ
ージノード電極の形成段階で周辺回路領域上にダミーパ
ターンであるN型非晶質シリコン膜パターンを設け、セ
ルプレート電極の形成段階でこのN型非晶質シリコン膜
パターンを除去することにより、セルアレイ領域の実効
的な面積上をなんら伴なわずに、ストレージノード電極
のHSG−Si化不良を回避することが容易になる。Further, according to the second aspect of the method of manufacturing the semiconductor memory device of the present invention, the dummy pattern is formed on the peripheral circuit region at the stage of forming the storage node electrode without providing the dummy region. By providing a silicon film pattern and removing the N-type amorphous silicon film pattern at the stage of forming the cell plate electrode, the HSG-Si of the storage node electrode can be obtained without any effect on the effective area of the cell array region. It becomes easy to avoid the formation failure.
【図1】本発明の第1の実施の形態の一実施例の平面模
式図である。FIG. 1 is a schematic plan view of an example of the first embodiment of the present invention.
【図2】上記第1の実施の形態の上記一実施例の断面模
式図であり、図1のAA線,BB線での断面模式図であ
る。FIG. 2 is a schematic cross-sectional view of the example of the first embodiment, taken along line AA and BB in FIG. 1;
【図3】上記第1の実施の形態の上記一実施例の製造工
程の断面模式図であり、図1のAA線での製造工程の断
面模式図である。FIG. 3 is a schematic cross-sectional view of the manufacturing process of the example of the first embodiment, and is a schematic cross-sectional view of the manufacturing process along line AA in FIG. 1;
【図4】上記第1の実施の形態の上記一実施例の製造工
程の断面模式図であり、図1のBB線での製造工程の断
面模式図である。FIG. 4 is a schematic cross-sectional view of the manufacturing process of the one example of the first embodiment, and is a schematic cross-sectional view of the manufacturing process along line BB in FIG. 1;
【図5】本発明の第2の実施の形態の一実施例の平面模
式図である。FIG. 5 is a schematic plan view of an example of the second embodiment of the present invention.
【図6】上記第2の実施の形態の上記一実施例の断面模
式図であり、図5のAA線,BB線での断面模式図であ
る。FIG. 6 is a schematic cross-sectional view of the example of the second embodiment, taken along line AA and BB in FIG. 5;
【図7】上記第2の実施の形態の上記一実施例の製造工
程の断面模式図であり、図5のAA線での製造工程の断
面模式図である。FIG. 7 is a schematic cross-sectional view of the manufacturing process of the example of the second embodiment, and is a schematic cross-sectional view of the manufacturing process along line AA in FIG. 5;
【図8】上記第2の実施の形態の上記一実施例の製造工
程の断面模式図であり、図5のBB線での製造工程の断
面模式図である。8 is a schematic cross-sectional view of the manufacturing process of the example of the second embodiment, and is a schematic cross-sectional view of the manufacturing process taken along line BB in FIG. 5;
【図9】従来のHSG−Siによるメモリセルを有する
DRAMの平面模式図である。FIG. 9 is a schematic plan view of a conventional DRAM having a memory cell made of HSG-Si.
【図10】上記従来のDRAMの断面模式図であり、図
9のAA線,BB線での断面模式図である。10 is a schematic cross-sectional view of the conventional DRAM, and is a schematic cross-sectional view taken along line AA and line BB in FIG.
【図11】上記従来のDRAMの製造工程の断面模式図
であり、図9のAA線での製造工程の断面模式図であ
る。11 is a schematic cross-sectional view of a manufacturing process of the conventional DRAM, which is a schematic cross-sectional view of the manufacturing process along line AA in FIG. 9;
【図12】上記従来のDRAMの製造工程の断面模式図
であり、図9のBB線での製造工程の断面模式図であ
る。FIG. 12 is a schematic cross-sectional view of a manufacturing process of the conventional DRAM, which is a schematic cross-sectional view of the manufacturing process taken along line BB in FIG. 9;
101,201,301 P型シリコン基板 102,103,202,302 活性領域 111,211,311 フィールド酸化膜 112,212,312 ゲート酸化膜 114a〜114f,214a〜214f,314a〜
314f ワード線 115A,115B,215A,215B,315A,
315B N型ソース・ドレイン領域 115C N型拡散層 121,131,221,231,321,331
層間絶縁膜 122,222,322 ビットコンタクト孔 124a〜124d,224a〜224d,324a〜
324d ビット線 132,232,332 ノードコンタクト孔 132C コンタクト孔 133,233,333 コンタクトプラグ 134,234,334 ストレージノード電極 135 ダミー電極 136,236,336 容量絶縁膜 137,237,337 セルプレート電極 143,343 N型非晶質シリコン膜 144,145,244,245,344 N型非晶
質シリコン膜パターン 151,251,351 セルアレイ領域 152,252,352 周辺回路領域 153 ダミー領域 246 N型多結晶シリコン膜パターン 247 フォトレジスト膜パターン101, 201, 301 P-type silicon substrate 102, 103, 202, 302 Active region 111, 211, 311 Field oxide film 112, 212, 312 Gate oxide film 114a-114f, 214a-214f, 314a-
314f word line 115A, 115B, 215A, 215B, 315A,
315B N-type source / drain region 115C N-type diffusion layer 121,131,221,231,321,331
Interlayer insulating films 122, 222, 322 Bit contact holes 124a to 124d, 224a to 224d, 324a to
324d Bit line 132, 232, 332 Node contact hole 132C Contact hole 133, 233, 333 Contact plug 134, 234, 334 Storage node electrode 135 Dummy electrode 136, 236, 336 Capacity insulating film 137, 237, 337 Cell plate electrode 143, 343 N-type amorphous silicon film 144, 145, 244, 245, 344 N-type amorphous silicon film pattern 151, 251, 352 Cell array region 152, 252, 352 Peripheral circuit region 153 Dummy region 246 N-type polycrystalline silicon film Pattern 247 Photoresist film pattern
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平8−181290(JP,A) 特開 平5−315543(JP,A) 特開 平6−151711(JP,A) 特開 平7−335842(JP,A) 特開 平8−264732(JP,A) 特開 平7−202023(JP,A) 特開 平9−8250(JP,A) 国際公開96/12301(WO,A1) (58)調査した分野(Int.Cl.7,DB名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-8-181290 (JP, A) JP-A-5-315543 (JP, A) JP-A-6-151711 (JP, A) JP-A-7-151 335842 (JP, A) JP-A-8-264732 (JP, A) JP-A-7-202023 (JP, A) JP-A-9-8250 (JP, A) International publication 96/12301 (WO, A1) ( 58) Investigated field (Int.Cl. 7 , DB name) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (5)
ルアレイ領域を取り囲んで該P型シリコン基板の表面に
はダミー領域が設けられ,該ダミー領域の周辺の該P型
シリコン基板の表面には周辺回路領域が設けられた該P
型シリコン基板の表面の素子分離領域にフィールド酸化
膜を形成して、該P型シリコン基板の表面の該セルアレ
イ領域に規則的に配列されて設けられた複数の第1の活
性領域と、ワード線に関わる該周辺回路領域の部分およ
び該セルアレイ領域に挟まれた該ダミー領域の部分を除
いた該ダミー領域の所要の部分に設けられた第2の活性
領域とを区画する工程と、 前記第1および第2の活性領域にゲート酸化膜を形成
し、該ゲート酸化膜を介して該第1の活性領域上にワー
ド線を兼たゲート電極を形成し、該第1および第2の活
性領域にはそれぞれN型ソース・ドレイン領域およびN
型拡散層を形成する工程と、 前記P型シリコン基板の表面を覆う第1の層間絶縁膜を
形成し、該第1の層間絶縁膜および前記ゲート酸化膜を
貫通して前記N型ソース・ドレイン領域の一方に達する
ビットコンタクト孔を形成し、該第1の層間絶縁膜の表
面上には前記ワード線に直交する方向に延在し,該ビッ
トコンタクト孔を介して該N型ソース・ドレイン領域の
一方に接続されるビット線を形成する工程と、 前記第1の層間絶縁膜を覆う第2の層間絶縁膜を形成
し、それぞれ該第2の層間絶縁膜と該第1の層間絶縁膜
と前記ゲート酸化膜とを貫通して前記N型ソース・ドレ
イン領域の他方,N型拡散層に達するノードコンタクト
孔,コンタクト孔を形成する工程と、 全面にN型の非晶質シリコン膜を形成し、該非晶質シリ
コン膜をパターニングして該セルアレイ領域には前記ノ
ードコンタクト孔を介して前記N型ソース・ドレイン領
域の他方に接続される第1の非晶質シリコン膜パターン
を形成し,該ダミー領域には該第1の非晶質シリコン膜
パターンから所要間隔を有した位置に所定幅を有して該
セルアレイ領域を取り囲む姿態を有した第2の非晶質シ
リコン膜パターンを形成する工程と、 前記第1,第2の非晶質シリコン膜パターンに対して高
温かつ超高真空のもとでモノシラン(SiH4 )分子流
あるいはジシラン(Si2 H6 )分子流に曝すことによ
り、該第1,第2の非晶質シリコン膜パターンの上面並
びに側面を半球形状シリコン結晶粒により覆われた状態
にするとともに該第1,第2の非晶質シリコン膜パター
ンをそれぞれ第1,第2の多結晶シリコン膜パターンに
変換する処理(HSG化処理)を行なって、該第1,第
2の多結晶シリコン膜パターンからなるストレージノー
ド電極,ダミー電極を形成する工程と、 少なくとも前記ストレージノード電極およびダミー電極
の上面並びに側面の覆う容量絶縁膜を形成し、全面に導
電体膜を形成し、該導電体膜をパターニングして該容量
絶縁膜を介して該ストレージノード電極およびダミー電
極を覆うセルプレート電極を形成する工程とを有するこ
とを特徴とする半導体記憶装置の製造方法。1. A dummy region is provided on a surface of a P-type silicon substrate surrounding a cell array region provided on a surface of the P-type silicon substrate, and a surface of the P-type silicon substrate around the dummy region is provided. The P provided with a peripheral circuit area
A field oxide film formed in an element isolation region on the surface of the p-type silicon substrate, and a plurality of first active regions provided regularly in the cell array region on the surface of the p-type silicon substrate; Partitioning a portion of the peripheral circuit region and a second active region provided in a required portion of the dummy region excluding a portion of the dummy region sandwiched between the cell array regions; And forming a gate oxide film in the second active region, forming a gate electrode serving also as a word line on the first active region via the gate oxide film, and forming a gate electrode in the first and second active regions. Are N-type source / drain regions and N
Forming a type diffusion layer; forming a first interlayer insulating film covering the surface of the P-type silicon substrate; and penetrating the first interlayer insulating film and the gate oxide film to form the N-type source / drain. Forming a bit contact hole reaching one of the regions, extending on a surface of the first interlayer insulating film in a direction orthogonal to the word line, and forming the N-type source / drain region through the bit contact hole; Forming a bit line connected to one of the first and second layers; forming a second interlayer insulating film covering the first interlayer insulating film; respectively forming the second interlayer insulating film and the first interlayer insulating film; Forming a node contact hole and a contact hole penetrating through the gate oxide film and reaching the other of the N-type source / drain regions and the N-type diffusion layer; and forming an N-type amorphous silicon film on the entire surface. Put the amorphous silicon film Forming a first amorphous silicon film pattern connected to the other of the N-type source / drain regions through the node contact hole in the cell array region, and forming the first amorphous silicon film pattern in the dummy region. Forming a second amorphous silicon film pattern having a predetermined width at a predetermined distance from the amorphous silicon film pattern and surrounding the cell array region; The first and second amorphous silicon film patterns are exposed to a monosilane (SiH 4 ) molecular flow or a disilane (Si 2 H 6 ) molecular flow under a high temperature and an ultra-high vacuum. The upper and side surfaces of the amorphous silicon film pattern are covered with hemispherical silicon crystal grains, and the first and second amorphous silicon film patterns are respectively replaced by first and second polycrystalline silicon film patterns. Forming a storage node electrode and a dummy electrode made of the first and second polycrystalline silicon film patterns by performing a process of converting into HSG (HSG conversion process); Forming a capacitor insulating film covering the side surface, forming a conductor film on the entire surface, patterning the conductor film, and forming a cell plate electrode covering the storage node electrode and the dummy electrode via the capacitor insulating film; And a method of manufacturing a semiconductor memory device.
る前記ビット線が延在する側のみに設けられていること
を特徴とする請求項1記載の半導体記憶装置の製造方
法。2. The method according to claim 1, wherein the N-type diffusion layer is provided only on the side of the dummy region where the bit line extends.
ることを特徴とする請求項1もしくは請求項2記載の半
導体記憶装置の製造方法。3. The method according to claim 1, wherein the predetermined width is at least 1.0 μm.
ルアレイ領域の周辺の該P型シリコン基板の表面には周
辺回路領域が設けられた該P型シリコン基板の表面の素
子分離領域にフィールド酸化膜を形成して、該セルアレ
イ領域に規則的に配列されて設けられた複数の活性領域
を区画する工程と、 前記活性領域にゲート酸化膜を形成し、該ゲート酸化膜
を介して該活性領域上にワード線を兼たゲート電極を形
成し、該活性領域にN型ソース・ドレイン領域を形成す
る工程と、 前記P型シリコン基板の表面を覆う第1の層間絶縁膜を
形成し、該第1の層間絶縁膜および前記ゲート酸化膜を
貫通して前記N型ソース・ドレイン領域の一方に達する
ビットコンタクト孔を形成し、該第1の層間絶縁膜の表
面上には前記ワード線に直交する方向に延在し,該ビッ
トコンタクト孔を介して該N型ソース・ドレイン領域の
一方に接続されるビット線を形成する工程と、 前記第1の層間絶縁膜を覆う第2の層間絶縁膜を形成
し、該第2の層間絶縁膜,該第1の層間絶縁膜および前
記ゲート酸化膜を貫通して前記N型ソース・ドレイン領
域の他方に達するノードコンタクト孔を形成する工程
と、 全面にN型の非晶質シリコン膜を形成し、該非晶質シリ
コン膜をパターニングして該セルアレイ領域には前記ノ
ードコンタクト孔を介して前記N型ソース・ドレイン領
域の他方に接続される第1の非晶質シリコン膜パターン
を形成し,さらに該第1の非晶質シリコン膜パターンか
ら所定間隔を有した位置に該セルアレイ領域を取り囲む
姿態を有した第2の非晶質シリコン膜パターンを形成す
る工程と、 HSG化処理により前記第1,第2の非晶質シリコン膜
パターンをそれぞれストレージノード電極,N型の多結
晶シリコン膜パターンに変換する工程と、 少なくとも前記ストレージノード電極および多結晶シリ
コン膜パターンの上面並びに側面の覆う容量絶縁膜を形
成し、全面に導電体膜を形成し、前記セルアレイ領域上
を覆うフォトレジスト膜パターンをマスクにして該導電
体膜のエッチングを行ない,該容量絶縁膜を介して該ス
トレージノード電極を覆うセルプレート電極を形成し、
さらに該フォトレジスト膜パターンをマスクにして該容
量絶縁膜および該多結晶シリコン膜パターンを順次エッ
チング除去する工程とを有することを特徴とする半導体
記憶装置の製造方法。4. A field oxide is formed on an element isolation region on a surface of the P-type silicon substrate provided with a peripheral circuit region on a surface of the P-type silicon substrate around a cell array region provided on the surface of the P-type silicon substrate. Forming a film to partition a plurality of active regions provided regularly in the cell array region; forming a gate oxide film in the active region; and forming the active region through the gate oxide film. Forming a gate electrode also serving as a word line thereon and forming N-type source / drain regions in the active region; forming a first interlayer insulating film covering a surface of the P-type silicon substrate; A bit contact hole penetrating through the first interlayer insulating film and the gate oxide film and reaching one of the N-type source / drain regions is formed, and is formed on a surface of the first interlayer insulating film at right angles to the word line. Extend in the direction Forming a bit line connected to one of the N-type source / drain regions through the bit contact hole; forming a second interlayer insulating film covering the first interlayer insulating film; Forming a node contact hole penetrating through the second interlayer insulating film, the first interlayer insulating film and the gate oxide film and reaching the other of the N-type source / drain regions; A first amorphous silicon film pattern connected to the other of the N-type source / drain regions through the node contact hole in the cell array region by forming a porous silicon film and patterning the amorphous silicon film; Forming a second amorphous silicon film pattern having a form surrounding the cell array region at a position spaced apart from the first amorphous silicon film pattern by a predetermined distance; Converting the first and second amorphous silicon film patterns into a storage node electrode and an N-type polycrystalline silicon film pattern, respectively, by performing an SG process; and at least upper surfaces of the storage node electrode and the polycrystalline silicon film pattern Forming a capacitor insulating film covering the side surfaces, forming a conductor film on the entire surface, etching the conductor film using a photoresist film pattern covering the cell array region as a mask, and etching the conductor film via the capacitor insulating film; Forming a cell plate electrode covering the storage node electrode;
And etching the capacitive insulating film and the polycrystalline silicon film pattern sequentially using the photoresist film pattern as a mask.
倍とアライメントマージンの2倍との和以上であり,
2.0μm以下であることを特徴とする請求項4記載の
半導体記憶装置の製造方法。5. The method according to claim 1, wherein the predetermined interval is two times the thickness of the conductor film.
Is greater than the sum of the double and the alignment margin twice,
5. The method according to claim 4, wherein the thickness is 2.0 [mu] m or less.
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