JP3150667B2 - 条件フラグ書き換え制御方法及び回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサにおけ
る分岐動作の制御に関するものであり、特に、条件分岐
命令が参照する条件フラグの書き換えの制御に関する。

【０００２】

【従来の技術】命令をパイプライン的に実行するいわゆ
るパイプライン処理方式において、遅延分岐とよばれる
方式が従来から用いられていた。例えば図１０に示すよ
うな、命令フェッチ（Ｆ）、命令デコード（Ｄ）、命令
実行（Ｅ）の３段階のステージからなるパイプライン処
理によって、命令の処理が行なわれる場合を考える。図
１０から分かるように、パイプライン処理では分岐命令
のデコードが完了した後に分岐先の命令がフェッチされ
るため、少なくとも１ステージ分の空きスロット（遅延
スロット）が生じることになる。遅延スロットの数は、
パイプライン処理におけるフェッチ及び実行ステージ以
外のステージの数で与えられる。

【０００３】遅延分岐とは、分岐命令の次の番地にある
命令を遅延スロットに挿入することによって無駄な空き
スロットを除去する方式であり、この方式を用いること
によって、情報処理装置の性能の向上が見込まれる（特
開平４−１２７２３７号公報、特開平３−１２２７１８
号公報参照）。

【０００４】また、条件分岐命令は、演算命令や転送命
令等の実行結果が反映された条件フラグに従って分岐す
るか否かが決定されるものであるが、従来には、条件フ
ラグの書き換えを制御して命令の実行順を決めるときの
自由度を向上させる方法があった。例えば、ＲＩＳＣプ
ロセッサＳＰＡＲＣでは、演算命令のコード中に条件フ
ラグの書き換えをするか否かを決める制御ビットを１ビ
ット設けて、この制御ビットの値が“１”のときは演算
結果を条件フラグに反映する一方、“０”のときは条件
フラグを書き換えないようにする（"SPARC Architectur
e Manual",SunMicrosystems Inc.,1991）。このような
方法により、条件フラグを書き換えるか否かを各命令毎
に制御することができるので、コンパイラ等において命
令の実行順を決めるときの自由度が向上する。

【０００５】

【発明が解決しようとする課題】しかしながら、従来に
は以下のような問題があった。

【０００６】まず、前記のような遅延分岐方式では、遅
延分岐命令が連続する場合には命令の実行順が複雑にな
るという問題があった。

【０００７】図１１は遅延分岐命令が連続する場合のア
センブラ言語レベルでのプログラムの一例を示した図で
あり、アドレス１００には第１の遅延分岐命令ｂｒ２０
０（条件が成立したときアドレス２００に分岐）が、ア
ドレス１０１には第２の遅延分岐命令ｂｒ４００（条件
が成立したときアドレス４００に分岐）が記述されてい
る。図１２は図１１に示すプログラムを実行するとき
の、各遅延分岐命令における分岐の有無と命令の実行順
との関係を示す図である。図１１に示すプログラムの動
作は、第１の遅延分岐命令ｂｒ２００によって分岐する
場合としない場合との２つの場合に分かれ、さらに第２
の遅延分岐命令ｂｒ４００によって分岐する場合としな
い場合との２つの場合に分かれるので、図１２に示すよ
うに計４つの場合が考えられる。

【０００８】ここで、第１及び第２の遅延分岐命令ｂｒ
２００，ｂｒ４００において共に条件が成立して分岐す
る場合は、図１３に示すように、第１の遅延分岐命令ｂ
ｒ２００の分岐条件成立によってアドレス２００の命令
がフェッチされた後（図１３ではアドレス２００の命令
のことを（２００）と記している）、第２の遅延分岐命
令ｂｒ４００の分岐条件成立によってアドレス４００の
命令がフェッチされる（図１３ではアドレス４００の命
令のことを（４００）と記している）ことになる。した
がって、この場合には図１２に示すように、第１の遅延
分岐命令ｂｒ２００の分岐先（アドレス２００）に飛ん
で命令を１つだけ実行した後、さらに第２の遅延分岐命
令ｂｒ４００の分岐先（アドレス４００）に飛んで命令
を実行するという複雑な動作を行う。

【０００９】このことは、アセンブラ言語レベルにおけ
るプログラムの読みやすさを著しく損なうことになり、
プログラムにバグを作り込んでしまう原因となる。

【００１０】特に、遅延分岐について十分理解していな
いプログラマはこのような動作を予想せずにプログラム
を作ってしまうので、確実にバグを作り込んでしまう。
しかもこのバグは、連続する遅延分岐命令が共に条件成
立して分岐する場合にのみ分かるものなので、事前にデ
バッグすることは極めて困難であり、装置を実際に動作
させるまで発見できないことが多い。

【００１１】また、遅延分岐について熟知しているベテ
ランのプログラマは、この問題を回避するために連続す
る遅延分岐命令の間に無操作命令（ＮＯＰ）を挿入する
等の対応をプログラムに施すが、このような対応は面倒
であり、また忘れることも多い。さらに、プロセッサの
遅延スロット数が多くなるとその数だけの無操作命令を
挿入する必要があるため、プログラムが冗長になると共
にプログラムを記憶するメモリ容量も増えてしまう。

【００１２】この問題は、遅延分岐命令が連続していな
くても、プログラムの並び上比較的近い場合にも起こり
うる。図１２及び図１３ではプロセッサの遅延スロット
数は１であるものとしたが、プロセッサの遅延スロット
数がもっと多い場合には、遅延分岐命令が連続していな
くてもその間隔がプロセッサの遅延スロット数よりも小
さい場合には同様の問題が生じ、分岐が共に成立すると
きには命令の実行順が複雑になる。

【００１３】一方、遅延分岐命令のコードの中に遅延分
岐するか否かを決定する制御ビットを設けて、この制御
ビットが０のときは、条件分岐が成立したときに遅延ス
ロットに置かれた命令を実行しないタイプのプロセッサ
がある（特開平４−１２７２３７号公報参照）。図１４
はこのタイプのプロセッサによって図１１に示すプログ
ラムを実行するときの、各遅延分岐命令における分岐の
有無と命令の実行順との関係を示す図である。図１４に
おいて、遅延スロットに置かれた命令が実行されないこ
とを「＊＊＊」によって示している。この場合、第１の
遅延分岐命令ｂｒ２００の制御ビットを０に設定してお
くと、図１４に示すように、第１の遅延分岐命令ｂｒ２
００によってアドレス２００に分岐するか否かが決定さ
れ、分岐しなかったときのみ第２の遅延分岐命令ｂｒ４
００が実行されるので、アセンブラ言語レベルにおける
プログラムの読みやすさを損なうことはない。

【００１４】しかし、命令コード中に遅延分岐をするか
否かを決定する制御ビットを設けることは命令コードの
ビット幅を１ビット増やすことになるので、プログラム
を記憶するためのメモリ容量が増大するという問題が生
じる。特に携帯情報機器においてメモリ容量の増大は、
機器の大きさ、消費電力、製造コスト等の面において致
命的な欠点となる。またこの場合には、遅延分岐命令コ
ードの制御ビットに基づく遅延分岐制御を行う回路が命
令デコーダ内に必要になる。

【００１５】また命令コードのビット幅が規格によって
すでに決められている場合には、制御ビットを設けるこ
とは、たとえ１ビットであっても、装置設計上、大きな
制約になる。例えば命令コードが２４ビットのとき、命
令の種類や指定アドレス等を表す必要なビットを除くと
設計上自由に用いることができるビット数はせいぜい数
ビットであるので、制御ビットがたとえ１ビットであっ
ても、設計の自由度は大きく損なわれることになる。

【００１６】同様の問題は、従来の条件フラグの書き換
え制御の場合にも生じる。すなわち、条件フラグの書き
換えのための制御ビットを命令コード中に設けるという
ことは、プログラムを記憶するためのメモリ容量が増大
するという問題、命令コードの制御ビットに基づく条件
フラグ書き換え制御を行う回路が命令デコーダ内に必要
になるという問題、さらには、装置設計の自由度を損な
うという問題が生じる。

【００１７】前記の問題に鑑み、本発明は、命令コード
中に制御ビットを設けないで、条件フラグの書き換えを
制御する条件フラグ書き換え制御方法を提供し、さらに
この方法を実現するための回路を提供することを目的と
する。

【００１８】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、プロセッサ
において、条件フラグの書き換えを制御する条件フラグ
書き換え制御方法として、条件フラグ書き換え制御のた
めの制御ビットが設けられていない命令コードからなる
プログラムを対象とし、前記プログラムにおいて、条件
分岐命令の前に実行される条件フラグを書き換え可能な
命令同士の実行順序、または条件フラグを書き換え可能
な命令と前記条件分岐命令の実行順序を認識し、認識し
た実行順序が所定のルールに合致するか否かに応じて条
件フラグの書き換えを許可するか禁止するかを制御する
ものである。

【００１９】請求項１の発明によると、プログラムにお
ける命令の前後関係に基づいて条件フラグの書き換えを
許可するか禁止するかが制御されるので、条件フラグの
書き換えの制御がプログラムにおける命令の前後関係に
基づいてルール化できるときは、命令コード中に条件フ
ラグの書き換え制御ビットを設ける必要がなくなる。

【００２０】そして、請求項２の発明では、前記請求項
１の条件フラグ書き換え制御方法は、比較命令が実行さ
れてから条件分岐命令が実行されるまでの間は、演算命
令を実行するとき、条件フラグの書き換えを禁止するも
のとする。

【００２１】請求項２の発明は、比較命令は条件フラグ
を書き換えるための命令であって、条件分岐命令の実行
を前提とした命令であることに基づいたものである。す
なわち、請求項２の発明によると、比較命令によって条
件フラグが書き換えられたときは、次に条件分岐命令等
の条件フラグを参照する命令が実行するまでは、その間
に実行される演算命令によって条件フラグは壊されな
い。このため、演算命令のコードに条件フラグの書き換
え制御ビットを設けなくても、比較命令と条件分岐命令
との間の演算命令は条件フラグを書き換えないという制
御を実現することができる。

【００２２】また、請求項３の発明では、前記請求項１
の条件フラグ書き換え制御方法は、演算命令を実行する
とき、次に実行する命令が条件フラグを書き換える命令
であるときは、条件フラグの書き換えを禁止するものと
する。

【００２３】請求項３の発明は、演算命令によって条件
フラグを書き換えても、条件分岐命令によって条件フラ
グが参照されない場合はこの条件フラグの書き換え動作
は無駄になることに基づいたものである。すなわち、請
求項３の発明によると、演算命令を実行するとき、次に
実行する命令が条件フラグを書き換える命令であるとき
は、条件フラグの書き換えは行われない。このため、演
算命令のコードに条件フラグの書き換え制御ビットを設
けなくても、次に実行する命令が条件フラグを書き換え
る命令であるときの演算命令は条件フラグを書き換えな
いという制御を実現することができる。

【００２４】また、請求項４の発明では、前記請求項１
の条件フラグ書き換え制御方法は、演算命令を実行する
とき、次に実行する命令が条件分岐命令であるときの
み、条件フラグの書き換えを許可するものとする。

【００２５】請求項４の発明は、次の命令が条件分岐命
令であるときは演算命令による条件フラグの書き換えは
有効であることに基づいたものである。すなわち、請求
項４の発明によると、演算命令を実行するとき、次に実
行する命令が条件分岐命令であるときのみ、条件フラグ
の書き換えが行われる。このため、演算命令のコードに
条件フラグの書き換え制御ビットを設けなくても、次に
実行する命令が条件分岐命令であるときのみ演算命令は
条件フラグを書き換えるという制御を実現することがで
きる。

【００２６】また、請求項５の発明が講じた解決手段
は、プロセッサに設けられ、条件フラグの書き換えを制
御する条件フラグ書き換え制御回路として、条件フラグ
書き換え制御のための制御ビットが設けられていない命
令コードからなるプログラムを入力とし、前記プログラ
ムにおいて、条件分岐命令の前に実行される条件フラグ
を書き換え可能な命令同士の実行順序、または、条件フ
ラグを書き換え可能な命令と前記条件分岐命令の実行順
序を認識し、認識した実行順序が所定のルールに合致す
るか否かに応じて条件フラグの書き換えを許可するか禁
止するかを制御するものである。

【００２７】請求項５の発明によると、プログラムにお
ける命令の前後関係に基づいて条件フラグの書き換えを
許可するか禁止するかが制御されるので、条件フラグの
書き換えの制御がプログラムにおける命令の前後関係に
基づいてルール化できるときは、命令コード中に条件フ
ラグの書き換え制御ビットを設ける必要がなくなる。

【００２８】そして、請求項６の発明では、前記請求項
５の条件フラグ書き換え制御回路は、比較命令が実行さ
れたとき出力信号をセットする一方、条件分岐命令が実
行されたとき出力信号をクリアする条件フラグロック回
路と、演算命令を実行するとき、前記条件フラグロック
回路の出力信号がセットされているときは条件フラグの
書き換えを禁止する書き換え判定回路とを備えているも
のとする。

【００２９】また、請求項７の発明では、前記請求項５
の条件フラグ書き換え制御回路において、前記プロセッ
サは命令のデコードと実行とをパイプライン処理するも
のであり、当該条件フラグ書き換え制御回路は、実行ス
テージの命令が演算命令であるとき、デコードステージ
の命令が条件フラグを書き換える命令であるときは条件
フラグの書き換えを禁止する論理回路を備えているもの
とする。

【００３０】また、請求項８の発明では、前記請求項５
の条件フラグ書き換え制御回路において、前記プロセッ
サは命令のデコードと実行とをパイプライン処理するも
のであり、当該条件フラグ書き換え制御回路は、実行ス
テージの命令が演算命令であるとき、デコードステージ
の命令が条件分岐命令であるときのみ条件フラグの書き
換えを許可する論理回路を備えているものとする。

【００３１】なお請求項６〜８の条件フラグ書き換え制
御回路は、割り込み処理にも対応可能である。例えば請
求項６の条件フラグ書き換え制御回路において、比較命
令と条件分岐命令との間で割り込みが発生した場合は、
条件フラグロック回路の状態を退避させると共に、割り
込み処理から戻るときに条件フラグロック回路の状態を
復帰させればよい。もちろん、比較命令と条件分岐命令
との間を割り込み禁止に制御してもよい。また請求項８
の条件フラグ書き換え制御回路において、演算命令と条
件分岐命令との間に割り込みが発生したときには、演算
命令によって条件フラグを更新した後に退避させると共
に、割り込み処理から戻るときに条件フラグを復帰させ
ればよい。もちろん、演算命令と条件分岐命令との間を
割り込み禁止に制御してもよい。

【００３２】

【発明の実施の形態】まず、本実施形態において用いる
遅延分岐制御に関する原理について説明する。

【００３３】課題の項で説明したように、遅延分岐方式
のプロセッサにおいて、遅延分岐命令が連続した場合に
アセンブラ言語レベルにおけるプログラムの読みやすさ
を著しく損なうような複雑な動作となるのは、連続する
遅延分岐命令の両方において共に分岐条件が成立したと
きのみである。一方、分岐条件が不成立の場合の遅延分
岐命令の動作はＮＯＰ命令（無操作命令）と同じであ
り、何も実行しなかったことに等しい。

【００３４】したがって、遅延分岐命令の分岐条件が成
立した場合は、遅延スロットに置かれている遅延分岐命
令が常に分岐不成立になるよう制御すれば、アセンブラ
言語レベルにおけるプログラムの読みやすさを著しく損
なうような動作を避けることが可能となる。

【００３５】図１はこのような原理に基づいた遅延分岐
制御回路の構成を示す図である。図１において、１１は
分岐情報記憶回路としてのシフトレジスタ、１２は分岐
指示信号ＳＩを出力する分岐判定回路としての論理積ゲ
ート、１３は論理積ゲート１２から出力された分岐指示
信号ＳＩをシフトレジスタ１１に反転入力するインバー
タである。

【００３６】シフトレジスタ１１はプロセッサの遅延ス
ロット数のフリップフロップからなり、サイクル毎にす
なわちプロセッサにおいて命令が実行される度に、イン
バータ１３を介して分岐指示信号ＳＩを反転入力すると
共に保持している信号をシフトする。すなわちシフトレ
ジスタ１１はプロセッサの遅延スロット数だけ過去に遡
ったときの分岐の発生の有無を記憶しており、記憶して
いる情報を分岐情報記憶信号ＳＲとして論理積ゲート１
２に入力する。

【００３７】論理積ゲート１２は分岐命令における分岐
条件が成立して分岐成立実行信号ＳＥａが入力され、か
つ、シフトレジスタ１１から入力された分岐情報記憶信
号ＳＲが過去に分岐が発生しなかったことを示すときに
のみ、分岐指示信号ＳＩを出力する。

【００３８】すなわち図１に示す遅延分岐制御回路は、
分岐命令による過去の分岐発生情報をプロセッサの遅延
スロット数だけシフトレジスタ１１に記憶し、シフトレ
ジスタ１１に過去に分岐が発生したことが記憶されてい
る間は無条件に分岐不成立になるよう制御するものであ
る。

【００３９】図２は図１に示す遅延分岐制御回路の動作
を示す図であり、図１１に示すプログラムをパイプライ
ン処理で実行したときの動作を示す図である。図２では
プロセッサの遅延スロット数は１としている。図２に示
すように、図１に示す遅延分岐制御回路を用いると、分
岐条件が成立した場合、シフトレジスタ１１に記憶され
ている分岐情報が偽のときは分岐は行われる一方、真の
ときは分岐は行われないことになる。したがって、遅延
分岐命令が連続する場合において、第１の分岐命令ｂｒ
２００で分岐が行われたときは、第２の条件分岐命令ｂ
ｒ４００は常に分岐不成立になる。

【００４０】図１に示す遅延分岐制御回路では、分岐情
報を遅延スロット数だけ記憶するために遅延スロット数
個のフリップフロップからなるシフトレジスタ１１を設
けたが、図３に示すように、シフトレジスタ１１の代わ
りにカウンタ１６及びラッチ回路としてのＲＳラッチ１
７を用いてもよい。図３に示す遅延分岐制御回路では、
カウンタ１６及びＲＳラッチ１７によって分岐情報記憶
回路が構成されており、分岐指示信号ＳＩによってＲＳ
ラッチ１７をクリアすると同時にカウンタ１６の計数動
作をスタートさせる。カウンタ１６はプロセッサが命令
を実行する度に計数動作を行い、計数値が遅延スロット
数に達したときにＲＳラッチ１７をセットする。すなわ
ちＲＳラッチ１７の出力信号は、遅延スロット数だけ過
去に遡ったときに分岐が発生していないときのみセット
されている。ＲＳラッチ１７の出力信号は分岐情報記憶
信号ＳＲとして論理積ゲート１８に入力され、論理積ゲ
ート１８は分岐情報記憶信号ＳＲに従って分岐指示信号
ＳＩの出力を制御する。これによって、分岐が行われて
から遅延スロット数の命令が実行されるまでは、分岐を
禁止することができる。

【００４１】なお図１及び図３に示す遅延分岐制御回路
において、分岐命令が無条件分岐命令の場合でもこれを
常に分岐が成立する条件分岐命令と考えれば、特別な措
置を設ける必要はない。

【００４２】また、現実行サイクルの１つ前からプロセ
ッサの遅延スロット数前までの全てのサイクルについ
て、分岐の発生の有無を記憶する必要は必ずしもない。
プロセッサの設計次第では、現実行サイクルの１つ前か
らプロセッサの遅延スロット数前までのサイクルの一部
についての分岐の発生の有無を、分岐を禁止するか否か
の条件としてもよい。この場合には例えば、図１に示す
遅延分岐制御回路では、シフトレジスタ１１を構成する
フリップフロップのうち分岐の発生の有無を条件とする
サイクルに対応するフリップフロップの出力信号のみ
を、分岐情報記憶信号ＳＲとして論理積ゲート１２に入
力すればよい。

【００４３】次に、本発明に係る条件フラグ書き換え制
御に関する原理について説明する。

【００４４】比較命令は条件フラグを書き換えるための
命令であって、条件分岐命令の実行を前提とした命令で
ある。したがって、比較命令の実行によって条件フラグ
が書き換えられてから条件分岐命令の実行によって条件
フラグが参照されるまでの間は、条件フラグの書き換え
を禁止するように制御すれば、比較命令と分岐条件命令
との間に、通常は条件フラグを書き換える動作を伴う演
算命令を実行しても、比較命令の結果によって条件成立
又は不成立を決めることができる。

【００４５】図４はこのような原理に基づいた本発明の
実施形態に係る条件フラグ書き換え制御回路を示す図で
あり、（ａ）は構成図、（ｂ）は（ａ）に示す回路の動
作を示す図である。図４（ａ）において、２１は比較実
行信号ＳＥｃ及び条件分岐実行信号ＳＥｂを入力とし、
比較命令が実行されるとセットされる一方、条件分岐命
令が実行されるとクリアされる条件フラグロック回路と
しての条件フラグロックレジスタ、２２は反転ゲート、
２３は演算実行信号ＳＥｄを入力とし、演算命令の実行
のときに条件フラグロックレジスタ２１の出力信号に応
じて条件フラグの書き換えを指示する条件フラグ書き換
え信号ＳＦを出力する書き換え判定回路としての論理積
ゲートである。

【００４６】条件フラグロックレジスタ２１の出力信号
は、比較命令の実行によって真となる一方、条件分岐命
令の実行によって偽となる。条件フラグレジスタ２１の
出力信号は反転ゲート２２によって反転されて論理積ゲ
ート２３に入力される。このため、演算命令が実行され
るときは、条件フラグロックレジスタ２１の出力信号が
偽のときのみ、論理積ゲート２３から条件フラグ書き換
え信号ＳＦが出力される。

【００４７】したがって、図４（ｂ）に示すように、比
較命令（ＣＭＰ）が実行されてから条件分岐命令（Ｂ
Ｒ）が実行されるまでの間は、演算命令（ＡＤＤ）が実
行されても条件フラグレジスタ２１がセットされている
ので条件フラグ書き換え信号ＳＦは出力されず、条件フ
ラグは書き換えられることはない。

【００４８】また、パイプライン方式のプロセッサで
は、命令を実行するときに次の命令がデコードされるの
で、命令実行の際に次の命令の種類を知ることが可能で
ある。このことを利用して、次に示すような２つの条件
フラグ書き換え制御の方法が考えられる。

【００４９】演算命令によって条件フラグを書き換えた
としても、条件分岐命令によって条件フラグが参照され
ない場合は条件フラグの書き換えは無駄である。したが
って、第１の方法として、演算命令の実行サイクルにお
いて、次の命令も条件フラグを書き換える命令であると
きは、条件フラグの書き換えが無駄になることが明白な
ので、条件フラグの書き換えをしないように制御する。

【００５０】図５はこのような第１の方法を実現する本
発明の実施形態に係る条件フラグ書き換え制御回路を示
す図であり、（ａ）は構成図、（ｂ）は（ａ）に示す回
路の動作を示す図である。図５（ａ）において、ＮＯＲ
ゲート２４は比較命令がデコードステージにあることを
示す比較信号ＳＤｃ及び演算命令がデコードステージに
あることを示す演算信号ＳＤｄを入力とし、比較信号Ｓ
Ｄｃ又は演算信号ＳＤｄが真のときすなわち比較又は演
算命令がデコードステージにあるとき、演算命令による
条件フラグの書き換えを禁止する信号を出力する。論理
積ゲート２５は演算命令が実行ステージにあることを示
す演算実行信号ＳＥｄを入力とし、演算実行信号ＳＥｄ
が真のときすなわち演算命令が実行ステージにあると
き、ＮＯＲゲート２４の出力信号によって条件フラグの
書き換えが禁止されていないときのみ、出力信号を真に
する。論理和ゲート２６は論理積ゲート２５の出力信号
が真であるときに条件フラグ書き換え信号ＳＦを出力す
る。すなわち、演算命令の実行サイクルにおいて、次に
実行する命令が条件フラグを書き換えない命令のときの
み、条件フラグ書き換え信号ＳＦが出力されることにな
る。また論理和ゲート２６は比較命令が実行ステージに
あることを示す比較実行信号ＳＥｃが真のときは常に条
件フラグ書き換え信号ＳＦを出力する。

【００５１】したがって、図５（ｂ）に示すように、実
行ステージに演算命令（ＡＤ１）があるときでも、デコ
ードステージに演算命令（ＡＤ２）があるときは条件フ
ラグは書き換えられない。

【００５２】また、第２の方法として、演算命令の実行
サイクルにおいて、次の命令が条件分岐命令であるとき
は、条件フラグの書き換えが有効になることが明白なの
で、このときのみ、条件フラグの書き換えをするように
制御する。

【００５３】図６はこのような第２の方法を実現する本
発明の実施形態に係る条件フラグ書換制御回路を示す図
であり、（ａ）は構成図、（ｂ）は（ａ）に示す回路の
動作を示す図である。図６（ａ）において、論理積ゲー
ト２７は条件分岐命令がデコードステージにあることを
示す条件分岐信号ＳＤｂ及び演算命令が実行ステージに
あることを示す演算実行信号ＳＥｄを入力とし、条件分
岐信号ＳＤｂ及び演算実行信号ＳＥｄが共に真のときす
なわち演算命令が実行ステージにありかつ条件分岐命令
がデコードステージにあるとき、出力信号を真にする。
論理和ゲート２８は論理積ゲート２７の出力信号が真で
あるときに条件フラグ書き換え信号ＳＦを出力する。す
なわち、演算命令の実行サイクルにおいて、次に実行す
る命令が条件分岐命令のときのみ条件フラグ書き換え信
号ＳＦが出力されることになる。また論理和ゲート２８
は比較命令が実行ステージにあることを示す比較実行信
号ＳＥｃが真のときは常に条件フラグ書き換え信号ＳＦ
を出力する。

【００５４】したがって、図６（ｂ）に示すように、実
行ステージに演算命令（ＡＤ１）がありかつデコードス
テージに条件分岐命令（ＢＲ）があるときは条件フラグ
は書き換えられるが、実行ステージに演算命令（ＡＤ
２）がありかつデコードステージに条件分岐命令がない
ときは条件フラグは書き換えられない。

【００５５】なお、パイプライン段数が深いときは次に
実行する命令だけではなくこれ以降に実行する命令の種
類も知ることができるので、これらの情報を基にして、
第１又は第２の方法によって条件フラグの書き換えを制
御できることはいうまでもない。

【００５６】図７は本発明の実施形態に係る遅延分岐制
御回路及び条件フラグ書き換え制御回路を備えた，パイ
プライン方式のプロセッサの構成を示すブロック図であ
る。図７では、遅延分岐制御と条件フラグ書き換え制御
に関わる部分以外は簡略化して図示している。

【００５７】図７において、命令メモリ１０１は命令コ
ードを記憶するメモリであり、プログラムカウンタ（Ｐ
Ｃ）１０２からアドレス指定された命令を命令デコーダ
１１０に出力する。命令デコーダ１１０は分岐命令デコ
ーダ１１１、比較命令デコーダ１１２、及び演算命令デ
コーダ１１３を備えており、分岐命令デコーダ１１１は
命令メモリ１０１から入力された命令のうち分岐命令を
解読して、分岐信号ＳＤｂを出力すると共に条件フラグ
レジスタ１０３を参照して分岐が成立するか否かを判定
し、分岐が成立したときは分岐成立信号ＳＤａを出力す
る。比較命令デコーダ１１２は命令メモリ１０１から入
力された命令のうち比較命令を解読して、比較信号ＳＤ
ｃを出力する。演算命令デコーダ１１３は命令メモリ１
０１から入力された命令のうち演算命令を解読して、演
算信号ＳＤｄを出力する。分岐成立信号ＳＤａ、分岐信
号ＳＤｂ、比較信号ＳＤｃ、及び演算信号ＳＤｄはそれ
ぞれ遅延回路（ＦＦ）１０４によって実行ステージのタ
イミング信号である，分岐成立実行信号ＳＥａ、分岐実
行信号ＳＥｂ、比較実行信号ＳＥｃ、及び演算実行信号
ＳＥｄにタイミング調整される。

【００５８】遅延分岐制御回路１２０は図１に示す遅延
分岐制御回路と同様の構成を採用しており、１個のフリ
ップフロップからなる分岐情報記憶回路１２１と、反転
ゲート１２２及び論理積ゲート１２３によって構成さ
れ、分岐成立実行信号ＳＥａと分岐情報記憶回路１２１
の出力信号の反転信号との論理積信号を分岐指示信号Ｓ
Ｉとして出力し、選択器１０５はこの分岐指示信号ＳＩ
によってＰＣ１０２の入力信号を選択する。また分岐指
示信号ＳＩは分岐情報記憶回路１２１によって保持され
る。

【００５９】条件フラグ書き換え制御回路１３０は図４
及び図５に示す条件フラグ書き換え制御回路と同様の構
成を採用しており、条件フラグロックレジスタ１３１、
反転ゲート１３５及び論理積ゲート１３３によって図４
と同様の構成が実現されており、論理和ゲート１３６、
反転ゲート１３２、論理積ゲート１３３及び論理和ゲー
ト１３４によって図５と同様の構成が実現されている。
条件フラグロックレジスタ１３１は、比較実行信号ＳＥ
ｃをセット信号として入力すると共に分岐実行信号ＳＥ
ｂをクリア信号として入力し、条件フラグロック信号を
出力する。論理和ゲート１３６及び反転ゲート１３２に
よって生成された，演算信号ＳＤｄと比較信号ＳＤｃと
の論理和の反転信号と、条件フラグロック信号の反転信
号と、演算実行信号ＳＥｄとの論理積を論理積ゲート１
３３によってとり、この論理積信号と比較実行信号ＳＥ
ｃとの論理和信号を条件フラグ書き換え信号ＳＦとして
出力する。条件フラグ書き換え制御回路１３０から出力
された条件フラグ書き換え信号ＳＦによって、演算器１
４０内の条件フラグ生成回路１４１の動作と条件フラグ
レジスタ１０３の更新が制御される。

【００６０】図７に示すプロセッサにおける遅延分岐制
御の動作について、図８に示すフローチャートに従って
説明する。

【００６１】まずステップＳＴ１１において、実行する
命令が遅延分岐命令であるか否かを判定する。実行する
命令が遅延分岐命令でないときはステップＳＴ１５にす
すみ、当然のことながら分岐しないものとし、実行する
命令が遅延分岐命令であるときはステップＳＴ１２にす
すむ。ステップＳＴ１２において、１サイクル前に実行
した命令が遅延分岐命令でありかつ分岐したか否かを判
定する。遅延分岐命令でありかつ分岐したときはステッ
プＳＴ１５にすすみ分岐しないものとし、そうでないと
きはステップＳＴ１３にすすむ。ステップＳＴ１３にお
いて、分岐条件が成立するか否かを判定する。分岐条件
が成立するときはステップＳＴ１４にすすみ分岐するも
のとし、成立しないときはステップＳＴ１５にすすみ分
岐しないものとする。

【００６２】図７に示すプロセッサにおける具体的な動
作としては、例えば、遅延分岐命令が連続している場
合、１つめの遅延分岐命令において分岐しなかったとき
は、分岐指示信号ＳＩが偽となるため、次の遅延分岐命
令に対して、遅延分岐制御回路１２０内の分岐情報記憶
回路１２１に接続された反転回路１２２の出力信号は真
になるので、分岐成立信号ＳＥａに従って分岐するか否
かが決定される。一方、１つめの遅延分岐命令において
分岐したときは、分岐指示信号ＳＩが真となるため、次
の遅延分岐命令に対して、遅延分岐制御回路１２０内の
分岐情報記憶回路１２１に接続された反転回路１２２の
出力信号は偽になるので、分岐成立信号ＳＥａに拘わら
ず分岐指示信号ＳＩは偽となり、常に分岐しない。すな
わち、遅延分岐命令が連続しているときは、１つめの遅
延分岐命令は、見かけ上、遅延なし分岐命令と同じ動作
をする。

【００６３】なお、図７に示すプロセッサでは遅延スロ
ット数は１であるものとし、分岐情報記憶回路１２１を
１つのフリップフロップによって構成しているが、遅延
スロット数が２以上の場合は、図１に示すように、遅延
スロット数個のフリップフロップによるシフトレジスタ
１１を設けて各フリップフロップの出力信号の論理積信
号を分岐成立実行信号ＳＥａの禁止信号として用いた
り、図３に示すようにカウンタ１６及びＲＳラッチ１７
を設けることによって実現できることはいうまでもな
い。

【００６４】次に図７に示すプロセッサにおける本発明
の実施形態に係る条件フラグ書き換え制御の動作につい
て、図９に示すフローチャートに従って説明する。

【００６５】まずステップＳＴ２１において、実行する
命令の種類を調べる。条件分岐命令のときはステップＳ
Ｔ２２にすすみ、条件フラグロックレジスタ１３１をク
リアする。比較命令のときはステップＳＴ２３にすすみ
条件フラグロックレジスタ１３１をセットし、ステップ
ＳＴ２６にすすみ条件フラグの書き換えを行う。演算命
令のときはステップＳＴ２４にすすみ、条件フラグロッ
クレジスタ１３１の出力信号の真偽を判定する。条件フ
ラグロックレジスタ１３１の出力信号が真のときはステ
ップＳＴ２７にすすみ、条件フラグを書き換えないもの
とする。一方、条件フラグロックレジスタ１３１の出力
信号が偽のときはステップＳＴ２５にすすみ、次に実行
する命令が条件フラグを書き換える命令すなわち演算又
は比較命令であるか否かを判定する。条件フラグを書き
換える命令であるときはステップＳＴ２７にすすみ、条
件フラグを書き換えないものとし、そうでないときはス
テップＳＴ２６にすすみ、条件フラグを書き換えるもの
とする。

【００６６】図７に示すプロセッサの具体的な動作とし
ては、例えば、比較命令によって条件フラグが書き換え
られた場合は、比較実行信号ＳＥｃによって条件フラグ
ロックレジスタ１３１がセットされ、次に条件分岐命令
等の条件フラグを参照する命令によって条件フラグロッ
クレジスタ１３１がクリアされるまでは条件フラグ書き
換え制御信号ＳＦは偽になるので、条件フラグ生成回路
１４１の動作と条件フラグレジスタ１０３の更新は停止
される。

【００６７】また、演算命令が連続している場合は、論
理積ゲート１３３によって演算信号ＳＤｄの反転信号と
演算実行信号ＳＥｄとの論理積がとられるため条件フラ
グ書き換え制御信号ＳＦは偽になるので、条件フラグ生
成回路１４１の動作と条件フラグレジスタ１０３の更新
は停止される。

【００６８】以上説明したように、本実施形態に係る遅
延分岐制御によると、遅延分岐命令が連続した場合で
も、アセンブラ言語レベルにおけるプログラムの読みや
すさを保つことができる。また本実施形態に係る遅延分
岐制御方法を実現する回路は簡易な構成によって実現す
ることができ、例えばプロセッサの遅延スロット数が１
の場合には、反転出力つきフリップフロップ１個と論理
積ゲート１個という小規模な回路によって実現すること
ができる。

【００６９】また、本実施形態に係る条件フラグの書き
換え制御によると、命令コードに条件フラグの書き換え
制御ビットを設けなくても、条件フラグの書き換えを効
率的に制御することができるので、アセンブラ言語レベ
ルのプログラミングやコンパイラの作成が容易になり、
さらに演算部における条件フラグ生成回路の動作や条件
フラグレジスタの更新によって消費される電力を抑える
ことができる。通常、プログラム中に占める演算命令は
全動作サイクルの８０％ぐらいあり、分岐命令は２０％
ぐらいあるので、条件フラグ生成回路の動作や条件フラ
グレジスタの更新を行うサイクルを８０％から２０％に
減らすことができる。

【００７０】

【発明の効果】以上のように、本発明に係る条件フラグ
書き換え制御によると、条件フラグの書き換えの制御が
プログラムにおける命令の前後関係に基づいてルール化
できるときは、命令コード中に条件フラグの書き換え制
御ビットを設ける必要がなくなる。

【図面の簡単な説明】

【図１】本発明の一実施形態において用いる遅延分岐制
御回路の構成を示す図である。

【図２】図１に示す遅延分岐制御回路の動作を示す図で
ある。

【図３】本発明の一実施形態において用いる遅延分岐制
御回路の他の例を示す図である。

【図４】本発明の一実施形態に係る条件フラグ書き換え
制御回路を示す図であり、（ａ）は構成図、（ｂ）は動
作を示す図である。

【図５】本発明の一実施形態に係る条件フラグ書き換え
制御回路の他の例を示す図であり、（ａ）は構成図、
（ｂ）は動作を示す図である。

【図６】本発明の一実施形態に係る条件フラグ書き換え
制御回路の他の例を示す図であり、（ａ）は構成図、
（ｂ）は動作を示す図である。

【図７】本発明の一実施形態に係る遅延分岐制御回路及
び条件フラグ書き換え制御回路を備えた，パイプライン
方式のプロセッサの構成を示すブロック図である。

【図８】図７に示すプロセッサにおける遅延分岐制御方
法を示すフローチャートである。

【図９】図７に示すプロセッサにおける本発明の一実施
形態に係る条件フラグ書き換え制御方法を示すフローチ
ャートである。

【図１０】分岐命令を実行するときのパイプライン処理
の動きを示す図である。

【図１１】遅延分岐命令が連続する場合のアセンブラ言
語レベルのプログラムの一例を示す図である。

【図１２】図１１に示すプログラムを実行するときの、
各遅延分岐命令における分岐の有無と命令の実行順との
関係を示す図である。

【図１３】図１１に示すプログラムを実行する場合に、
連続する遅延分岐命令が共に分岐条件が成立したときの
パイプライン処理の動きを示す図である。

【図１４】図１１に示すプログラムを、遅延分岐制御ビ
ットが設けられた命令コードを実行するタイプのプロセ
ッサによって実行するときの、各遅延分岐命令における
分岐の有無と命令の実行順との関係を示す図である。

【符号の説明】

１１ シフトレジスタ（分岐情報記憶回路） １２ 論理積ゲート（分岐判定回路） １６ カウンタ １７ ＲＳラッチ（ラッチ回路） １８ 論理積ゲート（分岐判定回路） ２１ 条件フラグロックレジスタ（条件フラグロック回
路） ２３ 論理積ゲート（書き換え判定回路） １２０ 遅延分岐制御回路 １３０ 条件フラグ書き換え制御回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−168715（ＪＰ，Ａ) 特開 平７−200293（ＪＰ，Ａ) 特開 平６−332697（ＪＰ，Ａ) 特開 平５−324321（ＪＰ，Ａ) 特開 平５−274143（ＪＰ，Ａ) 特開 昭57−150041（ＪＰ，Ａ) 特開 昭57−150040（ＪＰ，Ａ) 特開 平４−127237（ＪＰ，Ａ) 特開 平３−122718（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/30 - 9/42

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 プロセッサにおいて、条件フラグの書き
   換えを制御する条件フラグ書き換え制御方法であって、条件フラグ書き換え制御のための制御ビットが設けられ
   ていない命令コードからなるプログラムを対象とし、 前記 プログラムにおいて、条件分岐命令の前に実行され
   る，条件フラグを書き換え可能な命令同士の実行順序、
   または、条件フラグを書き換え可能な命令と前記条件分
   岐命令の実行順序を認識し、 認識した実行順序が、所定のルールに合致するか否かに
   応じて、 条件フラグの書き換えを許可するか禁止するか
   を制御することを特徴とする条件フラグ書き換え制御方
   法。
2. 【請求項２】 請求項１記載の条件フラグ書き換え制御
   方法において、 比較命令が実行されてから条件分岐命令が実行されるま
   での間は、演算命令を実行するとき、条件フラグの書き
   換えを禁止することを特徴とする条件フラグ書き換え制
   御方法。
3. 【請求項３】 請求項１記載の条件フラグ書き換え制御
   方法において、 演算命令を実行するとき、次に実行する命令が条件フラ
   グを書き換える命令であるときは、条件フラグの書き換
   えを禁止することを特徴とする条件フラグ書き換え制御
   方法。
4. 【請求項４】 請求項１記載の条件フラグ書き換え制御
   方法において、 演算命令を実行するとき、次に実行する命令が条件分岐
   命令であるときのみ、条件フラグの書き換えを許可する
   ことを特徴とする条件フラグ書き換え制御方法。
5. 【請求項５】 プロセッサに設けられ、条件フラグの書
   き換えを制御する条件フラグ書き換え制御回路であっ
   て、条件フラグ書き換え制御のための制御ビットが設けられ
   ていない命令コードからなるプログラムを入力とし、 前記 プログラムにおいて、条件分岐命令の前に実行され
   る，条件フラグを書き換え可能な命令同士の実行順序、
   または、条件フラグを書き換え可能な命令と前 記条件分
   岐命令の実行順序を認識し、 認識した実行順序が、所定のルールに合致するか否かに
   応じて、 条件フラグの書き換えを許可するか禁止するか
   を制御することを特徴とする条件フラグ書き換え制御回
   路。
6. 【請求項６】 請求項５記載の条件フラグ書き換え制御
   回路において、 比較命令が実行されたとき出力信号をセットする一方、
   条件分岐命令が実行されたとき出力信号をクリアする条
   件フラグロック回路と、 演算命令を実行するとき、前記条件フラグロック回路の
   出力信号がセットされているときは条件フラグの書き換
   えを禁止する書き換え判定回路とを備えていることを特
   徴とする条件フラグ書き換え制御回路。
7. 【請求項７】 請求項５記載の条件フラグ書き換え制御
   回路において、 前記プロセッサは、命令のデコードと実行とをパイプラ
   イン処理するものであり、 当該条件フラグ書き換え制御回路は、 実行ステージの命令が演算命令であるとき、デコードス
   テージの命令が条件フラグを書き換える命令であるとき
   は条件フラグの書き換えを禁止する論理回路を備えてい
   ることを特徴とする条件フラグ書き換え制御回路。
8. 【請求項８】 請求項５記載の条件フラグ書き換え制御
   回路において、 前記プロセッサは、命令のデコードと実行とをパイプラ
   イン処理するものであり、 当該条件フラグ書き換え制御回路は、 実行ステージの命令が演算命令であるとき、デコードス
   テージの命令が条件分岐命令であるときのみ条件フラグ
   の書き換えを許可する論理回路を備えていることを特徴
   とする条件フラグ書き換え制御回路。