JP3150566B2 - 有効ブロック抽出装置並びにその方法、及び回路シミュレーション装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路（以下、ＬＳ
Ｉ）の電子回路設計を支援する回路シミュレーションに
係わり、特に過度解析に有効な回路シミュレーションに
関する。

【０００２】

【従来の技術】現在では、ＬＳＩの回路設計において
は、回路シミュレーションが必要不可欠なものとなって
いる。そして、最近では、ＬＳＩ回路の大規模化や設計
期間の短縮化の要求に伴い、回路の過度解析を高速にシ
ミュレーションできる技術が必要となってきている。

【０００３】従来、ＬＳＩの過度解析では、例えば、Ｓ
ＰＩＣＥに代表されるインプリシットな計算法による回
路シミュレーションが知られている。しかし、この方法
では、回路の大規模化に伴い、回路規模の限界や処理速
度の点で問題が表面化してきた。そこで緩和反復の回数
を制限することによりマルチレート性を生かし高速化を
はかる手法や緩和法が開発された。しかし、前者では精
度や信頼度の点で難があり、また、後者の場合には、緩
和により回路が安定するまでに多くの反復計算が必要に
なるなど、効率の点で問題があった。

【０００４】そこで、エクスプリシットな計算方法（ｅ
ｘｐｌｉｃ−ｉｔ法）を用いることにより処理速度の改
善をめざした回路シミュレーション装置の開発が盛んに
行われた。しかし、これらの方式は、大幅な処理速度の
向上を実現したものの、複雑なトランジスタ・モデルが
取り扱えないなどによる精度の問題や、場合によって
は、安定性の問題が存在する。

【０００５】

【発明が解決しようとする課題】上述したように、従来
の回路シミュレーション装置は、ＬＳＩの過度解析にお
いて精度と高速性の両面を満足することが出来ないとい
う問題を抱えていた。このため、本出願人は、以前、主
に、ＭＯＳ回路を対象とする、イベント・ドリブン方式
の回路シミュレーション装置を開発した。このシミュレ
ーション装置は、回路をいくつかの部分回路（以下、ブ
ロックと呼ぶ）に分割し、該各ブロック間でイベントの
授受を行うものである。このシミュレーション装置の特
徴は、汎用回路シミュレーション装置に用いられている
インプリシットな計算方法として、緩和反復計算ではな
く、予測電位式の計算を使用していること、イベントを
予測電位の変化を伝える信号として使用することであ
る。

【０００６】しかし、イベント・ドリブン方式の回路シ
ミュレーション装置では、特定の出力端子での出力を調
べたい場合、回路全体に対してシミュレーションを実行
するか、または、回路全体の中から必要な部分だけを、
予め、人手により、切りだしてからシミュレーションを
実行する必要があった。このため、シミュレーションに
時間がかかったり、回路を切りだすという、人手による
面倒な処理に多大な時間が必要になるなどの問題があっ
た。また、上記回路の切り出しも、ファンイン方向への
パス検索を行い、そのパス上の回路を切りだすのみであ
ったため、ファンアウトの影響を十分に考慮することが
できず、ノードの予測電位と実際の電位との間で誤差を
生じる原因となっていた。

【０００７】本発明は、ファンアウトの影響を十分に考
慮しながら、かつ高速に回路をシミュレーションするこ
とができる回路シミュレーションを実現することを目的
とする。

【０００８】

【課題を解決すための手段】図１は、本発明（第一の発
明）の原理を説明する図である。この第一の発明は、以
下の各手段を備える。

【０００９】深度判定手段１２は、回路内の各ブロック
について、解析対象のノードを含む解析対象ブロックに
対するファンアウトレベルの深さを深度として求める。
有効ブロック判定手段１４は、該深度判定手段１２によ
って求められた各ブロックの深度を、指定された規定深
度（指定深度）と比較して、上記解析対象のノードのシ
ミュレーション精度に所定レベル以上の影響を及ぼすブ
ロックを、有効ブロックと判定する。

【００１０】前記深度判定手段１２は、例えば、上記解
析対象ブロックを起点として、回路内のブロックを接続
している全てのパスを検索するパス検索手段と、該パス
検索手段によって得られるパス情報を基に、回路内の全
ブロックについて、上記解析対象ブロックに対する深度
を求める深度算出手段と、を備える。

【００１１】前記深度算出手段は、例えば、前記解析対
象ブロックから深度を求める対象のブロックに達するま
でのパスの中に含まれる、ファンインからファンアウト
方向へのブロック間接続パスの個数を算出して、その個
数を、該対象ブロックの深度とする。また、前記解析対
象ブロックから深度を求める対象のブロックまでのパス
が複数存在し、上記ファンインからファンアウト方向へ
のブロック間接続パスの個数が複数求められた場合に
は、最小の個数を深度とする。

【００１２】図２は、本発明（第二の発明）の原理を説
明する図である。この第二の発明の有効ブロック抽出方
法は、、回路内の各ブロックについて、解析対象のノー
ドを含む解析対象ブロックに対するファンアウトレベル
の深さを深度として求め（処理Ｓ３１）、該深度判定手
段によって求められた各ブロックの深度を、指定された
規定深度と比較して、上記解析対象のノードのシミュレ
ーション精度に所定レベル以上の影響を及ぼすブロック
を、有効ブロックと判定する（処理Ｓ３２）、ことを特
徴とする。

【００１３】図３は、本発明（第三の発明）の原理を説
明する図である。この第三の発明は、イベント・ドリブ
ン方式により回路シミュレーションを実行する回路シミ
ュレーション装置を前提とする。そして、以下の手段を
備える。

【００１４】深度判定手段２２は、回路内の各ブロック
について、解析対象のノードを含む解析対象ブロックに
対するファンアウトレベルの深さを深度として求める。
有効ブロック判定手段２４は、該深度判定手段２２によ
って求められた各ブロックの深度を、指定された規定深
度と比較して、上記解析対象のノードのシミュレーショ
ン精度に所定レベル以上の影響を及ぼすブロックを、有
効ブロックと判定する。

【００１５】イベント発生手段２６は、該有効ブロック
判定手段２４によって有効ブロックと判定されたブロッ
クに対してのみイベントを発生させる。シミュレーショ
ン実行手段２８は、該イベント発生手段２６によって発
生されたイベントのみに基づいて、回路シミュレーショ
ンを実行する。

【００１６】続いて、図４は、本発明（第四の発明）の
原理を説明する図である。この第四の発明も、上記第三
の発明と同様に、イベント・ドリブン方式により回路シ
ミュレーションを実行する回路シミュレーション装置を
前提とする。

【００１７】有効ブロック情報入力手段３２は、上記解
析対象のノードのシミュレーション精度に所定レベル以
上の影響を及ぼす有効ブロックに関する情報を入力す
る。有効ブロック情報記憶手段３４は、該有効ブロック
情報入力手段３２を介して入力される上記有効ブロック
情報を記憶する。

【００１８】イベント発生手段３６は、該有効ブロック
情報記憶手段３４に記憶されている有効ブロックに対し
てのみイベントを発生させる。シミュレーション実行手
段３８は、該イベント発生手段３６によって発生された
イベントのみに基づいて、回路シミュレーションを実行
する。

【００１９】

【作用】上記第一の発明では、深度判定手段１２は、回
路内の各ブロックについて、解析対象のノードを含む解
析対象ブロックに対するファンアウトレベルの深さを深
度として求める。そして、有効ブロック判定手段１４
は、該深度判定手段１２によって求められた各ブロック
の深度を、指定された規定深度と比較して、上記解析対
象のノードのシミュレーション精度に所定レベル以上の
影響を及ぼすブロックを、有効ブロックと判定する。

【００２０】したがって、シミュレーション対象となる
回路から、上記解析対象のノードのシミュレーション精
度に深い影響を及ぼすブロックのみを、有効ブロックと
して抽出することができる。

【００２１】また、第二の発明の有効ブロック抽出方法
は、、回路内の各ブロックについて、解析対象のノード
を含む解析対象ブロックに対するファンアウトレベルの
深さを深度として求め、該深度判定手段によって求めら
れた各ブロックの深度を、指定された規定深度と比較し
て、上記解析対象のノードのシミュレーション精度に所
定レベル以上の影響を及ぼすブロックを、有効ブロック
と判定する。

【００２２】したがって、上記第一の発明と同様な作用
効果が得られる。第三の発明では、まず、深度判定手段
２２が、回路内の各ブロックについて、解析対象のノー
ドを含む解析対象ブロックに対するファンアウトレベル
の深さを深度として求める。続いて、有効ブロック判定
手段２４は、該深度判定手段２２によって求められた各
ブロックの深度を、指定された規定深度と比較して、上
記解析対象のノードのシミュレーション精度に所定レベ
ル以上の影響を及ぼすブロックを、有効ブロックと判定
する。

【００２３】イベント発生手段２６は、該有効ブロック
判定手段２４によって有効ブロックと判定されたブロッ
クに対してのみイベントを発生させる。そして、シミュ
レーション実行手段２８は、該イベント発生手段２６に
よって発生されたイベントのみに基づいて、回路シミュ
レーションを実行する。

【００２４】したがって、解析対象のノードのシミュレ
ーション精度に所定レベル以上の影響を及ぼす有効ブロ
ックのみにイベントを発生させて、例えば、時間的に変
化するステップ入力信号に対する上記解析対象のノード
の出力電位波形の立ち上がりや立ち下がり、及び遅延時
間等を高速かつ精度良くシミュレーションすることが可
能になる。

【００２５】第四の発明では、まず、有効ブロック情報
入力手段３２が、上記解析対象のノードのシミュレーシ
ョン精度に所定レベル以上の影響を及ぼす有効ブロック
に関する情報を入力する。そして、該有効ブロック情報
入力手段３２を介して入力される上記有効ブロック情報
は、有効ブロック情報記憶手段３４に記憶される。

【００２６】イベント発生手段３６は、該有効ブロック
情報記憶手段３４に記憶されている有効ブロックに対し
てのみイベントを発生させる。そして、シミュレーショ
ン実行手段３８は、該イベント発生手段３６によって発
生されたイベントのみに基づいて、回路シミュレーショ
ンを実行する。

【００２７】したがって、上記第三の発明と同様に、解
析対象のノードの出力電位波形の立ち上がりや立ち下が
り、及び遅延時間等を高速かつ精度良くシミュレーショ
ンすることが可能になる。

【００２８】

【実施例】図５は、本発明の一実施例である有効ブロッ
ク検出装置のシステム構成を示すブロック図である。

【００２９】データ制御部１００は、システム内の各ブ
ロックの実行を制御するブロックである。記憶部１１０
は、出力対象ノードリスト格納部１１１、ネットリスト
格納部１１２、指定深度格納部１１３、有効ブロックリ
スト格納部１１４、及びスタック１１５を備えている。

【００３０】出力対象ノードリスト格納部１１１は、シ
ミュレーション対象となる出力ノードを格納する。ネッ
トリスト格納部１１２は、シミュレーションする回路の
ネットリスト情報を格納する。

【００３１】指定深度格納部１１３は、有効ブロックの
判断基準となる深度（指定深度）を格納する。尚、該有
効ブロックとは、ある特定のノードについてのみ解析し
たい場合、そのノードの解析に必要となるブロックであ
る。また、深度は、該深度を求めようとするブロックか
ら解析対象である指定ブロックまでのパスを該指定ブロ
ックからたどった場合に、該パス中での隣接するブロッ
ク間を接続するパス（接続パス）を、信号の流れの方向
に通過した回数として求められる。換言するならば、深
度を求めようとするブロックから解析対象である指定ブ
ロックまでのパス中におけるファンアウト方向の接続パ
スの個数である。尚、深度は、”ファンアウトレベルの
深さ”とも呼ばれる。ところで、パスが複数有る場合
や、解析対象ブロックが複数有る場合には、一つのブロ
ックに対して複数の深度が求められる場合がある。この
ときは、最小深度をそのブロックの深度とする。

【００３２】上記深度を、図６の例を参照しながら説明
する。同図において、ブロックＩを解析対象となるノー
ドを含む解析対象ブロックとする。このとき、ブロック
Ｃから上記解析対象ブロックＩまでのパスは、Ｉ→Ｆ→
Ｊ→Ｇ→Ｃである。このパス内で、信号の流れが順方向
（ファンアウト方向）なパスは、Ｆ→Ｊのみである。し
たがって、ブロックＣの深度は”１”となる。同様にし
て、ブロックＡ，Ｂ，Ｅ，Ｆが”０”、ブロックＣ，
Ｇ，Ｊが”１”、ブロックＤ，Ｈ，Ｋが”２”の深度と
なる。 本実施例では、上記指定深度以下のブロック
を、上記有効ブロックとして抽出する。これは、ＭＯＳ
トランジスタでは、ゲートに対するソース及びドレイン
の影響はほとんどないとはいえ、ゲート容量が存在する
ために、わずかながらも、ゲートの電位に、それらが影
響する。このため、ファンイン側のみのブロック（深
度”０”のブロック）を選択するだけでなく、必要な精
度に応じて指定深度を規定することにより、ファンアウ
トからの影響を考慮して有効ブロックを選択できるよう
にしている。

【００３３】有効ブロックリスト格納部１１４は、解析
対象の回路において有効ブロックと判定されたブロック
を格納する。スタック１１５は、有効ブロックリストを
検出するためのパス検索処理において、作業領域として
用いられるＬＩＦＯ（Ｌａｓｔ Ｉｎ Ｆｉｒｓｔ Ｏ
ｕｔ）方式のメモリである。

【００３４】入力部１２０は、ユーザが外部から上記出
力対象ノードリ、ネットリスト、及び指定深度を入力す
るための装置であり、これらの入力情報を、それぞれ、
出力対象ノードリスト格納部１１１、ネットリスト格納
部１１２、及び指定深度格納部１１３に格納する。

【００３５】パス検索部１３０は、データ制御部１００
の制御を受けて、以下の処理を実行する。 スタック１１５にブロックが一つも格納されていな
いときに、ネットリスト格納部１１２に格納されている
ネットリストに基づいて、出力対象ノードリスト格納部
１１１からノードを取り出し、このノードに接続してい
る全ての隣接ブロックを、リストアップする。そして、
これらの隣接ブロックから一つのブロックのみを選択し
て、それを深度判定部１４０に渡す共に、残りのブロッ
クをスタック１１５に積む。

【００３６】 有効ブロック判定部１５０から受け取
るブロックの隣接ブロックを、上記ネットリストに基づ
いてリストアップし、これらの中から一つのブロック選
択し、それを深度判定部１４０に渡す。そして、残りの
ブロックをスタック１１５に積む。

【００３７】 スタック１１５からブロックを順次、
取り出し、その取り出したブロックを、深度判定部１４
０に渡す。深度判定部１４０は、上記パス検索部１３０
から受け取るブロック（選択ブロック）の深度を判定す
る。そして、その深度情報を有効ブロック判定部１５０
に出力する。

【００３８】有効ブロック判定部１５０は、深度判定部
１４０から受け取る選択ブロックの深度情報を、指定深
度格納部１１３に格納されている指定深度と比較する。
そして、該選択ブロックが有効ブロックであると判断す
ると、それを有効ブロックリスト格納部１１４に格納す
る。

【００３９】出力部１６０は、有効ブロックリスト格納
部１１４から有効ブロックと判定されたブロックを取り
出し、これを、外部に出力する。次に、本実施例におけ
る回路の分割方法を説明する。

【００４０】図７は、本実施例で解析対象とするＣＭＯ
Ｓ−ＦＥＴ回路を示す図である。尚、同図において、○
印のついたトランジスタは、Ｎチャンネル型のＭＯＳト
ランジスタを示し、それ以外のトランジスタは、Ｐチャ
ンネル型のＭＯＳトランジスタを示す。また、Ａ１，Ａ
２，Ａ３，Ａ４，及びＢ１，Ｂ２，Ｂ３，Ｂ４はゲート
の入力信号（入力ノード）である。また、Ｃ１，Ｃ２，
Ｃ３は、外部に、出力される信号（出力ノード）であ
る。さらに、図８にてＣは、寄生容量である。

【００４１】イベント・ドリブン方式では、異なるブロ
ック間のノード電位変化の影響は、イベントを介して伝
えられる。そのため、強く結合したノードを、別々のブ
ロックに分離してしまうと、イベントが多数発生して計
算効率が劣化するばかりでなく、全体の精度を保つため
に、より厳しい条件でイベントを発生させる必要が生
じ、一層の計算効率の劣化が考えられる。このため、回
路分割では、相互に強く結合したノードが一つのブロッ
クに含まれるように回路分割を行う必要がある。

【００４２】一方、回路のマルチレート性を最大限に生
かすためには、異なる電位変化レートを持つノードをで
きるだけ多くのブロックに分割すことが望ましい。本実
施例では、以上の２点を考慮して回路分割を行う。ＭＯ
Ｓ回路を構成するＭＯＳトランジスタは、トランジスタ
のゲートと、ソース及びドレインの間は、電気的に絶縁
している。また、ゲートは、その電界効果によりチャン
ネル電流を制御することにより、ソース及びドレインに
影響を及ぼしている。このため、異なるノードに接続さ
れたゲートは、異なるレートで変化する傾向にある。こ
のため、本実施例では、ＭＯＳトランジスタのゲートに
て、回路をブロック分割する。また、Ｖｃｃ及びＶｓｓ
の定電圧源に対しては、接続を全て切断し、どのブロッ
クにも属していないものとする。

【００４３】図８は、上記方法により図７に示す回路を
複数のブロックに分割した図である。 同図において、
Ｑ１〜Ｑ１１までの１１個の各ブロックに属するノード
は、━、--、─等の各種グラフ線で区別して示されてい
る。

【００４４】図９は、該Ｑ１〜Ｑ１１までの各ブロック
のファンイン、ファンアウトの接続関係を示す図であ
り、矢印の方向が信号の順方向の流れ（ファンアウト方
向）に対応している。

【００４５】上記図５に示す有効ブロック抽出装置の動
作を図１０のフローチャートを参照しながら説明する。
ここで、理解を容易なものとするために、図９を例に取
り上げて説明する。図１０に示すフローチャートは、デ
ータ制御部１００の制御の下で実行される。

【００４６】まず、パス検索部１３０は、出力対象ノー
ドリスト格納部１１１からシミュレーション対象となる
出力ノードを一つ選択し、続いて、そのノードを含むブ
ロックを選択し、そのブロックを深度”０”の有効ブロ
ックとして、有効ブロックリスト格納部１１４に格納す
る。また、この場合、シミュレーション対象のノードが
存在しなければ、処理を終了する（処理Ｓ１）。

【００４７】これにより、例えば、出力対象ノードとし
てＣ１が選択され、該Ｃ１を含むブロックＱ３が深度”
０”の有効ブロックとして、有効ブロックリスト格納部
１１４に登録される。

【００４８】続いて、パス検索部１３０は、ネットリス
ト格納部１１２に格納されているネットリストを参照し
て、上記結有効ブロックとして登録されたブロックに接
続している隣接ブロックを検索する（処理Ｓ２） そして、該隣接ブロックが有れば、そのブロックを深度
判定部１４０に出力する。また、複数の隣接ブロックが
有った場合には、いずれか一つのブロックのみを選択し
て、その選択したブロック以外の残りブロックは、スタ
ック１１５に、積む（処理Ｓ３）。

【００４９】これにより、例えば、ブロックＱ２が選択
され、ブロックＱ５がスタック１１５に積まれる。一
方、パス検索部１３０は、隣接ブロックが無ければ、ス
タック１１５からブロックを取り出し、そのブロックを
選択ブロックとして深度判定部１４０に渡す（処理Ｓ
４、有り）。また、スタック１１５にブロック無けれ
ば、上記処理Ｓ１に戻る。

【００５０】深度判定部１４０は、パス検索部１３０か
ら受け取る上記選択ブロックの深度を求める。すなわ
ち、上記選択ブロックが、その選択の親となったブロッ
ク（以後、親ブロックと呼ぶ）に対してファンインブロ
ックであれば（その選択ブロックの出力ノードが該親ブ
ロックの入力ノードとなっていれば）、上記選択ブロッ
クの深度を、その親ブロックの深度と等しいものとす
る。また、逆に、親ブロックのファンアウトブロックで
あれば（その選択ブロックの入力ノードがその親ブロッ
クの出力ノードとなっていれば）、その親ブロックの深
度に”１”を加えたものを、上記選択ブロックの深度と
する。そして、該深度を有効ブロック判定部１５０に出
力する。有効ブロック判定部１５０は、該入力される深
度を指定深度格納部１１３に格納されている指定深度
（基準内深度）と比較して、該入力深度が該指定深度以
下であれば（処理Ｓ５、基準内深度）、次に該選択ブロ
ックが初めてパス検索が実行されたブロックであるか
（ブロックの深度が、まだ、未定であるか）否か調べる
（処理Ｓ６）。一方、有効ブロック判定部１５０は、上
記選択ブロックの深度が上記指定深度よりも大きければ
（処理Ｓ５、基準外深度）、この選択ブロックに対する
処理を終了して、上記処理Ｓ４に戻る。

【００５１】これにより、深度判定部１４０は、ブロッ
クＱ２が親ブロックＱ３に対してファンインブロックと
なっているので、該ブロックＱ２を、該親ブロックＱ３
と同じく深度”０”のブロックと判定する。そして、該
ブロックＱ２は、まだ、深度が未定であるので、その深
度”０”を有効ブロック判定部１５０に出力する。有効
ブロック判定部１５０は、これにより、ブロックＱ２の
深度が指定深度以下なので、該ブロックＱ２を有効ブロ
ックと判定し、有効ブロックリスト格納部１１４に格納
する（処理Ｓ８）。

【００５２】一方、上記処理Ｓ６で、上記選択ブロック
が既に一度パス検索が実行され深度が設定されているブ
ロックであれば、有効ブロック判定部１５０は、該選択
ブロックに対して既に求められている深度（旧深度）と
上記処理Ｓ５で新たに求められた深度（新深度）とを比
較する。そして、両者が等しいか、または、新深度の方
が旧深度よりも大きければ、その選択ブロックに対する
処理を終了し（処理Ｓ７、旧深度≦新深度）、処理Ｓ４
に戻る。

【００５３】一方、上記処理Ｓ７で、旧深度＞新深度で
あれば、その新深度を上記選択ブロックの新たな深度と
し、該選択ブロックを該新深度の有効ブロックとして、
有効ブロックリスト格納部１１４に格納する（処理Ｓ
８）。

【００５４】該処理Ｓ８の処理を終了した後、上記処理
Ｓ２に戻り、上記選択ブロックに接続しているブロック
を次に検索する。このように、処理Ｓ７によって、パス
検索が複数回実行されるブロックについては、最小の深
度が、そのブロックの深度（ファンアウトレベルの深
さ）として選択される。

【００５５】以上の処理Ｓ１〜Ｓ８の処理を繰り返すこ
とにより、回路内の全てのブロックから有効ブロックを
抽出して、これらの有効ブロックを有効ブロックリスト
格納部１１４に格納することができる。

【００５６】すなわち、上述のように、ブロックＱ２の
深度が求められた後、処理Ｓ２で該ブロックＱ２に接続
しているブロックＱ３とＱ１がリスト・アップされる。
そして、例えば、ブロックＱ１が選択され、ブロックＱ
３はスタック１１５に積まれる（処理Ｓ３）。

【００５７】続いて、ブロックＱ１が親ブロックＱ２に
対してファンインブロックとなっているので、該ブロッ
クＱ１の深度は”０”となる（処理Ｓ５）。そして、上
記処理Ｓ６、Ｓ８を介して、該ブロックＱ１の深度
が、”０”として、有効ブロックリスト格納部１１４に
格納される。

【００５８】次に、上記ブロックＱ１の隣接ブロックと
して、ブロックＱ２が選択される。該ブロックＱ２は、
親ブロックＱ１のファンアウトブロックであるから、そ
の深度は、該ブロックＱ１の深度”０”に”１”を加え
た”１”となる。しかし、ブロックＱ２は、既に、パス
検索が実行されており、深度”０”の有効ブロックとし
て、有効ブロックリスト格納部１１４に登録されてい
る。このため、処理Ｓ６の後、処理Ｓ７で新深度”１”
が旧深度”０”以上であると判定され、処理Ｓ４に移行
する。

【００５９】そして、該処理Ｓ４でスタック１１５から
ブロックＱ３が取り出される。該ブロックＱ３は、ブロ
ックＱ２のファンアウトブロックとしてスタック１１５
に積まれたため、その深度は”１”となるが（処理Ｓ
５）、先程のブロックＱ２と同様に、既に、深度”０”
のブロックとして有効ブロックリスト格納部１１４に登
録されているため、先に決定された深度の方が優先さ
れ、深度は変更されないままで、処理Ｓ４に戻る。

【００６０】そして、今度は、スタック１１５からブロ
ックＱ５が取り出され、該ブロックＱ５は、親ブロック
Ｑ３のファンインブロックであるので、その深度とし
て、”０”が求められ（処理Ｓ５）、処理Ｓ６を経て処
理Ｓ８で深度”０”の有効ブロックとして、有効ブロッ
クリスト格納部１１４に格納される。

【００６１】次に、処理Ｓ２で、上記ブロックＱ５に接
続しているブロックとして、Ｑ４、Ｑ３、Ｑ６のブロッ
クがリスト・アップされ、、例えば、ブロックＱ４が選
択され、残りのブロックＱ３、Ｑ６がスタック１１５に
積まれる（処理Ｓ３）。

【００６２】そして、該ブロックＱ４は親ブロックＱ５
に対してファンインブロックなので、その深度は”０”
として求められ（処理Ｓ５）、処理Ｓ６を経て処理Ｓ８
で深度”０”の有効ブロックとして、有効ブロックリス
ト格納部１１４に格納される。

【００６３】続いて、ブロックＱ５がブロックＱ４の接
続ブロックとして再び選択されるが（処理Ｓ２）、上記
ブロックＱ２と同様に、処理Ｓ３〜処理Ｓ６を経た後、
処理Ｓ７で新深度（”１”）が旧深度（”０”）以上で
あると判定され、処理Ｓ４に戻って、スタック１１５か
ら、まず、ブロックＱ３が取り出される。このブロック
Ｑ３は、最初に深度”０”の有効ブロックとして、既
に、有効ブロックリスト格納部１１４に登録されている
ため、上記ブロックＱ５と同様に処理される。

【００６４】次に、処理Ｓ４でスタック１１５からブロ
ックＱ６が取り出される。このブロックＱ６は、深度”
０”として登録されている親ブロックＱ５のファンアウ
トブロックであるので、その深度として”１”が求めら
れる（処理Ｓ５）。そして、まだ、ブロックＱ６のパス
検索が実行されていないので（処理Ｓ６、未）、該ブロ
ックＱ６は、深度”１”の有効ブロックとして有効ブロ
ックリスト格納部１１４に登録される（処理Ｓ８）。

【００６５】次に、処理Ｓ２に戻って、ブロックＱ６に
接続しているブロックとしてブロックＱ５とブロックＱ
８がリスト・アップされる。このため、まずブロックＱ
５を選択して、ブロックＱ８はスタック１１５に積む
（処理Ｓ３）。

【００６６】次に、処理Ｓ５が実行されて、ブロックＱ
５は親ブロックＱ３のファンアウトブロックであること
から、その深度は”１”となるが、上記と同様な処理に
より、処理Ｓ６〜処理Ｓ７を経て、深度”０”のブロッ
クのままで、処理Ｓ４に戻る。そして、今度は、ブロッ
クＱ８がスタック１１５から取り出される。

【００６７】該ブロックＱ８は、親ブロックＱ６のファ
ンアウトブロックなので、その深度として”１”が求め
られる（処理Ｓ５）。該ブロックＱ８は、まだパス検索
が実行されていないので（処理Ｓ６、未）、ブロックＱ
８は、深度”１”の有効ブロックとして登録される（処
理Ｓ８）。

【００６８】以下、同様な処理により、ブロックＱ７が
深度”１”の有効ブロックとして有効ブロックリスト格
納部１１４に格納される。また、ブロックＱ９は、親ブ
ロックＱ８のファンアウトブロックなので、その深度と
して”２”が求められる。この場合、指定深度は”１”
なので、このブロックＱ９は有効ブロックとして登録さ
れず処理４に戻る。

【００６９】以上の結果、有効ブロックリスト格納部１
１４には、深度”０”の有効ブロックとしてブロックＱ
１〜Ｑ５が、深度”１”の有効ブロックとしてブロック
Ｑ６〜Ｑ８が登録される。

【００７０】図１１及び図１２は、他の回路分割の例を
示す図である。これら両図において、上記図９と同様に
対象ノードを含むブロックをブロックＱ３とし、かつ指
定深度を”１”とした場合、有効ブロックは、以下の様
になる。

【００７１】1. 図１１の場合 深度”０”の有効ブロック：ブロックＱ１〜Ｑ５ 深度”１”の有効ブロック：ブロックＱ６〜Ｑ８ 尚、この場合、ブロックＱ７とＱ８は、図１０のフロー
チャートの二回目のパス検索における処理Ｓ５で新深度
として”２”が求められるが、処理Ｓ７で新深度≧旧深
度と判定され、最終的に、深度”１”の有効ブロックと
して、有効ブロックリスト格納部１１４に登録される。
また、ブロックＱ９〜Ｑ１１は、深度が”２”となるの
で、有効ブロックとして登録されない。

【００７２】2. 図１２の場合 深度”０”の有効ブロック：ブロックＱ１〜Ｑ３、Ｑ５ 深度”１”の有効ブロック：ブロックＱ６、Ｑ８ この場合、ブロックＱ９〜Ｑ１１は、深度が”２”とな
るので、有効ブロックとしては登録されない。また、こ
の例の場合、処理Ｓ３でブロックＱ３隣接ブロックを選
択する際、先に、ブロックＱ２ではなく、ブロックＱ５
を選択した場合には、Ｑ３→Ｑ５→Ｑ６→Ｑ８→Ｑ１と
いうパス検索が実行され、ブロックＱ１の深度として”
１”が得られる。そして、その後、ブロックＱ２からの
パス検索で、ブロックＱ１の深度として”０”が得られ
る。

【００７３】したがって、この場合、処理Ｓ６７で、旧
深度＞新深度と判定され、ブロックＱ１は、深度”０”
の有効ブロックとして有効ブロックリスト格納部１１４
に登録される。

【００７４】次に、図１３は、有効ブロックを抽出する
方法の他の実施例を説明するフローチャートである。こ
の第二の方法では、先ず、上記の様にしてブロック分割
された回路情報を基に、ブロックを一個ずつ選択し、シ
ミュレーション結果の出力対象ブロックからその選択ブ
ロックまでのパスを全て抽出する（Ｓ１１）。

【００７５】次に、例えば、前述した実施例と同様な方
法により、その選択ブロックの深度を計算する（Ｓ１
２）。続いて、その深度に基づいて、上記選択ブロック
が、有効ブロックであるか否かを判定する。そして、有
効ブロックであれば、その選択ブロックを記憶する（Ｓ
１３）。

【００７６】上記ステップＳ１１〜Ｓ１３の処理を、回
路内の上記解析対象ブロックを除く全ブロックに対して
実行することにより、シミュレーション対象の回路から
有効ブロックが抽出される。

【００７７】次に、上記第一または第二の有効ブロック
抽出方法によって抽出された有効ブロックを利用して、
イベント・ドリブン方式による回路シミュレーションを
実行する回路シミュレーション装置の一構成例を図１４
に示す。

【００７８】この回路シミュレーション装置は、イベン
ト・ドリブン方式により過度解析を実行するものであ
る。

【００７９】イベント・ドリブン方式では、イベント
は、”ブロックに対して以降の内部ノードの予測電位を
再計算すべき時刻を知らせる信号”と定義される。ここ
では、ブロックがイベントを受け取った後のノード電位
変化の予測式の計算手法について説明する。

【００８０】イベントを受け取ったブロックは、先ず、
陰的積分法により内部ノード電位を計算する。そして、
その打ち切り誤差が規定値内に収まる時刻を予測する。
この予測時刻は、前回の内部電位計算時の誤差から類推
して求める。

【００８１】次に、この予測時刻における内部ノード電
位を陰的積分法とニュートンラフソン法により計算す
る。この計算では、上記予測時刻におけるブロックの外
部ノードの電位情報が必要となるが、この値としては、
各ブロックの外部ノードの予測式から求められる値を用
いる。

【００８２】次に、この時刻での正確な打切り誤差を計
算する。そして、もし、該打切り誤差が規定値内であれ
ば、このノード電位の結果を採用する。これに対し、上
記規定値を越えているようなノードが一つでも存在する
場合には、新たに、規定値内に収まると予測される時刻
を求め、再び、その時刻において内部ノード計算を行
い、再度、打切り誤差をチェックする。このようにし
て、最終的に打切り誤差が規定値内に収まるまで、時刻
の予測と電位計算を繰り返す。

【００８３】以上の結果、得られた時刻と値から補間法
により、イベントを受け取った時刻以降の内部ノード電
位の変化を表す予測式を求める。上記イベントには、二
種類有る。一つは、自身のブロックに対するイベントで
あり、もう一つは、ファンアウトブロックに対するイベ
ントである。

【００８４】自身のブロックに対して送付されるイベン
トは、ブロック内部のノード電位計算による打切り誤差
を規定値内に抑えるために生成されるイベントであり、
自己制御イベントと呼ぶ。このイベントは、ブロック内
部のノード電位計算において、最終的な計算結果が規定
値内に収まった時刻において生成され、自分自身のブロ
ックに対して送付される。

【００８５】一方、ファンアウトブロックに対するイベ
ントは、ブロックの予測電位の変化を伝えるものであ
り、予測補正イベントと呼ぶ。ブロックの内部ノード電
位は、ファンインブロックの予測電位値を用いて計算さ
れるが、シミュレーションの進行に従い、計算に用いた
予測電位と実際の電位との間で誤差が生じる。予測補正
イベントは、この差が規定値に達した場合に、古い予測
電位を用いて計算したブロックに対して送付されるイベ
ントである。

【００８６】上述のようにして生成されたイベントは、
一度、イベントキューに送られる。該イベントキューで
は、そのイベントが有効か否かの検査を行う。そして、
送られてきたイベントが予測補正イベントであれば、イ
ベントキューに積まれている同じブロックに送付される
自己制御イベントと時刻を比較し、新しく送られてきた
イベントの方が遅い場合には、該予測補正イベントは廃
棄される。

【００８７】一方、新しく送られてきたイベントが自己
制御イベントの場合には、同じブロックに対して送付さ
れるイベントは、このイベントを除いて、全てイベント
キューから削除される。これは、いずれの場合も、自己
制御イベントによる新しい電位計算では、新しい予測値
が用いられるため、古い予測値に基づいて発生したイベ
ントは、無意味なものとなるからである。

【００８８】削除されずに残った新しいイベントは、イ
ベントキューに時間順に積まれる。これらのイベント
は、指定時刻になると、イベントキューから引き出さ
れ、当該ブロックに送付される。

【００８９】次に、図１４に示す回路シミュレーション
装置の構成を説明する。コントロール部２００は、シス
テム全体を制御する。入力部２１０は、ネットリスト、
素子情報、シミュレーション制御データなどのイベント
・ドリブン方式による過度解析の回路シミュレーション
に必要となる情報を外部入力するための装置である。

【００９０】回路情報記憶部２２０は、該入力部２１０
から入力される上記情報を格納すると共に、シミュレー
ション結果も記憶するメモリである。有効ブロック検出
部２３０は、上記図５に示す有効ブロック検出装置と同
様な機能を有し、該回路情報記憶部２２０からシミュレ
ーション対象の回路の構成情報を入力し、上記方法によ
り該回路から有効ブロックを検出する。

【００９１】有効ブロック格納部２４０は、該有効ブロ
ック検出部２３０によって検出された有効ブロックを格
納するメモリである。シミュレーション実行部２５０
は、上記回路情報記憶部２２０からシミュレーションに
必要な情報を読みだして、該情報を基にイベント・ドリ
ブン方式により、回路の過度解析のシミュレーションを
実行する。シミュレーション実行部２５０は、イベント
を作成すると、そのイベントを有効イベント制御部２６
０に送る。

【００９２】有効イベント制御部２６０は、シミュレー
ション実行部２５０からイベントを受け取ると、そのイ
ベントの送付先のブロックが有効ブロックであるか否か
を、有効ブロック格納部２４０に格納されている有効ブ
ロック情報を基に判定する。そして、その判定結果をシ
ミュレーション実行部２５０に返す。

【００９３】シミュレーション実行部２５０は、該有効
イベント制御部２６０から上記判定結果を受け取ると、
送付先が有効ブロックであるイベントのみを用いてシミ
ュレーションを実行する。そして、そのシミュレーショ
ン結果を回路情報記憶部２２０に格納する。

【００９４】シミュレーション結果出力部２７０は、該
回路情報記憶部２２０からシミュレーション結果を読み
だして、それを、例えば、プリンタやディスプレイを介
して、印字または画面出力する。

【００９５】図１５は、図１４の回路シミュレーション
装置によって実行されるイベント・ドリブン方式による
過度解析の回路シミュレーション処理の内容を、説明す
るフローチャートである。

【００９６】先ず、有効ブロック検出部２３０は、回路
情報記憶部２２０から入力部２１０を介して入力された
入力データ（ネットリストなど）を読みだし（Ｓ２
１）、続いて、上記入力データによって定義されている
回路内のブロックの中から、解析対象のブロックに対す
る有効ブロックを、上述した方法により決定し、この有
効ブロックを有効ブロック格納部２４０に格納する（Ｓ
２２）。

【００９７】次ぎに、シミュレーション実行部２５０
は、回路情報記憶部２２０からシミュレーションに必要
となる情報を読みだして、まず、初期イベントを生成す
る。そして、イベント・ドリブン方式によるシミュレー
ション（イベントドリブン・シミュレーション）の実行
を開始する（Ｓ２３）。

【００９８】以後、シミュレーション実行部２５０は、
次々と、イベントを発生させて、イベントドリブン・シ
ミュレーションを進行させていく。この場合、シミュレ
ーション実行部２５０は、イベントを生成するごとに、
そのイベントの送付先のブロックが有効ブロックである
か否かを有効イベント制御部２６０に問い合わせる。そ
して、有効ブロックのみにイベントを送付する（Ｓ２
４）。

【００９９】シミュレーション実行部２５０は、イベン
トを受け取るブロックについて、そのイベントを受け取
った時刻以降の予測電位の算出などのシミュレーション
処理を実行する（Ｓ２５）。

【０１００】そして、。上記シミュレーション処理の結
果を基に、新たなイベントを生成する（Ｓ２６）。シミ
ュレーション実行部２５０は、上記ステップＳ２４〜ス
テップＳ２６の処理を、新たに生成されるイベントが無
くなるまで（Ｓ２６、無）、繰り返す。そして、シミュ
レーションが終了すると、その結果を回路情報記憶部２
２０に格納する。該回路情報記憶部２２０に格納された
シミュレーション結果は、シミュレーション結果出力部
２７０により、外部に出力される（Ｓ２７）。

【０１０１】このように、本実施例では、有効ブロック
に対してのみイベントを送付するので、高速な回路シミ
ュレーションが可能となる。また、深度を変えることに
より、シミュレーションの解析精度を調整することも容
易に可能である。

【０１０２】尚、上述した実施例では、解析対象のノー
ドを一つのみ指定していたが、本発明は、これに限定さ
れることなく、複数のノードを解析対象に指定すること
も可能である。また、シミュレーション対象となる回路
もＣＭＯＳ回路のみでなく、ＮＭＯＳ回路やＰＭＯＳ回
路などその他の半導体集積回路にも適用可能なものであ
る。

【０１０３】

【発明の効果】以上、説明したように、本発明によれ
ば、解析対象のノードのシミュレーション精度に影響を
及ぼすノードを含むブロックを、有効ブロックとして抽
出する。また、イベント・ドリブン方式の回路シミュレ
ーションにおいて、該有効ブロックに対してのみ、イベ
ントを送付するようにしたので、高速な回路シミュレー
ションが可能となる。したがって、半導体集積回路の回
路設計の開発期間の短縮に寄与することが大である。

【図面の簡単な説明】

【図１】本発明の原理を説明する図（その１）である。

【図２】本発明の原理を説明する図（その２）である。

【図３】本発明の原理を説明する図（その３）である。

【図４】本発明の原理を説明する図（その４）である。

【図５】本発明の一実施例である有効ブロック検出装置
のシステム構成を示すブロック図である。

【図６】深度を説明する図である。

【図７】本実施例で解析対象とするＣＭＯＳ−ＦＥＴ回
路を示す図である。

【図８】図７に示す回路を複数のブロックに分割した図
である。

【図９】図８内のＱ１〜Ｑ１１までの各ブロックのファ
ンイン、ファンアウトの接続関係をブロックにより示す
図である。

【図１０】図５に示す有効ブロック抽出装置の動作を説
明するフローチャートである。

【図１１】他の回路分割の例を示す図である。

【図１２】さらに、他の回路分割の例を示す図である。

【図１３】有効ブロックを抽出する方法の他の実施例を
説明するフローチャートである。

【図１４】イベント・ドリブン方式による回路シミュレ
ーションを実行する回路シミュレーション装置の一構成
例を示す図である。

【図１５】図１４の回路シミュレーション装置によって
実行されるイベント・ドリブン方式による過度解析の回
路シミュレーションを、説明するフローチャートであ
る。

【符号の説明】

１２、２２ 深度判定手段 １４、２４ 有効ブロック判定手段 ２６、３６ イベント発生手段 ２８、３８ シミュレーション実行手段 ３２ 有効ブロック情報入力手段

フロントページの続き (56)参考文献 特開 平６−274563（ＪＰ，Ａ) 特開 平６−274570（ＪＰ，Ａ) 特開 平６−83897（ＪＰ，Ａ) 藤澤久典、外３名、「予測法に基づく 高精度イベントドリブン回路シミュレー ション方式」、電子情報通信学会技術研 究報告、電子情報通信学会、平成６年、 Ｖｏｌ．94、Ｎｏ．316（ＶＬＤ94 75 −86）、ｐ．61−66 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】回路内の各ブロックについて、解析対象の
   ノードを含む解析対象ブロックに対するファンアウトレ
   ベルの深さを深度として求める深度判定手段と、 該深度判定手段によって求められた各ブロックの深度
   を、指定された規定深度と比較して、上記解析対象のノ
   ードのシミュレーション精度に所定レベル以上の影響を
   及ぼすブロックを、有効ブロックと判定する有効ブロッ
   ク判定手段と、 を備えることを特徴とする有効ブロック抽出装置。
2. 【請求項２】 前記深度判定手段は、 上記解析対象ブロックを起点として、回路内のブロック
   を接続している全てのパスを検索するパス検索手段と、 該パス検索手段によって得られるパス情報を基に、回路
   内の全ブロックについて、上記解析対象ブロックに対す
   る深度を求める深度算出手段と、 を備えることを特徴とする請求項１記載の有効ブロック
   抽出装置。
3. 【請求項３】 前記深度算出手段は、 前記解析対象ブロックから深度を求める対象のブロック
   に達するまでのパスの中に含まれる、ファンインからフ
   ァンアウト方向へのブロック間接続パスの個数を算出し
   て、その個数を、該対象ブロックの深度とすること、 を特徴とする請求項２記載の有効ブロック抽出装置。
4. 【請求項４】 前記深度算出手段は、前記解析対象ブロ
   ックから深度を求める対象のブロックまでのパスが複数
   存在し、上記ファンインからファンアウト方向へのブロ
   ック間接続パスの個数が複数求められた場合には、最小
   の個数を深度とすること、 を特徴とする請求項３記載の有効ブロック抽出装置。
5. 【請求項５】有効ブロック抽出装置が、回路内の各ブロ
   ックについて、解析対象のノードを含む解析対象ブロッ
   クに対するファンアウトレベルの深さを深度として求
   め、前記有効ブロック抽出装置が、前記 求められた各ブロッ
   クの深度を、指定された規定深度と比較して、上記解析
   対象のノードのシミュレーション精度に所定レベル以上
   の影響を及ぼすブロックを、有効ブロックと判定するこ
   と、を 特徴とする有効ブロック抽出方法。
6. 【請求項６】 イベント・ドリブン方式により回路シミ
   ュレーションを実行する回路シミュレーション装置にお
   いて、 回路内の各ブロックについて、解析対象のノードを含む
   解析対象ブロックに対するファンアウトレベルの深さを
   深度として求める深度判定手段と、 該深度判定手段によって求められた各ブロックの深度
   を、指定された規定深度と比較して、上記解析対象のノ
   ードのシミュレーション精度に所定レベル以上の影響を
   及ぼすブロックを、有効ブロックと判定する有効ブロッ
   ク判定手段と、 該有効ブロック判定手段によって有効ブロックと判定さ
   れたブロックに対してのみイベントを発生させるイベン
   ト発生手段と、 該イベント発生手段によって発生されたイベントのみに
   基づいて、回路シミュレーションを実行するシミュレー
   ション実行手段と、 を備えたことを特徴とする回路シミュレーション装置。
7. 【請求項７】 イベント・ドリブン方式により回路シミ
   ュレーションを実行する回路シミュレーション装置にお
   いて、 上記解析対象のノードのシミュレーション精度に所定レ
   ベル以上の影響を及ぼす有効ブロックに関する情報を入
   力する有効ブロック情報入力手段と、 該有効ブロック情報入力手段を介して入力される上記有
   効ブロック情報を記憶する有効ブロック情報記憶手段
   と、 該有効ブロック情報記憶手段に記憶されている有効ブロ
   ックに対してのみイベントを発生させるイベント発生手
   段と、 該イベント発生手段によって発生されたイベントのみに
   基づいて、回路シミュレーションを実行するシミュレー
   ション実行手段と、 を備えたことを特徴とする回路シミュレーション装置。