JP3150109B2 - Polysilicon resistance element - Google Patents

Polysilicon resistance element

Info

Publication number
JP3150109B2
JP3150109B2 JP31573598A JP31573598A JP3150109B2 JP 3150109 B2 JP3150109 B2 JP 3150109B2 JP 31573598 A JP31573598 A JP 31573598A JP 31573598 A JP31573598 A JP 31573598A JP 3150109 B2 JP3150109 B2 JP 3150109B2
Authority
JP
Japan
Prior art keywords
polysilicon
resistance
resistor
polysilicon resistor
bias
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP31573598A
Other languages
Japanese (ja)
Other versions
JP2000150778A (en
Inventor
文利 齋藤
Original Assignee
日本電気アイシーマイコンシステム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気アイシーマイコンシステム株式会社 filed Critical 日本電気アイシーマイコンシステム株式会社
Priority to JP31573598A priority Critical patent/JP3150109B2/en
Publication of JP2000150778A publication Critical patent/JP2000150778A/en
Application granted granted Critical
Publication of JP3150109B2 publication Critical patent/JP3150109B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、ポリシリコン抵抗
素子、特に、外部からのバイアス条件によって抵抗値を
変えることのできるポリシリコン抵抗素子に関するもの
である。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a polysilicon resistance element, and more particularly to a polysilicon resistance element whose resistance can be changed by an external bias condition.

【0002】[0002]

【従来の技術】ポリシリコン抵抗は、拡散抵抗と比較し
て、半導体素子が造り込まれる半導体基板からの絶縁性
が高いので、従来から頻繁に用いられているが、反面、
抵抗値の精度に劣るという欠点がある。この欠点を補う
ために、様々な工夫がなされてきている。その一つとし
て、特開昭63− 211666公報に、抵抗の電流−
電圧特性の直線性を高電流領域にまで伸ばすことのでき
るポリシリコン抵抗素子が開示されている。図5、6は
同公報による発明の内容を示す図で、図5(a)はポリ
シリコン抵抗の平面図、同図(b)はそのA−A線に沿
った断面図、図6はポリシリコン抵抗の電流−電圧特性
を示すグラフである。この公報においては、ポリシリコ
ン抵抗体83上に絶縁膜82を介して抵抗値制御電極8
6を設け、この電極に所定の電圧を印加してポリシリコ
ン抵抗体83の表面から内部に向けて、図5(b)に示
すように、電荷誘起層(空乏層)92を発生させ、電流
通路断面積を小さくしている。このようにすることによ
り、図6に示すように、従来のポリシリコン抵抗素子の
電流−電圧特性101の低電流領域における直線領域1
02を高電流領域まで伸ばし、電流−電圧特性103に
変える共に、抵抗値の絶対値を全体として大きくなる方
向に変えている。
2. Description of the Related Art Polysilicon resistors have been frequently used in the past because they have a higher insulating property from a semiconductor substrate in which a semiconductor element is formed than diffused resistors.
There is a drawback that the accuracy of the resistance value is poor. Various attempts have been made to compensate for this drawback. One of them is disclosed in Japanese Patent Application Laid-Open No.
A polysilicon resistance element capable of extending the linearity of voltage characteristics to a high current region is disclosed. 5 and 6 are views showing the contents of the invention according to the publication, FIG. 5 (a) is a plan view of a polysilicon resistor, FIG. 5 (b) is a cross-sectional view taken along the line AA, and FIG. 4 is a graph showing current-voltage characteristics of a silicon resistor. In this publication, a resistance value control electrode 8 is formed on a polysilicon resistor 83 via an insulating film 82.
6, a predetermined voltage is applied to this electrode to generate a charge-inducing layer (depletion layer) 92 from the surface of the polysilicon resistor 83 toward the inside thereof, as shown in FIG. The cross-sectional area of the passage is reduced. By doing so, as shown in FIG. 6, the linear region 1 in the low current region of the current-voltage characteristic 101 of the conventional polysilicon resistance element is formed.
02 is extended to the high current region, and is changed to the current-voltage characteristic 103, and the absolute value of the resistance value is changed so as to increase as a whole.

【0003】[0003]

【発明が解決しようとする課題】しかしながら、この構
造では、ポリシリコン抵抗の上の一部を覆う制御電極を
必要とし、少なくともポリシリコン抵抗の上には制御電
極用のスペースが必要となり、長さの短いポリシリコン
抵抗には適用が難しいという問題を有している。
However, this structure requires a control electrode that covers a part of the polysilicon resistor, and requires a space for the control electrode at least above the polysilicon resistor. However, there is a problem that it is difficult to apply to a polysilicon resistor having a short length.

【0004】本発明の主な目的は、長さの短いポリシリ
コン抵抗に対しても抵抗値の電流−電圧特性の直線性を
高電流領域まで伸ばすと共に抵抗値の絶対値を大きくな
る方向に変えることのできるポリシリコン抵抗素子を提
供することにある。
A main object of the present invention is to extend the linearity of the current-voltage characteristic of the resistance value to a high current region and to change the absolute value of the resistance value to a large value even for a polysilicon resistor having a short length. It is an object of the present invention to provide a polysilicon resistance element which can be used.

【0005】[0005]

【課題を解決するための手段】本発明によるポリシリコ
ン抵抗素子は、一導電型半導体基板と、前記一導電型半
導体基板上に設けられた第1絶縁膜と、前記第1絶縁膜
上に設けられたポリシリコン抵抗体と、前記ポリシリコ
ン抵抗体と同時に形成され、前記ポリシリコン抵抗体に
近接して配置された抵抗バイアス用ポリシリコン層と、
前記ポリシリコン抵抗体及び前記抵抗バイアス用ポリシ
リコン層を含む前記第1絶縁膜を覆う第2絶縁膜と、前
記ポリシリコン抵抗体及び前記抵抗バイアス用ポリシリ
コン層の上の前記第2絶縁膜の所定部分に開口されたそ
れぞれ抵抗コンタクト及び抵抗バイアス用コンタクト
と、前記抵抗コンタクト及び抵抗バイアス用コンタクト
に接続されたそれぞれ抵抗配線及びバイアス用配線とか
ら成ることを特徴としており、上記構成の一つの具体的
な形態として、前記抵抗バイアス用ポリシリコン層が、
前記ポリシリコン抵抗体に対して所定の間隔を保ちつつ
少なくともその長さ方向の両側を囲む様に形成されるこ
とを特徴とし、又、前述までの構成において、前記ポリ
シリコン抵抗体が複数ある場合、前記所定の間隔がそれ
ぞれのポリシリコン抵抗体に対してそれぞれ異なる値を
とりうることを特徴とし、更に、前述までの構成におい
て、前記ポリシリコン抵抗体に含まれる不純物がP型又
はN型の場合、前記バイアス用配線は前記抵抗配線より
もそれぞれ高い一定の電圧又は低い一定の電圧が印加さ
れることを特徴としている。
A polysilicon resistance element according to the present invention comprises a semiconductor substrate of one conductivity type, a first insulating film provided on the semiconductor substrate of one conductivity type, and a first insulating film provided on the first insulating film. A polysilicon resistor, and a polysilicon layer for resistance bias formed at the same time as the polysilicon resistor and arranged in proximity to the polysilicon resistor;
A second insulating film covering the first insulating film including the polysilicon resistor and the resistance bias polysilicon layer; and a second insulating film on the polysilicon resistor and the resistance bias polysilicon layer. It is characterized by comprising a resistance contact and a resistance bias contact respectively opened in a predetermined portion, and a resistance wiring and a bias wiring respectively connected to the resistance contact and the resistance bias contact. As a typical form, the polysilicon layer for resistance bias is:
It is characterized by being formed so as to surround at least both sides in the length direction thereof while maintaining a predetermined interval with respect to the polysilicon resistor, and in the above-described configuration, when there are a plurality of polysilicon resistors, Wherein the predetermined interval can take different values for each of the polysilicon resistors. Further, in the configuration described above, the impurity contained in the polysilicon resistor is a P-type or an N-type. In this case, the bias wiring is applied with a constant voltage higher or lower than the resistance wiring, respectively.

【0006】[0006]

【0007】[0007]

【発明の実施の形態】本発明の第1の実施形態を図1を
参照しながら説明する。図1(a)はポリシリコン抵抗
素子の平面図、同図(b)は、図1(a)の切断線X−
Xに沿った断面図である。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described with reference to FIG. FIG. 1A is a plan view of a polysilicon resistance element, and FIG. 1B is a sectional view taken along a line X-
It is sectional drawing which followed X.

【0008】P型半導体基板1表面に成長させた下敷酸
化膜2上に、抵抗コンタクト7の間に図5の従来例の様
な制御電極が設けられない程度に長さの短いポリシリコ
ン抵抗体を形成するが、この実施形態では、3個の同じ
形状の第1ポリシリコン抵抗体3、第2ポリシリコン抵
抗体4、第3ポリシリコン抵抗体5を形成したものを示
す。これらのポリシリコン抵抗体の、少なくとも長さ方
向を等間隔で囲む抵抗バイアス用ポリシリコン層6が、
ポリシリコン抵抗体の形成と同時に形成される。ポリシ
リコン抵抗体及び抵抗バイアス用ポリシリコン層6の上
には保護絶縁膜11が形成され、ポリシリコン抵抗体上
の保護絶縁膜11には抵抗コンタクト7が、抵抗バイア
ス用ポリシリコン層6上の保護絶縁膜11には抵抗バイ
アス用コンタクト8が、それぞれ開口される。更に、抵
抗コンタクト7は抵抗配線9により、抵抗バイアス用ポ
リシリコン層6は抵抗バイアス用配線10により、他の
半導体素子又は外部端子(図示せず)に接続される。
[0008] A polysilicon resistor having such a short length that no control electrode as in the conventional example of FIG. In this embodiment, three first polysilicon resistors 3, second polysilicon resistors 4, and third polysilicon resistors 5 having the same shape are formed. A resistance biasing polysilicon layer 6 surrounding at least the length direction of these polysilicon resistors at equal intervals is provided.
It is formed simultaneously with the formation of the polysilicon resistor. A protective insulating film 11 is formed on the polysilicon resistor and the resistance biasing polysilicon layer 6, and a resistance contact 7 is formed on the protection insulating film 11 on the polysilicon resistor and a resistance insulating film 11 on the resistance biasing polysilicon layer 6. A contact 8 for resistance bias is opened in the protective insulating film 11. Further, the resistance contact 7 is connected to a resistance wiring 9 and the resistance bias polysilicon layer 6 is connected to another semiconductor element or an external terminal (not shown) through a resistance bias wiring 10.

【0009】このような構成のポリシリコン抵抗体は、
ポリシリコンにボロン等の不純物がドープされている場
合には、抵抗バイアス用配線10にはポリシリコン抵抗
体に印加される電位よりも高い一定の電位を与え、図1
(b)に示すように、ポリシリコン抵抗体に横方向から
空乏層12を誘起させ、抵抗値を高い方に調整する。ポ
リシリコンにリン等の不純物がドープされている場合に
は、逆の電位関係に設定すればよい。
[0009] The polysilicon resistor having such a structure is as follows.
When the polysilicon is doped with an impurity such as boron, a constant potential higher than the potential applied to the polysilicon resistor is applied to the resistance bias wiring 10, and FIG.
As shown in (b), a depletion layer 12 is induced in the polysilicon resistor from the lateral direction, and the resistance is adjusted to a higher value. When the polysilicon is doped with an impurity such as phosphorus, the potential relationship may be set to the opposite.

【0010】このように、本実施形態によればポリシリ
コン抵抗体の長さに関係なく、特にポリシリコン抵抗体
の長さが短い場合においても抵抗値制御手段を形成でき
るという効果が得られる。
As described above, according to the present embodiment, it is possible to obtain the effect that the resistance value control means can be formed regardless of the length of the polysilicon resistor, especially when the length of the polysilicon resistor is short.

【0011】次に、本発明の第2の実施形態を図2を参
照しながら説明する。図2(a)はポリシリコン抵抗素
子の平面図、同図(b)は、図2(a)の切断線Y−Y
に沿った断面図である。
Next, a second embodiment of the present invention will be described with reference to FIG. FIG. 2A is a plan view of the polysilicon resistance element, and FIG. 2B is a sectional view taken along a line YY in FIG.
FIG.

【0012】ポリシリコン抵抗体よりも下の構成は第1
の実施形態と同じである。下敷酸化膜2上に、第1の実
施形態と同じ3個の同じ形状の第4ポリシリコン抵抗体
13、第5ポリシリコン抵抗体14、第6ポリシリコン
抵抗体15を形成したものを示す。これらのポリシリコ
ン抵抗体の、少なくとも長さ方向を、それぞれの抵抗体
に対しては一定の間隔であって、3個のポリシリコン抵
抗体を比べると異なるようにして、抵抗バイアス用ポリ
シリコン層16が囲んでいる。間隔は、第4ポリシリコ
ン抵抗体13、第5ポリシリコン抵抗体14、第6ポリ
シリコン抵抗体15の順に広くなるようにしている。
The structure below the polysilicon resistor is the first structure.
This is the same as the embodiment. A structure in which three same-shaped fourth polysilicon resistors 13, fifth polysilicon resistors 14, and sixth polysilicon resistors 15 as in the first embodiment are formed on the underlying oxide film 2 is shown. At least the length direction of these polysilicon resistors is set at a constant interval with respect to each resistor and is different from that of the three polysilicon resistors, so that a resistor bias polysilicon layer is formed. 16 are surrounding. The spacing is made wider in the order of the fourth polysilicon resistor 13, the fifth polysilicon resistor 14, and the sixth polysilicon resistor 15.

【0013】このような構成のポリシリコン抵抗体は、
ポリシリコンにボロン等の不純物がドープされている場
合には、抵抗バイアス用配線20にはポリシリコン抵抗
体に印加される抵抗配線19の電位よりも高い一定の電
位を与え、図2(b)に示すように、第4ポリシリコン
抵抗体13、第5ポリシリコン抵抗体14、第6ポリシ
リコン抵抗体15のそれぞれに対して横方向から空乏層
23、24、25を誘起させ、抵抗値を高い方に調整す
る。抵抗値としては、第4ポリシリコン抵抗体13、第
5ポリシリコン抵抗体14、第6ポリシリコン抵抗体1
5の順に高くなる。
The polysilicon resistor having such a structure is as follows.
When the polysilicon is doped with an impurity such as boron, a constant potential higher than the potential of the resistance wiring 19 applied to the polysilicon resistor is applied to the resistance bias wiring 20, and FIG. As shown in FIG. 3, depletion layers 23, 24, and 25 are induced in the fourth polysilicon resistor 13, the fifth polysilicon resistor 14, and the sixth polysilicon resistor 15 from the lateral direction, and the resistance value is increased. Adjust to a higher one. The resistance values of the fourth polysilicon resistor 13, the fifth polysilicon resistor 14, the sixth polysilicon resistor 1
It becomes higher in the order of 5.

【0014】このように、第2の実施形態では、ポリシ
リコン抵抗体の長さに関係なく抵抗値制御手段を形成で
きるという効果に加えて、ポリシリコン抵抗体と抵抗バ
イアス用ポリシリコン層との間隔を変えることにより、
種々の抵抗値を示すポリシリコン抵抗体が得られる、と
いう効果も得られる。
As described above, in the second embodiment, in addition to the effect that the resistance value control means can be formed irrespective of the length of the polysilicon resistor, in addition to the effect that the polysilicon resistor and the polysilicon layer for the resistance bias are used. By changing the interval,
An effect is also obtained that polysilicon resistors exhibiting various resistance values can be obtained.

【0015】次に、本発明に関連する第1の関連技術
図3を参照しながら説明する。図3(a)はポリシリコ
ン抵抗素子の平面図、同図(b)は、図3(a)の切断
線Z−Zに沿った断面図である。この関連技術では、ポ
リシリコン抵抗体のバイアス手段として、拡散層を用い
ている。
Next, a first related technique related to the present invention will be described with reference to FIG. FIG. 3A is a plan view of the polysilicon resistance element, and FIG. 3B is a cross-sectional view taken along a cutting line ZZ in FIG. 3A. In this related technique , a diffusion layer is used as bias means for a polysilicon resistor.

【0016】P型半導体基板1中に抵抗バイアス用N+
拡散層36を選択的に形成する。このP型半導体基板1
に成長させた下敷酸化膜2上に、第1の実施形態と同じ
形状のポリシリコン抵抗体を、抵抗バイアス用N+拡散
層36上方においてその領域に包含される形に形成す
る。この様にして、3個の同じ形状の第7ポリシリコン
抵抗体33、第8ポリシリコン抵抗体34、第9ポリシ
リコン抵抗体35が得られる。
In the P-type semiconductor substrate 1, N +
The diffusion layer 36 is selectively formed. This P-type semiconductor substrate 1
A polysilicon resistor having the same shape as that of the first embodiment is formed on the underlying oxide film 2 grown in the above manner so as to be included in the region above the N + diffusion layer 36 for resistance bias. In this manner, three identically shaped seventh polysilicon resistors 33, eighth polysilicon resistors 34, and ninth polysilicon resistors 35 are obtained.

【0017】このような構成のポリシリコン抵抗体は、
ポリシリコンにボロン等の不純物がドープされている場
合には、抵抗バイアス用配線40にはポリシリコン抵抗
体に印加される電位よりも高い一定の電位を与え、図3
(b)に示すように、ポリシリコン抵抗体に下方向から
空乏層32を誘起させ、抵抗値を高い方に調整する。
The polysilicon resistor having such a structure is as follows.
When the polysilicon is doped with an impurity such as boron, a constant potential higher than the potential applied to the polysilicon resistor is applied to the resistance bias wiring 40, and FIG.
As shown in (b), a depletion layer 32 is induced in the polysilicon resistor from below, and the resistance value is adjusted to a higher value.

【0018】この関連技術においては、第1の実施形態
の抵抗バイアス用ポリシリコン層を必要としないので、
第1の実施形態で得られる効果に加え、ポリシリコン抵
抗体を得るための占有面積を小さくできる、という効果
も得られる。
In this related technique , since the resistance bias polysilicon layer of the first embodiment is not required,
In addition to the effect obtained in the first embodiment, an effect that an occupied area for obtaining a polysilicon resistor can be reduced can also be obtained.

【0019】次に、本発明に関連する第2の関連技術
図4を参照しながら説明する。図4(a)はポリシリコ
ン抵抗素子の平面図、同図(b)は、図4(a)の切断
線W−Wに沿った断面図である。この関連技術では、
1の関連技術と同じく、ポリシリコン抵抗体のバイアス
手段として、拡散層を用いている。
Next, a second related technique related to the present invention will be described with reference to FIG. FIG. 4A is a plan view of the polysilicon resistance element, and FIG. 4B is a cross-sectional view taken along the line WW of FIG. 4A. In this related art, the first
As in the related art 1 , a diffusion layer is used as a bias means for the polysilicon resistor.

【0020】P型半導体基板1中に抵抗バイアス用N+
拡散層66、67、68を選択的に形成する。このP型
半導体基板1に成長させた下敷酸化膜2上に、第1の実
施形態と同じ形状の3個のポリシリコン抵抗体を、それ
ぞれ抵抗バイアス用N+拡散層66、67、68上方に
おいてその領域に包含される形に形成する。この様にし
て、3個の同じ形状の第10ポリシリコン抵抗体53、
第11ポリシリコン抵抗体54、第12ポリシリコン抵
抗体55が得られる。第10ポリシリコン抵抗体53、
第11ポリシリコン抵抗体54、第12ポリシリコン抵
抗体55上は保護絶縁膜11が覆っており、それぞれの
ポリシリコン抵抗体上に抵抗コンタクト57が開口され
ると共に抵抗バイアス用N+拡散層66、67、68上
にもそれぞれ抵抗バイアス用コンタクト58が開口され
ている。これらのコンタクトと抵抗配線59、抵抗バイ
アス用配線61を通して、ポリシリコン抵抗体及び抵抗
バイアス用N+拡散層は他の半導体素子又は外部端子に
接続される。
In the P-type semiconductor substrate 1, N +
The diffusion layers 66, 67, 68 are selectively formed. On the underlying oxide film 2 grown on the P-type semiconductor substrate 1, three polysilicon resistors having the same shape as that of the first embodiment are placed above the N + diffusion layers 66, 67, 68 for resistance bias. It is formed in a shape that is included in the area. In this manner, three identically shaped tenth polysilicon resistors 53,
An eleventh polysilicon resistor 54 and a twelfth polysilicon resistor 55 are obtained. A tenth polysilicon resistor 53,
A protective insulating film 11 covers the eleventh polysilicon resistor 54 and the twelfth polysilicon resistor 55, a resistor contact 57 is opened on each polysilicon resistor, and a resistance bias N + diffusion layer 66 is formed. The contact 58 for resistance bias is opened also on 67 and 68, respectively. Through these contacts, the resistance wiring 59 and the resistance bias wiring 61, the polysilicon resistor and the N + diffusion layer for resistance bias are connected to another semiconductor element or an external terminal.

【0021】このような構成のポリシリコン抵抗体は、
ポリシリコンにボロン等の不純物がドープされている場
合には、抵抗バイアス用配線60、抵抗バイアス用配線
61、抵抗バイアス用配線62にはポリシリコン抵抗体
に印加される抵抗配線59の電位よりも高い一定の電位
を与え、抵抗バイアス用配線60、抵抗バイアス用配線
61、抵抗バイアス用配線62の順に高く設定してお
く。このようにしておけば、図4(b)に示すように、
第10ポリシリコン抵抗体53、第11ポリシリコン抵
抗体54、第12ポリシリコン抵抗体55のそれぞれに
対して下方向から空乏層72、73、74が誘起され、
抵抗値が高い値に設定される。抵抗値としては、第10
ポリシリコン抵抗体53、第11ポリシリコン抵抗体5
4、第12ポリシリコン抵抗体55の順に高くなる。
The polysilicon resistor having such a structure is as follows.
When the polysilicon is doped with an impurity such as boron, the resistance bias wiring 60, the resistance bias wiring 61, and the resistance bias wiring 62 have a potential higher than the potential of the resistance wiring 59 applied to the polysilicon resistor. A high and constant potential is applied, and the resistance bias wiring 60, the resistance bias wiring 61, and the resistance bias wiring 62 are set higher in this order. By doing so, as shown in FIG.
Depletion layers 72, 73, and 74 are induced from below in each of the tenth polysilicon resistor 53, the eleventh polysilicon resistor 54, and the twelfth polysilicon resistor 55,
The resistance value is set to a high value. As the resistance value, the tenth
Polysilicon resistor 53, eleventh polysilicon resistor 5
4 and the twelfth polysilicon resistor 55 increases in this order.

【0022】このように、第2の関連技術では、第1の
関連技術で得られる効果に加え、抵抗バイアス用N+拡
散層に種々の一定電圧を印加することにより、種々の抵
抗値を示すポリシリコン抵抗体が得られる、という効果
も得られる。
As described above, in the second related art , the first
In addition to the effects obtained by the related art , by applying various constant voltages to the N + diffusion layer for resistance bias, it is possible to obtain an effect that a polysilicon resistor having various resistance values can be obtained.

【0023】[0023]

【発明の効果】以上説明したように、本発明によれば、
ポリシリコン抵抗体の横方向或いは下方に絶縁膜を介し
てポリシリコン抵抗体のバイアス手段を設けるので、ポ
リシリコン抵抗体の抵抗値をポリシリコン抵抗体の長さ
に関係なく高く設定できる。更に、ポリシリコン抵抗体
とバイアス手段の横方向の間隔を変化させたり、ポリシ
リコン抵抗体と下方に位置するバイアス手段の電位を種
々の値に設定することにより、ポリシリコン抵抗体を種
々の高い抵抗値に設定できるという効果も得られる。
As described above, according to the present invention,
Since the biasing means for the polysilicon resistor is provided laterally or below the polysilicon resistor via the insulating film, the resistance value of the polysilicon resistor can be set high regardless of the length of the polysilicon resistor. Further, by changing the horizontal distance between the polysilicon resistor and the bias means, or by setting the potential of the polysilicon resistor and the bias means located below to various values, the polysilicon resistor can have various high values. The effect that the resistance value can be set is also obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施形態により得られるポリシ
リコン抵抗素子の平面図及び断面図である。
FIG. 1 is a plan view and a cross-sectional view of a polysilicon resistance element obtained according to a first embodiment of the present invention.

【図2】本発明の第2の実施形態により得られるポリシ
リコン抵抗素子の平面図及び断面図である。
FIG. 2 is a plan view and a cross-sectional view of a polysilicon resistance element obtained according to a second embodiment of the present invention.

【図3】本発明に関連する第1の関連技術により得られ
るポリシリコン抵抗素子の平面図及び断面図である。
FIGS. 3A and 3B are a plan view and a cross-sectional view of a polysilicon resistance element obtained by a first related technique related to the present invention. FIGS.

【図4】本発明に関連する第2の関連技術により得られ
るポリシリコン抵抗素子の平面図及び断面図である。
FIG. 4 is a plan view and a cross-sectional view of a polysilicon resistance element obtained by a second related technique related to the present invention.

【図5】従来のポリシリコン抵抗素子の平面図及び断面
図である。
FIG. 5 is a plan view and a sectional view of a conventional polysilicon resistance element.

【図6】図5の従来のポリシリコン抵抗素子が示す電流
−電圧特性を示すグラフである。
6 is a graph showing current-voltage characteristics of the conventional polysilicon resistance element shown in FIG.

【符号の説明】[Explanation of symbols]

1 P型半導体基板 2 下敷酸化膜 3 第1ポリシリコン抵抗体 4 第2ポリシリコン抵抗体 5 第3ポリシリコン抵抗体 6、16 抵抗バイアス用ポリシリコン層 7、17、37、57、87 抵抗コンタクト 8、18、38、58 抵抗バイアス用コンタクト 9、19、39、59、89 抵抗配線 10、20、40、60、61、62 抵抗バイアス
用配線 11 保護絶縁膜 12、22、23、24、32、72、73、74
空乏層 13 第4ポリシリコン抵抗体 14 第5ポリシリコン抵抗体 15 第6ポリシリコン抵抗体 33 第7ポリシリコン抵抗体 34 第8ポリシリコン抵抗体 35 第9ポリシリコン抵抗体 36、66、67、68 抵抗バイアス用N+拡散層 53 第10ポリシリコン抵抗体 54 第11ポリシリコン抵抗体 55 第12ポリシリコン抵抗体 81 絶縁基板 82 絶縁膜 83 ポリシリコン抵抗体 86 抵抗値制御電極 92 電荷誘起層 101、103 電流−電圧特性 102 直線領域
REFERENCE SIGNS LIST 1 P-type semiconductor substrate 2 underlying oxide film 3 first polysilicon resistor 4 second polysilicon resistor 5 third polysilicon resistor 6, 16 polysilicon layer for resistance bias 7, 17, 37, 57, 87 resistance contact 8, 18, 38, 58 Resistance bias contact 9, 19, 39, 59, 89 Resistance wiring 10, 20, 40, 60, 61, 62 Resistance bias wiring 11 Protective insulating film 12, 22, 23, 24, 32 , 72, 73, 74
Depletion layer 13 fourth polysilicon resistor 14 fifth polysilicon resistor 15 sixth polysilicon resistor 33 seventh polysilicon resistor 34 eighth polysilicon resistor 35 ninth polysilicon resistor 36, 66, 67, 68 N + diffusion layer for resistance bias 53 10th polysilicon resistor 54 11th polysilicon resistor 55 twelfth polysilicon resistor 81 insulating substrate 82 insulating film 83 polysilicon resistor 86 resistance control electrode 92 charge induction layer 101, 103 Current-voltage characteristic 102 Linear region

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 27/04 H01L 21/822 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 27/04 H01L 21/822

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 一導電型半導体基板と、前記一導電型半
導体基板上に設けられた第1絶縁膜と、前記第1絶縁膜
上に設けられたポリシリコン抵抗体と、前記ポリシリコ
ン抵抗体と同時に形成され、前記ポリシリコン抵抗体に
近接して配置された抵抗バイアス用ポリシリコン層と、
前記ポリシリコン抵抗体及び前記抵抗バイアス用ポリシ
リコン層を含む前記第1絶縁膜を覆う第2絶縁膜と、前
記ポリシリコン抵抗体及び前記抵抗バイアス用ポリシリ
コン層の上の前記第2絶縁膜の所定部分に開口されたそ
れぞれ抵抗コンタクト及び抵抗バイアス用コンタクト
と、前記抵抗コンタクト及び抵抗バイアス用コンタクト
に接続されたそれぞれ抵抗配線及びバイアス用配線とか
ら成ることを特徴とするポリシリコン抵抗素子。
1. A semiconductor substrate of one conductivity type, a first insulating film provided on the semiconductor substrate of one conductivity type, a polysilicon resistor provided on the first insulating film, and the polysilicon resistor A polysilicon layer for resistance bias formed at the same time and arranged in proximity to the polysilicon resistor;
A second insulating film covering the first insulating film including the polysilicon resistor and the resistance bias polysilicon layer; and a second insulating film on the polysilicon resistor and the resistance bias polysilicon layer. A polysilicon resistance element comprising: a resistance contact and a resistance bias contact respectively opened in a predetermined portion; and a resistance wiring and a bias wiring connected to the resistance contact and the resistance bias contact, respectively.
【請求項2】 前記抵抗バイアス用ポリシリコン層が、
前記ポリシリコン抵抗体に対して所定の間隔を保ちつつ
少なくともその長さ方向の両側を囲む様に形成されてい
る請求項1記載のポリシリコン抵抗素子。
2. The resistance biasing polysilicon layer comprises:
2. The polysilicon resistance element according to claim 1, wherein the polysilicon resistance element is formed so as to surround at least both sides in the length direction thereof while maintaining a predetermined distance from the polysilicon resistor.
【請求項3】 前記ポリシリコン抵抗体が複数ある場
合、前記所定の間隔がそれぞれのポリシリコン抵抗体に
対してそれぞれ異なる値をとりうる請求項1乃至2記載
のポリシリコン抵抗素子。
3. The polysilicon resistance element according to claim 1, wherein when there are a plurality of said polysilicon resistors, said predetermined interval can take different values for each of said polysilicon resistors.
【請求項4】 前記ポリシリコン抵抗体に含まれる不純
物がP型又はN型の場合、前記バイアス用配線は前記抵
抗配線よりもそれぞれ高い一定の電圧又は低い一定の電
圧が印加される請求項1乃至3記載のポリシリコン抵抗
素子。
4. When the impurity contained in the polysilicon resistor is P-type or N-type, a constant voltage higher or lower than the resistance wiring is applied to the bias wiring, respectively. 4. The polysilicon resistance element according to any one of claims 1 to 3.
JP31573598A 1998-11-06 1998-11-06 Polysilicon resistance element Expired - Fee Related JP3150109B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP31573598A JP3150109B2 (en) 1998-11-06 1998-11-06 Polysilicon resistance element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP31573598A JP3150109B2 (en) 1998-11-06 1998-11-06 Polysilicon resistance element

Publications (2)

Publication Number Publication Date
JP2000150778A JP2000150778A (en) 2000-05-30
JP3150109B2 true JP3150109B2 (en) 2001-03-26

Family

ID=18068916

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31573598A Expired - Fee Related JP3150109B2 (en) 1998-11-06 1998-11-06 Polysilicon resistance element

Country Status (1)

Country Link
JP (1) JP3150109B2 (en)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5138274B2 (en) 2007-05-25 2013-02-06 三菱電機株式会社 Semiconductor device
US7616089B2 (en) * 2007-09-28 2009-11-10 Cirrus Logic, Inc. Compensation of field effect on polycrystalline resistors
JP2013062523A (en) * 2012-11-13 2013-04-04 Mitsubishi Electric Corp Semiconductor device
CN108269788B (en) * 2016-12-30 2020-08-18 无锡华润上华科技有限公司 Semiconductor device with a plurality of transistors
JP6343052B2 (en) * 2017-03-09 2018-06-13 ラピスセミコンダクタ株式会社 Semiconductor device
US10651170B2 (en) * 2017-07-11 2020-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Isolated wells for resistor devices

Also Published As

Publication number Publication date
JP2000150778A (en) 2000-05-30

Similar Documents

Publication Publication Date Title
US5177568A (en) Tunnel injection semiconductor devices with schottky barriers
JP3207615B2 (en) Semiconductor device
JP3084686B2 (en) Metal crossover in high voltage integrated circuits with graded doping control
US4908682A (en) Power MOSFET having a current sensing element of high accuracy
US20210043729A1 (en) Tiled Lateral BJT
US4261004A (en) Semiconductor device
US4213140A (en) Insulated-gate semiconductor device
EP0680090B1 (en) Protection device against electrostatic discharges
US4423433A (en) High-breakdown-voltage resistance element for integrated circuit with a plurality of multilayer, overlapping electrodes
EP3832279A1 (en) Semiconductor stress sensor
JP3150109B2 (en) Polysilicon resistance element
US4309626A (en) Diffused resistor
US6661095B2 (en) Semiconductor device
US8823137B2 (en) Semiconductor device
US20020093102A1 (en) Transistor with ESD protection
EP0330299A2 (en) Semi-custom integrated circuit
US4916494A (en) Monolithic integrated planar semiconductor system and process for making the same
US4864379A (en) Bipolar transistor with field shields
US7531877B2 (en) Semiconductor device
US5204735A (en) High-frequency semiconductor device having emitter stabilizing resistor and method of manufacturing the same
US6566732B1 (en) High voltage resistive structure integrated on a semiconductor substrate
US5270566A (en) Insulated gate semiconductor device
JPH0396267A (en) Semiconductor integrated circuit device
US5554878A (en) Intergrated high-voltage resistor including field-plate layers
JP2881907B2 (en) Power semiconductor device

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20001226

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees