JP3144785B2 - Signal delay time calculation method - Google Patents
Signal delay time calculation methodInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理設計の際に用いる信号遅延時間を計算
するCADプログラムにおける信号遅延時間計算方法に係
り、配線パターンの分岐形状による遅延時間の違いを高
精度に求める計算モデルと上記計算を高速に行う計算方
法を提供する。The present invention relates to a method of calculating a signal delay time in a CAD program for calculating a signal delay time used in logic design, and relates to a method of calculating a delay time due to a branch shape of a wiring pattern. A calculation model for obtaining the difference with high accuracy and a calculation method for performing the above calculation at high speed are provided.
また、設計ミスなどによる配線データの欠損で生じた
断線状態や、冗長な配線データの入力により発生した配
線パターンの閉路を検出する方法も提供する。Further, the present invention also provides a method for detecting a disconnection state caused by a loss of wiring data due to a design error or a closed circuit of a wiring pattern generated by inputting redundant wiring data.
配線パターンによる信号遅延時間は理論的に分布定数
回路の方程式を解くことで得られるが、これは一般的な
偏微分方程式の解法となり、論理回路設計用のCADプロ
グラムとしては時間がかかりすぎ、実用的でない。そこ
で、例えば、特開昭62−70977「配線パターン表示装
置」に提示されているように、配線パターンにより分散
している負荷容量を単一の集中定数として考え、計算を
簡略化することにより、実用的な時間内で信号遅延時間
計算を行なっている。つまり、配線パターンの容量の総
和を負荷容量として次式によって信号遅延時間を計算し
ている。The signal delay time due to the wiring pattern can be obtained theoretically by solving the equation of the distributed constant circuit, but this is a general method of solving partial differential equations, and it takes too much time as a CAD program for logic circuit design, Not a target. Therefore, for example, as presented in JP-A-62-70977 "Wiring pattern display device", by considering the load capacitance distributed by the wiring pattern as a single lumped constant, by simplifying the calculation, The signal delay time is calculated within a practical time. That is, the signal delay time is calculated by the following equation using the sum of the capacitances of the wiring patterns as the load capacitance.
D=k×C …(1) ここで、D……信号遅延時間、k……補正定数、C…
…負荷容量の総和、である。D = k × C (1) where D is the signal delay time, k is the correction constant, C is
... The sum of the load capacities.
上記従来技術では負荷容量を単一の集中定数として扱
っていたために、配線パターンの分岐形状や配線パター
ンの材質の違いは考慮されていなかった。このために、
第2図(1)に示した配線パターン図のように信号の送
端となる論理ゲートの近くで分岐している配線パターン
では、負荷容量として配線パターン全体の容量の和を用
いるために、遅延時間に寄与する容量が過大評価とな
り、信号の送端22aと信号の受端21aの間の遅延時間を計
算する際には実際よりも遅く計算してしまう欠点があっ
た。さらに、信号の送端22bと受端21bの間の遅延時間を
計算する際、第2図(1)の点25cのように配線パター
ンの材質が配線層の違いなどによって途中から変化し、
20aに比らべて20bの容量が大きい場合、一般には受端に
近い配線パターンの容量が大きい方が遅延時間が長くな
る傾向があるが、従来技術では、容量が大きい配線パタ
ーンが受端に近いことが考慮されていないため遅延時間
を短く見積つてしまう欠点があった。In the above prior art, since the load capacitance is treated as a single lumped constant, the branch shape of the wiring pattern and the difference in the material of the wiring pattern are not considered. For this,
In a wiring pattern branched near a logic gate that is a signal sending end as shown in the wiring pattern diagram of FIG. 2A, a delay is required because the sum of the capacitances of the entire wiring pattern is used as a load capacitance. The capacity that contributes to time is overestimated, and there is a disadvantage that the delay time between the signal transmitting end 22a and the signal receiving end 21a is calculated later than it actually is. Further, when calculating the delay time between the transmitting end 22b and the receiving end 21b of the signal, the material of the wiring pattern changes from the middle due to the difference in the wiring layer as shown by a point 25c in FIG.
When the capacitance of 20b is large compared to 20a, generally, the larger the capacitance of the wiring pattern close to the receiving end, the longer the delay time tends to be. Since the closeness is not considered, there is a disadvantage that the delay time is estimated short.
本発明は配線パターンの形状に起因する遅延時間の計
算誤差を低減することを目的として、配線パターンを考
慮した遅延時間の計算方法を提供することにある。すな
わち、配線パターンをパターンの分岐点または配線材料
の変化する点で区間に分割し、分割した区間ごとの遅延
時間を求め、信号の送端から受端までの配線を信号の伝
達経路に沿って追跡しながら、途中の区間毎の遅延時間
を加算することによつて全体の遅延時間を計算する。SUMMARY OF THE INVENTION An object of the present invention is to provide a method for calculating a delay time in consideration of a wiring pattern for the purpose of reducing a calculation error of the delay time due to the shape of the wiring pattern. That is, the wiring pattern is divided into sections at the branch points of the pattern or at points where the wiring material changes, the delay time of each divided section is determined, and the wiring from the sending end to the receiving end of the signal is routed along the signal transmission path. While tracking, the total delay time is calculated by adding the delay times for each of the sections in the middle.
第1図の配線パターン区間分割処理2は配線パターン
を分岐点または配線材料の変化する点で分割し、区間遅
延時間計算処理6は分割された区間毎の遅延時間を計算
し、送端受端トレース処理8は信号の送端から受端まで
の配線パターンを信号の伝達経路に沿つて追跡、すなわ
ち、トレースしながら途中にある区間毎の遅延時間を加
算する。これらの処理によって配線パターンの形状を反
映した遅延時間計算が可能となる。A wiring pattern section dividing process 2 shown in FIG. 1 divides a wiring pattern at a branch point or a point at which a wiring material changes, and a section delay time calculating process 6 calculates a delay time for each of the divided sections. The trace processing 8 traces the wiring pattern from the transmitting end to the receiving end of the signal along the signal transmission path, that is, adds the delay time for each section in the middle while tracing. Through these processes, it is possible to calculate the delay time reflecting the shape of the wiring pattern.
以下、本発明の一実施例を第1図,第2図,第3図,
第4図,第5図,第6図,第7図を用いて説明する。Hereinafter, one embodiment of the present invention will be described with reference to FIGS.
This will be described with reference to FIGS. 4, 5, 6, and 7. FIG.
第1図は本発明の処理手順を示すPADである。配線パ
ターン入力処理1では配線パターン形状、単位長さあた
りの配線容量、配線抵抗を入力する。配線パターンデー
タは結線すべき端点の座標と配線幅の組で表現されてい
ても、配線パターンの形状を座標点列の形式で表現した
ものでも良い。人力配線パターン形状の例を第2図
(1)に示す。ここで、配線パターン20aと20bは異なる
配線材料を用いているものとする。21a,21bは信号の受
端であり、22a,22bは信号の送端である。FIG. 1 is a PAD showing a processing procedure of the present invention. In a wiring pattern input process 1, a wiring pattern shape, a wiring capacitance per unit length, and a wiring resistance are input. The wiring pattern data may be represented by a set of the coordinates of the end point to be connected and the wiring width, or may be a data representing the shape of the wiring pattern in the form of a sequence of coordinate points. FIG. 2A shows an example of the shape of a human wiring pattern. Here, it is assumed that the wiring patterns 20a and 20b use different wiring materials. 21a and 21b are signal receiving ends, and 22a and 22b are signal transmitting ends.
第1図の配線パターン区間分割処理2では、入力した
配線パターンを分岐点または配線材料の変化する点で分
割する。第2図(2)は同図(1)の配線パターンを区
間に分割しそれぞれを等価回路で置きかえた結果であ
る。25a,25bは配線パターンの分岐点に対応しており、2
5cは配線材料の変化する点に対応している。また、区間
毎の配線抵抗や配線容量は、配線パターンの長さと単位
長さあたりの容量または抵抗の積で求められる。In the wiring pattern section dividing process 2 in FIG. 1, the input wiring pattern is divided at a branch point or a point where the wiring material changes. FIG. 2 (2) shows the result of dividing the wiring pattern of FIG. 1 (1) into sections and replacing them with equivalent circuits. 25a and 25b correspond to the branch points of the wiring pattern.
5c corresponds to the point where the wiring material changes. Further, the wiring resistance and the wiring capacitance for each section are obtained by the product of the wiring pattern length and the capacitance or resistance per unit length.
第2図(2)中24a〜24fは区間毎の配線抵抗、23a〜2
3fは区間毎の配線容量を表す。In FIG. 2 (2), 24a to 24f are wiring resistances for each section, and 23a to 2f.
3f represents the wiring capacity for each section.
第1図のグラフ表現変換処理3では区間に分割された
配線パターンデータを計算機で処理しやすいようにグラ
フ表現に変換する。グラフの節点は配線パターンの分岐
点、配線材料の変化する点、信号の送端、受端に対応
し、グラフの枝は節点間を結ぶそれぞれの配線パターン
に対応する。従つて、本発明においてはグラフの枝と遅
延時間の計算を行う区間が一対一に対応するため、以下
の説明では枝と区間を同義に用いることにする。なお、
データの入力ミス等により、遅延時間の計算を行うべき
区間に配線パターンが存在しない場合、すなわち、グラ
フの枝と区間の一対一対応がない時を本発明では断線と
判断する。第2図(2)をグラフに変換した結果を第2
図(3)に示す。図中26a〜26gは節点、27a〜27fは枝で
ある。以上のグラフ表現は、計算機のメモリ上で第3図
に示した枝および節点に注目したテーブルで表わされ
る。第3図(1)の枝テーブル30はグラフの枝名称31に
対応し、配線抵抗33、配線容量32は第2図(2)の配線
抵抗24a〜24f、配線容量23a〜23fに相当する。節点ポイ
ンタ34は枝が接続されている両端の節点を意味してお
り、第2図(3)の記号を用いている。区間容量35と
は、その区間の信号遅延時間を計算するのに必要な負荷
容量である。例えば、第2図(3)の枝27cの区間容量
(右)とは枝27cの右端(ただし、節点26eを含まない)
から見たグラフの左半分全体の容量の和であり、枝27a
〜27cの配線容量と後述の節点26a〜26cに定義された節
点容量の和になる。他の枝でも同様に、その枝でグラフ
を切断したときに、その切り口から見える負荷容量が区
間容量となる。区間容量は第1図区間容量計算処理5に
て計算され、第3図(1)の区間の遅延時間36は区間遅
延時間計算処理6にて求められる。第3図(2)の節点
テーブル40はグラフの節点名称41に対応しており、枝ポ
インタ42は当該節点に接続されている枝名称を記載した
ものである。ここで、1つの節点には縦横方向の配線パ
ターンのみが交わるとしている。枝名称は、第2図
(3)の記号を用いている。また、節点テーブル40の節
点容量43は信号受端を容量性の負荷としてみたときの値
であり、本発明の実施例では節点が信号の受端である時
のみ0でない値を持つとしている。さらに、厳密には、
以下合の2種の接点も節点容量を持つと考えられる。す
なわち、第2図(2)の25aまたは25bのように複数の枝
が合流する場合、もう一つは、25cのように材質の異な
る配線パターンが部分的に重なり合う部分である。しか
し、これらの節点容量は上記の受端の容量に比らべて十
分小さい。In the graph expression conversion process 3 in FIG. 1, the wiring pattern data divided into sections is converted into a graph expression so that it can be easily processed by a computer. The nodes of the graph correspond to the branch points of the wiring pattern, the points at which the wiring material changes, and the sending and receiving ends of the signal, and the branches of the graph correspond to the respective wiring patterns connecting the nodes. Therefore, in the present invention, since the branch of the graph and the section for calculating the delay time correspond one-to-one, the branch and the section will be used synonymously in the following description. In addition,
In the present invention, when a wiring pattern does not exist in a section where delay time calculation is to be performed due to a data input error or the like, that is, when there is no one-to-one correspondence between a branch of a graph and a section, it is determined to be a disconnection. The result of converting FIG. 2 (2) into a graph is shown in FIG.
It is shown in FIG. In the figure, 26a to 26g are nodes, and 27a to 27f are branches. The above graph representation is represented by a table focusing on the branches and nodes shown in FIG. 3 on the memory of the computer. The branch table 30 in FIG. 3A corresponds to the branch name 31 in the graph, and the wiring resistance 33 and the wiring capacity 32 correspond to the wiring resistances 24a to 24f and the wiring capacities 23a to 23f in FIG. The node pointers 34 indicate the nodes at both ends to which the branches are connected, and use the symbols in FIG. 2 (3). The section capacity 35 is a load capacity necessary for calculating the signal delay time of the section. For example, the section capacity (right) of the branch 27c in FIG. 2 (3) is the right end of the branch 27c (but not including the node 26e).
Is the sum of the capacities of the entire left half of the graph viewed from
27c and the sum of the node capacitances defined for the nodes 26a to 26c described later. Similarly, when the graph is cut at the other branch, the load capacity seen from the cut is the section capacity. The section capacity is calculated in the section capacity calculation processing 5 in FIG. 1, and the delay time 36 of the section in FIG. 3A is obtained in the section delay time calculation processing 6. The node table 40 in FIG. 3 (2) corresponds to the node name 41 of the graph, and the branch pointer 42 describes the name of the branch connected to the node. Here, it is assumed that only one vertical and horizontal wiring pattern crosses one node. The symbol of FIG. 2 (3) is used for the branch name. The node capacity 43 of the node table 40 is a value when the signal receiving end is regarded as a capacitive load. In the embodiment of the present invention, the node capacity 43 has a value other than 0 only when the node is the signal receiving end. Furthermore, strictly speaking,
It is considered that the following two types of contacts also have nodal capacitances. In other words, when a plurality of branches merge like 25a or 25b in FIG. 2 (2), the other is a portion where wiring patterns of different materials partially overlap like 25c. However, these nodal capacities are sufficiently smaller than the capacities of the receiving ends.
以上、グラフ表現に基づいた区間容量計算と区間遅延
時間計算は、第1図の計算可能区間認識処理4の制御下
で実行される。第4図は計算可能区間認識4,区間容量計
算5,区間遅延時間計算6の詳細なPADである。なお、節
点と枝の記号は第5図に記載されたものを代表として用
いる。401、402、403は枝が一本しか接続されていない
節点をスタックに登録する処理である。第2図(3)の
グラフでは節点26a,26b,26d,26gが登録される。404はス
タックが空になるまでのループ制御であり、スタックが
空になったとき、第4図に示した処理全体が終了する。
405、406では節点nに接続される枝を全て調べ、計算可
能な状態の枝について以下に述べる処理(408から415)
を行う。ここで、計算可能であるとは第5図に示すよう
に、着目した枝(枝e)の区間容量の計算に必要な他の
容量が全て計算済みであることを意味する。即ち、枝e
の区間容量は枝aと枝bと枝cの区間容量と節点nの節
点容量と、枝eの配線容量の和であることから、枝a,枝
b,枝cの区間容量が既に計算済みであることが、枝eの
計算可能を意味する。第4図の408では枝eによって接
続される節点nと節点mを確定する。409,410,411は第
1図の区間容量計算処理5に該当し、次の区間の区間容
量の計算のために、節点nの枝eを除いた他の枝の区間
容量と節点nの節点容量、枝eの配線容量の和として枝
eの節点m側から見た区間容量を算出する。さらに、該
当する区間の区間遅延時間を計算する。すなわち、412
は第1図の区間遅延時間計算処理6に該当し、次式によ
つて遅延時間を計算する。As described above, the section capacity calculation and the section delay time calculation based on the graph expression are executed under the control of the computable section recognition processing 4 in FIG. FIG. 4 is a detailed PAD of recognizable section recognition 4, section capacity calculation 5, and section delay time calculation 6. The symbols of the nodes and the branches are those shown in FIG. 5 as representatives. 401, 402, and 403 are processes for registering a node to which only one branch is connected in the stack. In the graph of FIG. 2 (3), nodes 26a, 26b, 26d, 26g are registered. Reference numeral 404 denotes a loop control until the stack becomes empty. When the stack becomes empty, the entire process shown in FIG. 4 ends.
In steps 405 and 406, all the branches connected to the node n are checked, and the processing described below is performed on the branches that can be calculated (408 to 415).
I do. Here, being able to calculate means that all other capacities necessary for calculating the section capacity of the focused branch (branch e) have already been calculated, as shown in FIG. That is, the branch e
Is the sum of the section capacity of branch a, branch b and branch c, the node capacity of node n, and the wiring capacity of branch e.
The fact that the section capacities of b and c have already been calculated means that the branch e can be calculated. In 408 of FIG. 4, the nodes n and m connected by the branch e are determined. 409, 410, and 411 correspond to the section capacity calculation processing 5 in FIG. 1. In order to calculate the section capacity of the next section, the section capacity of the other branches except the branch e of the node n, the node capacity of the node n, and the branch e Is calculated as the sum of the wiring capacities of the sections e. Further, the section delay time of the corresponding section is calculated. That is, 412
Corresponds to the section delay time calculation processing 6 in FIG. 1, and calculates the delay time by the following equation.
De=γ×R×(α×C1+β×C2) …(2) ここで、Deは着目している枝eの節点mから節点nに
至る信号遅延時間、Rは枝eの配線抵抗、C1は枝eの配
線容量、C2は節点nに接続されるe以外の枝の区間容量
と枝eの配線容量の和、α、β、γは計算値を実測値に
あわせるための補正定数である。De = γ × R × (α × C1 + β × C2) (2) where De is the signal delay time from node m to node n of branch e of interest, R is the wiring resistance of branch e, and C1 is The wiring capacitance of the branch e, C2 is the sum of the section capacitance of the branch other than e connected to the node n and the wiring capacitance of the branch e, and α, β, and γ are correction constants for adjusting the calculated value to the actually measured value.
第4図の413では後述の閉路、断線の検出のために区
間遅延時間計算を行った回数をカウントする。414、415
では枝eの区間容量が終了していることから、節点mの
枝の中に一つでも計算可能なものがある場合に節点mを
スタックに登録し、再びスタツクが空になるまで処理40
5から415を繰り返す。In 413 of FIG. 4, the number of times of calculating the section delay time for detecting a closed circuit and a disconnection described later is counted. 414, 415
Since the section capacity of the branch e has been completed, if at least one of the branches of the node m can be calculated, the node m is registered in the stack and the processing is performed until the stack becomes empty again.
Repeat 5 to 415.
第1図の閉路、断線の検出処理7では、計算可能区間
検出処理4で得た計算回数とグラフ表現した配線パター
ンの接点数及び、枚数を比較して、配線パターン中に存
在する閉路や断線を検出する。閉路も断線も存在しない
場合には、節点数と枝数の間にはグラフ理論の基本定理
より次式が成立する。In the closed circuit / disconnection detection processing 7 shown in FIG. 1, the number of calculations obtained in the computable section detection processing 4 is compared with the number of contacts and the number of wiring patterns represented by a graph, and the closed circuit and disconnection existing in the wiring pattern are compared. Is detected. When neither a cycle nor a disconnection exists, the following equation holds between the number of nodes and the number of branches from the basic theorem of graph theory.
枝数=節点数−1 …(3) また、計算回数は一本の枝に二つの節点が接続される
ことから、次式が成立する。The number of branches = the number of nodes −1 (3) Further, since the number of calculations is two nodes connected to one branch, the following equation is satisfied.
計算回数=枝数×2 …(4) 第6図(1)は閉路も断線も存在しない正常の場合の
例であり、(3)式および(4)式が成立する。第6図
(2)は断線が存在する例であり、(4)式は成立する
が、節点間を結ぶ枝が入力されていないため、(3)式
は成立しない。第6図(3)は閉路が存在する例であ
り、(3)式も(4)式も成立しない。第6図(4)は
断線と閉路が混在する例であり、(3)式は成立するが
(4)式は成立しない。以上のように、(3)式(4)
式の両方が成立するときのみが断線も閉路も無い場合で
あり、これによつて断線、閉路の有無が検出できる。断
線または閉路を検出した場合、該当する伝達路の遅延時
間の計算を中止し、断線または閉路に関する情報のみを
出力する。Number of calculations = number of branches × 2 (4) FIG. 6 (1) is an example of a normal case where neither a closed circuit nor a disconnection exists, and equations (3) and (4) are satisfied. FIG. 6 (2) is an example in which a disconnection exists, and equation (4) holds, but equation (3) does not hold because no branch connecting the nodes is input. FIG. 6 (3) is an example in which a closed circuit exists, and neither equation (3) nor equation (4) holds. FIG. 6 (4) is an example in which a disconnection and a closed circuit are mixed, and expression (3) is satisfied but expression (4) is not satisfied. As described above, equation (3)
Only when both of the formulas are satisfied is the case where there is no disconnection or closed circuit, whereby it is possible to detect the presence or absence of a disconnected or closed circuit. When a disconnection or a closed circuit is detected, the calculation of the delay time of the corresponding transmission path is stopped, and only information on the disconnection or the closed circuit is output.
第1図の送端受端トレース8は、信号の送端から受端
までの経路をたどり、途中の区間遅延時間を加算する処
理である。これは、一般に知られている深さ優先探索
(Depth First Search)で行なえるため、説明を省略す
る。その結果、送端と受端の組に対して、信号遅延時間
が求められる。第3図の区間遅延時間を用いて各伝達経
路の信号の遅延時間を計算した結果を第7図に示す。例
えば、第2図(3)の節点26bと節点26aの関の信号遅延
時間は、枝27b、27aの区間遅延時間の和であり、0.513p
sとなる。The sending end receiving end trace 8 in FIG. 1 is a process of following a path from a sending end to a receiving end of a signal and adding a section delay time on the way. Since this can be performed by a generally known depth first search, a description thereof will be omitted. As a result, a signal delay time is obtained for the pair of the transmitting end and the receiving end. FIG. 7 shows the result of calculating the delay time of the signal of each transmission path using the section delay time of FIG. For example, the signal delay time between the nodes 26b and 26a in FIG. 2 (3) is the sum of the section delay times of the branches 27b and 27a, and is 0.513p
s.
第1図は信号遅延時間の出力9で第7図に示したよう
な遅延時間の計算結果および断線または閉路に関する情
報を出力する。FIG. 1 shows an output 9 of the signal delay time, which outputs the result of the calculation of the delay time as shown in FIG.
本発明によれば配線パターンの分岐形状を遅延時間計
算の際に考慮しているため、より高精度な計算結果が得
られる。例えば第2図の節点26b,26a間の遅延時間は本
発明により0.513psであるが、従来技術では(1)式の
補正係数を配線抵抗の半分程度に設定するため、1.14ps
と本発明の約2倍の値に計算されてしまう。According to the present invention, the branch shape of the wiring pattern is considered when calculating the delay time, so that a more accurate calculation result can be obtained. For example, the delay time between the nodes 26b and 26a in FIG. 2 is 0.513 ps according to the present invention, but in the prior art, since the correction coefficient of the equation (1) is set to about half of the wiring resistance, 1.14 ps is set.
Is calculated to be about twice the value of the present invention.
第1図は本発明の処理手順を示すPAD、第2図は遅延時
間計算の例に用いるための配線パターン図、等価回路、
グラフ表現、第3図は計算機メモリ上に展開されるグラ
フ表現のためのテーブル、第4図は区間遅延計算処理の
実行手順を示すPAD、第5図は第4図における枝と節点
の関係を説明する図、第6図は閉路、断線の検出例、第
7図は本発明による信号遅延時間計算結果である。 1……配線パターン入力処理、2……配線パターン区間
分割処理、3……グラフ表現変換処理、4……計算可能
区間認識処理、5……区間容量計算処理、6……区間遅
延時間計算処理、7……閉路、断線の検出処理、8……
送端受端トレース処理、9……信号遅延時間出力処理。FIG. 1 is a PAD showing a processing procedure of the present invention, and FIG. 2 is a wiring pattern diagram, an equivalent circuit, and the like used for an example of delay time calculation.
FIG. 3 is a table for a graph expression developed on a computer memory, FIG. 4 is a PAD showing an execution procedure of an interval delay calculation process, and FIG. 5 is a diagram showing a relationship between a branch and a node in FIG. FIG. 6 illustrates an example of detection of a closed circuit and a disconnection, and FIG. 7 illustrates a signal delay time calculation result according to the present invention. 1. Wiring pattern input processing, 2 .... Wiring pattern section division processing, 3 .... Graph expression conversion processing, 4 ... Computable section recognition processing, 5 ... Section capacity calculation processing, 6 ... Section delay time calculation processing , 7 ... Detection of closed circuit and disconnection, 8 ...
Sending end receiving end trace processing, 9 ... Signal delay time output processing.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 建基 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Kenki Ishii 1-280 Higashi Koigakubo, Kokubunji-shi, Tokyo Inside the Central Research Laboratory, Hitachi, Ltd.
Claims (6)
計算するCADにおける信号遅延時間計算方法において、 第1の端と第2の端とを有する配線パターンを複数の区
間に分割し、 前記分割された区間のそれぞれ一つの区間毎に、前記一
つの区間の配線容量と前記一つの区間に接続される節点
のうちの一つの節点に接続される前記一つの区間以外の
枝の区間容量とから求まる容量と、前記一つの区間の配
線抵抗より求まる抵抗とを乗することで前記一つの区間
についての信号遅延時間を求め、 前記第1の端から前記第2の端までの経路をたどり、前
記経路を構成する区間のそれぞれの信号遅延時間を加算
することで、前記第1の端から前記第2の端までの信号
遅延時間を求めることを特徴とする信号遅延時間計算方
法。1. A method for calculating a signal delay time in CAD for calculating a signal delay time from design data of a logic circuit, comprising: dividing a wiring pattern having a first end and a second end into a plurality of sections; For each one of the divided sections, from the wiring capacity of the one section and the section capacity of the branches other than the one section connected to one of the nodes connected to the one section By multiplying the determined capacitance and the resistance determined from the wiring resistance of the one section, a signal delay time for the one section is obtained, and a path from the first end to the second end is traced. A signal delay time calculation method, wherein a signal delay time from the first end to the second end is obtained by adding each signal delay time of a section constituting a path.
値と前記区間容量に所定の補正定数を乗じた値との和に
より求まるものであり、 前記抵抗とは、前記配線抵抗に所定の補正定数を乗じた
値であることを特徴とする信号遅延時間計算方法。2. The method according to claim 1, wherein the capacitance is obtained by a sum of a value obtained by multiplying the wiring capacitance by a predetermined correction constant and a value obtained by multiplying the section capacitance by a predetermined correction constant. A signal delay time calculation method, wherein the resistance is a value obtained by multiplying the wiring resistance by a predetermined correction constant.
所定の一つの区間に接続される節点のうちの一つの節点
の節点容量と前記一つの節点に接続される前記所定の一
つの区間以外の枝の区間容量との和であることを特徴と
する信号遅延時間計算方法。3. The section capacitance according to claim 1, wherein the section capacity is a wiring capacity of a predetermined one section and a node capacity of one of nodes connected to the predetermined one section. A signal delay time calculation method, wherein the sum is the sum of section capacities of branches other than the predetermined one section connected to one node.
点であることを特徴とする信号遅延時間計算方法。4. The signal delay time calculation method according to claim 1, wherein the node is a branch point of a wiring or a point at which a wiring material changes.
遅延時間計算方法。5. The signal delay time calculation method according to claim 1, wherein the second terminal is a signal transmitting terminal.
遅延時間計算方法。6. The method according to claim 5, wherein the first end is a receiving end of a signal.
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JPH02259881A JPH02259881A (en) | 1990-10-22 |
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