JP3144527B2 - Method for manufacturing semiconductor device having high concentration pn junction surface - Google Patents
Method for manufacturing semiconductor device having high concentration pn junction surfaceInfo
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Description
【０００１】[0001]
【産業上の利用分野】この発明は、高濃度ｐｎ接合面を
有する半導体装置に関するものであり、特に、より高濃
度ｐｎ接合面を半導体基板内部に形成する製造方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a high-concentration pn junction surface, and more particularly to a manufacturing method for forming a higher-concentration pn junction surface inside a semiconductor substrate.
【０００２】[0002]
【従来の技術】図５、図６に従来のバルクツェナーダイ
オード４１を示す。図６は平面図であり、図５は、図６
のＢーＢ断面を示す。2. Description of the Related Art FIGS. 5 and 6 show a conventional bulk Zener diode 41. FIG. FIG. 6 is a plan view, and FIG.
3 shows a BB cross section of FIG.
【０００３】ツェナーダイオード４１は、図５に示すよ
うに、ｐ-型半導体基板２上にｐ+型分離領域６で分離さ
れた島領域８に形成される。島領域８表面には、拡散法
にて形成されたｐ+型アノード取り出し領域１３が設け
られている。ｐ+型アノード取り出し領域１３表面に
は、拡散法にて形成されたｎ++型カソード領域１４が設
けられている。なお、ｎ+型カソード領域１４は、図６
に示すようにｐ+型アノード取り出し領域１３内に形成
されている。[0005] As shown in FIG. 5, a Zener diode 41 is formed in an island region 8 separated by a p + type isolation region 6 on a p − type semiconductor substrate 2. On the surface of the island region 8, ap + type anode extraction region 13 formed by a diffusion method is provided. On the surface of the p + type anode extraction region 13, an n ++ type cathode region 14 formed by a diffusion method is provided. The n + -type cathode region 14 corresponds to FIG.
As shown in the figure, the p + -type anode extraction region 13 is formed.
【０００４】図５に示すように、ｎ++型カソード領域１
４の下部には、ｐ+型アノード取り出し領域１３からさ
らに突出するように、ｐ++型アノード領域３１が設けら
れている。[0004] As shown in FIG. 5, n ++ type cathode region 1
A p ++ -type anode region 31 is provided at a lower part of the anode 4 so as to further project from the p + -type anode extraction region 13.
【０００５】バルクツェナーダイオード４１において
は、表面降伏型のツェナーダイオードの様に基板表面付
近で降伏がおこるのではなく、カソード領域底面とこれ
に接続されたアノード領域との界面ｍにて降伏がおこ
る。したがって、表面降伏型のツェナーダイオードと比
べて、降伏電圧の初期ドリフトを防止できるとともに、
雑音を低くすることができる。In the bulk Zener diode 41, breakdown does not occur near the substrate surface as in the surface breakdown type Zener diode, but occurs at the interface m between the bottom surface of the cathode region and the anode region connected thereto. . Therefore, as compared with the surface breakdown type Zener diode, the initial drift of the breakdown voltage can be prevented, and
Noise can be reduced.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記バ
ルクツェナーダイオード４１においては、次のような問
題点があった。ｐ++型アノード領域３１は、基板表面か
ら不純物を熱拡散することにより形成される。However, the bulk Zener diode 41 has the following problems. The p ++ type anode region 31 is formed by thermally diffusing impurities from the substrate surface.
【０００７】この熱拡散においては、不純物濃度は、基
板表面が最も濃くて、基板表面から離れるに連れて低く
なる。すなわち、図７に示すように、基板表面付近は１
０20cm-3程度となるが、界面ｍ付近の不純物濃度は１０
18cm-3程度となる。このため、降伏電圧は６〜８Ｖ程度
となる。In this thermal diffusion, the impurity concentration is highest on the substrate surface and decreases as the distance from the substrate surface increases. That is, as shown in FIG.
0 20 cm -3 , but the impurity concentration near the interface m is 10
It is about 18 cm -3 . For this reason, the breakdown voltage is about 6 to 8V.
【０００８】このような降伏電圧領域では、降伏電圧を
決定する１つの要因である温度特性について、ツェナー
降伏よりアバランシェ降伏の影響をより多く受ける。一
般に、ツェナー降伏は温度特性係数が負の値を持ち、ア
バランシェ降伏は温度特性係数が正の値を持つ。すなわ
ち、ツェナー降伏よりアバランシェ降伏の影響をより多
く受けると、温度により降伏電圧が正方向に変動するの
で、回路設計の自由度が低下する。In such a breakdown voltage region, the temperature characteristic, which is one factor that determines the breakdown voltage, is more affected by avalanche breakdown than by Zener breakdown. In general, Zener breakdown has a negative temperature characteristic coefficient, and avalanche breakdown has a positive temperature characteristic coefficient. That is, when the avalanche breakdown is more affected than the Zener breakdown, the breakdown voltage fluctuates in the positive direction depending on the temperature, and the degree of freedom in circuit design is reduced.
【０００９】このような問題は、ツェナーダイオードだ
けでなく、ツェナーダイオードを有する半導体装置全般
におこりうる。また、前記温度特性係数以外の要因によ
って、より高濃度のｐｎ接合面を基板内に形成したい場
合もある。Such a problem can occur not only in Zener diodes but also in general semiconductor devices having Zener diodes. In some cases, it is desired to form a higher concentration pn junction surface in the substrate due to factors other than the temperature characteristic coefficient.
【００１０】この発明は、上記のような問題点を解決
し、より高濃度のｐｎ接合面を基板内に有する半導体装
置の製造方法を提供することを目的とする。An object of the present invention is to solve the above-mentioned problems and to provide a method of manufacturing a semiconductor device having a higher concentration pn junction surface in a substrate.
【００１１】[0011]
【００１２】[0012]
【課題を解決するための手段】 請求項１ にかかる高濃度
ｐｎ接合面を有する半導体装置の製造方法においては、
半導体基板の第１導電型領域表面の一部に、第２導電型
高濃度不純物領域を形成する第２導電型高濃度不純物領
域形成ステップ、前記第１導電型領域および前記第２導
電型高濃度不純物領域上に、上部エピタキシャル層を形
成するエピタキシャル成長ステップ、前記第２導電型高
濃度不純物領域より浅い深さで、かつ大きな表面積を持
つ第２導電型不純物領域を形成する第２導電型不純物領
域形成ステップ、前記第２導電型不純物領域内に、第１
導電型高濃度不純物領域を形成するステップであって、
前記第２導電型高濃度不純物領域との間で、高濃度ｐｎ
接合面が形成されるように、前記第２導電型不純物領域
より浅い深さで第１導電型高濃度不純物領域を形成する
第１導電型高濃度不純物領域形成ステップ、を備えたこ
とを特徴とする。 According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device having a high-concentration pn junction surface.
Forming a second-conductivity-type high-concentration impurity region on a part of the surface of the first-conductivity-type region of the semiconductor substrate; forming the second-conductivity-type high-concentration impurity region; Forming an upper epitaxial layer on the impurity region; forming a second conductivity type impurity region having a shallower depth and a larger surface area than the second conductivity type high-concentration impurity region; Forming a first conductive type impurity region in the second conductive type impurity region;
Forming a conductive type high concentration impurity region,
A high-concentration pn between the second-conductivity-type high-concentration impurity regions;
Forming a first-conductivity-type high-concentration impurity region at a depth shallower than the second-conductivity-type impurity region so that a junction surface is formed. I do.
【００１３】請求項２の高濃度ｐｎ接合面を有する半導
体装置の製造方法においては、前記第１導電型高濃度不
純物領域は、カソード領域であり、前記第２導電型高濃
度不純物領域は、アノード領域であり、前記半導体基板
内に高濃度ｐｎ接合面を有する半導体装置は、ツェナー
ダイオードであること、を特徴とする。According to a second aspect of the present invention, in the method of manufacturing a semiconductor device having a high concentration pn junction surface, the first conductivity type high concentration impurity region is a cathode region, and the second conductivity type high concentration impurity region is an anode. The semiconductor device which is a region and has a high-concentration pn junction surface in the semiconductor substrate is a Zener diode.
【００１４】請求項３の高濃度ｐｎ接合面を有する半導
体装置の製造方法においては、前記カソード領域の底面
が、前記第１導電型領域と前記上部エピタキシャル層の
界面近傍にあることを特徴とする。According to a third aspect of the present invention, in the method of manufacturing a semiconductor device having a high-concentration pn junction surface, a bottom surface of the cathode region is near an interface between the first conductivity type region and the upper epitaxial layer. .
【００１５】[0015]
【００１６】[0016]
【００１７】[0017]
【作用】請求項１または請求項２にかかる高濃度ｐｎ接
合面を有する半導体装置の製造方法においては、前記第
２導電型高濃度不純物領域を形成した後、前記上部エピ
タキシャル層を形成する。また、この第２導電型高濃度
不純物領域より浅い深さで、かつ大きな表面積を持つ第
２導電型不純物領域を形成する。この前記第２導電型不
純物領域内に、前記第２導電型高濃度不純物領域との間
で、高濃度ｐｎ接合面が形成されるように、前記第２導
電型不純物領域より浅い深さで第１導電型高濃度不純物
領域を形成する。In the method of manufacturing a semiconductor device having a high-concentration pn junction surface according to claim 1 or 2 , the upper epitaxial layer is formed after forming the second conductivity type high-concentration impurity region. Further, a second conductivity type impurity region having a shallower depth than the second conductivity type high concentration impurity region and having a large surface area is formed. The second conductive type impurity region is formed at a shallower depth than the second conductive type impurity region such that a high-concentration pn junction surface is formed between the second conductive type impurity region and the second conductive type high-concentration impurity region. A one conductivity type high concentration impurity region is formed.
【００１８】すなわち、前記第２導電型高濃度不純物領
域を、基板内に形成したのち、その上に前記上部エピタ
キシャル層を形成し、前記第１導電型高濃度不純物領域
を形成している。したがって、前記第２導電型高濃度不
純物領域のうち不純物濃度の高い部分で、前記第２導電
型高濃度不純物領域と前記第１導電型高濃度不純物領域
とが接する。これにより、高濃度ｐｎ接合面を基板内に
形成することができる。That is, after the second conductivity type high concentration impurity region is formed in the substrate, the upper epitaxial layer is formed thereon, and the first conductivity type high concentration impurity region is formed. Therefore, the second conductive type high-concentration impurity region and the first conductive type high-concentration impurity region are in contact with each other at a portion where the impurity concentration is high in the second conductive type high-concentration impurity region. Thereby, a high-concentration pn junction surface can be formed in the substrate.
【００１９】請求項３の高濃度ｐｎ接合面を有する半導
体装置の製造方法においては、前記カソード領域の底面
が、前記第１導電型領域と前記上部エピタキシャル層の
界面近傍にある。したがって、前記第２導電型高濃度不
純物領域のうち不純物濃度がより濃い部分で、前記第１
導電型高濃度不純物領域と接する。これにより、より高
濃度ｐｎ接合面を基板内に形成することができる。According to a third aspect of the present invention, in the method of manufacturing a semiconductor device having a high-concentration pn junction surface, a bottom surface of the cathode region is near an interface between the first conductivity type region and the upper epitaxial layer. Therefore, the first conductive type high-concentration impurity region has a higher impurity concentration at the portion where the impurity concentration is higher.
It is in contact with the conductive type high concentration impurity region. Thereby, a higher concentration pn junction surface can be formed in the substrate.
【００２０】[0020]
【実施例】本発明の一実施例を図面に基づいて説明す
る。図１に、ツェナーダイオード１の製造方法を示す。An embodiment of the present invention will be described with reference to the drawings. FIG. 1 shows a method for manufacturing the Zener diode 1.
【００２１】まず、図１Ａに示すように、ｐ-型半導体
基板表面の所定の位置に、ｎ+型の埋め込み層４を形成
する。なお、この実施例では第１導電型をｐ型とし、第
２導電型をｎ型とした。つぎに、図１Ｂに示すように、
全面にｎ-型の第１エピタキシャル層８を成長させ、さ
らに、ｎ+型の埋め込み層４を取囲むように、ｐ+型の分
離領域６を形成する。これにより、島分離領域７が形成
される。つぎに、島分離領域７内に、第２導電型高濃度
不純物層であるｐ++型の埋め込みアノード領域１１を形
成する。First, as shown in FIG. 1A, an n + type buried layer 4 is formed at a predetermined position on the surface of a p − type semiconductor substrate. In this embodiment, the first conductivity type is p-type and the second conductivity type is n-type. Next, as shown in FIG. 1B,
An n − -type first epitaxial layer 8 is grown on the entire surface, and ap + -type isolation region 6 is formed so as to surround the n + -type buried layer 4. As a result, an island isolation region 7 is formed. Next, a p ++ type buried anode region 11 that is a second conductivity type high concentration impurity layer is formed in the island isolation region 7.
【００２２】つぎに、図１Ｃに示すように、ｎ-型の第
１エピタキシャル層８の上にｎ-型の第２エピタキシャ
ル層９を成長させる。この時、プロセス条件によって
は、ｐ++型の埋め込みアノード領域１１およびｐ+型の
分離領域６の上に、拡散により同じ導電型の領域がせり
あがる。なお、本実施例においては、第２エピタキシャ
ル層９が上部エピタキシャル層を構成する。Next, as shown in FIG. 1C, n - on the first epitaxial layer 8 types n - growing a second epitaxial layer 9 of the mold. At this time, depending on the process conditions, a region of the same conductivity type rises over the p ++ -type buried anode region 11 and the p + -type isolation region 6 by diffusion. In this embodiment, the second epitaxial layer 9 forms the upper epitaxial layer.
【００２３】つぎに、図１Ｄに示す様に、埋め込みアノ
ード領域１１上方の島分離領域７の表面に、前記第２導
電型不純物領域であるｐ+型のアノード取り出し領域１
３を形成する。Next, as shown in FIG. 1D, a p + -type anode extraction region 1 serving as the second conductivity type impurity region is formed on the surface of the island isolation region 7 above the buried anode region 11.
Form 3
【００２４】このアノード取り出し領域１３の深さｄ１
は、埋め込みアノード領域１１の深さｄ２より浅い。ま
た、アノード取り出し領域１３の表面積は、後述するよ
うに、埋め込みアノード領域１１の表面積より大きい
（図３参照、Ｓ１＞Ｓ２）。The depth d1 of the anode extraction region 13
Is shallower than the depth d2 of the buried anode region 11. Further, the surface area of the anode extraction region 13 is larger than the surface area of the embedded anode region 11 as described later (see FIG. 3, S1> S2).
【００２５】つぎに、図１Ｅに示す様に、アノード取り
出し領域１３に、アノード取り出し領域１３より浅い深
さでｎ++型のカソード領域１４を形成する。これによ
り、ｎ++型のカソード領域１４と、ｐ++型の埋め込みア
ノード領域１１との間で、高濃度ｐｎ接合面が形成され
る。つぎに、全面にシリコン酸化膜１８を形成した後、
カソード領域１４およびアノード取り出し領域１３の上
に、コンタクトホールを設け、カソード電極１６および
アノード電極１５を形成する。Next, as shown in FIG. 1E, an n ++ -type cathode region 14 is formed in the anode extraction region 13 at a depth smaller than that of the anode extraction region 13. Thus, the n + + -type cathode region 14, between the p ++ type buried anode region 11, high-concentration pn junction surface is formed. Next, after forming a silicon oxide film 18 on the entire surface,
A contact hole is provided on the cathode region 14 and the anode extraction region 13, and a cathode electrode 16 and an anode electrode 15 are formed.
【００２６】このようにして、図２に示すツェナーダイ
オード１が製造される。なお、図３はツェナーダイオー
ド１の平面図であり、図２は図３のＡ−Ａ断面である。Thus, the Zener diode 1 shown in FIG. 2 is manufactured. FIG. 3 is a plan view of the Zener diode 1, and FIG. 2 is a sectional view taken along the line AA of FIG.
【００２７】図３で明らかなように、アノード取り出し
領域１３の表面積Ｓ１は、埋め込みアノード領域１１の
表面積Ｓ２より大きい。As apparent from FIG. 3, the surface area S1 of the anode extraction region 13 is larger than the surface area S2 of the buried anode region 11.
【００２８】このように、ツェナーダイオード１におい
ては、ｎ++型のカソード領域１４を形成する前に、ｐ++
型の埋め込みアノード領域１１を基板内に形成する。そ
の上に、第２エピタキシャル層９を形成した後、ｎ++型
のカソード領域１４を形成している。本実施例における
不純物濃度を図４に示す。図４と図７を比較すれば明ら
かなように、界面ｍ（基板表面より２μｍ付近）におけ
る不純物濃度は従来例より、高くなっている。このよう
に、ｐ++型の埋め込みアノード領域１１のうち不純物濃
度の高い部分で、ｎ++型のカソード領域１４とｐ++型の
埋め込みアノード領域１１とが接する。これにより、高
濃度ｐｎ接合面ｍを基板内に形成することができる。As described above, in the Zener diode 1, before forming the n ++ type cathode region 14, p ++
A buried anode region 11 of the mold is formed in the substrate. After forming the second epitaxial layer 9 thereon, an n ++ -type cathode region 14 is formed. FIG. 4 shows the impurity concentration in this embodiment. 4 and 7, the impurity concentration at the interface m (around 2 μm from the substrate surface) is higher than that of the conventional example. Thus, a high impurity concentration portion of the p ++ type buried anode region 11, the buried anode region 11 of the cathode region 14 and the p ++ type n ++ type contacts. Thereby, a high-concentration pn junction surface m can be formed in the substrate.
【００２９】このように高濃度ｐｎ接合面が形成される
ので、降伏電圧を低くすることができる（約５．０〜
５．３Ｖ程度）。この降伏電圧領域では、ツェナー降伏
とアバランシェ降伏がほぼ同じ影響を受ける。したがっ
て、ツェナー降伏とアバランシェ降伏の温度特性係数が
相殺し、全体として温度特性係数がほぼ０となる。これ
により温度の変動によって降伏電圧が変動することな
く、回路設計の自由度が向上する。Since the high-concentration pn junction surface is formed as described above, the breakdown voltage can be reduced (about 5.0 to 5.0).
5.3V). In this breakdown voltage region, the Zener breakdown and the avalanche breakdown are affected almost equally. Therefore, the temperature characteristic coefficients of the Zener breakdown and the avalanche breakdown cancel each other, and the temperature characteristic coefficient becomes substantially zero as a whole. As a result, the breakdown voltage does not fluctuate due to temperature fluctuation, and the degree of freedom in circuit design is improved.
【００３０】なお、本実施例においては、カソード領域
１４の底面が、第１エピタキシャル層８と第２エピタキ
シャル層９との界面ｎ近傍に形成されている。すなわ
ち、カソード領域１４と埋め込みアノード領域１１で形
成される高濃度ｐｎ接合面ｍが界面ｎ近傍に形成され
る。これにより、より高濃度ｐｎ接合面を基板内に形成
することができる。In the present embodiment, the bottom surface of the cathode region 14 is formed near the interface n between the first epitaxial layer 8 and the second epitaxial layer 9. That is, a high-concentration pn junction surface m formed by the cathode region 14 and the buried anode region 11 is formed near the interface n. Thereby, a higher concentration pn junction surface can be formed in the substrate.
【００３１】また、本実施例においては、半導体基板内
にツェナーダイオードのみを形成した状態で説明した
が、上記ツェナーダイオードを含む半導体装置として構
成してもよい。Further, in the present embodiment, the description has been made on the condition that only the Zener diode is formed in the semiconductor substrate. However, the semiconductor device may include the Zener diode.
【００３２】なお、本実施例においては、ｎ++型の領域
が、第１導電型高濃度不純物が添加されている領域であ
り、ｐ++型の領域が第２導電型の高濃度不純物が添加さ
れている領域である。In this embodiment, the n ++ -type region is a region to which the first conductive type high concentration impurity is added, and the p ++ -type region is the second conductivity type high concentration impurity. Is an area where is added.
【００３３】[0033]
【００３４】[0034]
【００３５】[0035]
【発明の効果】請求項１または請求項２にかかる高濃度
ｐｎ接合面を有する半導体装置の製造方法においては、
前記第２導電型高濃度不純物領域を形成した後、前記上
部エピタキシャル層を形成する。また、この第２導電型
高濃度不純物領域より浅い深さで、かつ大きな表面積を
持つ第２導電型不純物領域を形成する。この前記第２導
電型不純物領域内に、前記第２導電型高濃度不純物領域
との間で、高濃度ｐｎ接合面が形成されるように、前記
第２導電型不純物領域より浅い深さで第１導電型高濃度
不純物領域を形成する。According to the method for manufacturing a semiconductor device having a high-concentration pn junction surface according to claim 1 or 2 ,
After forming the second conductivity type high concentration impurity region, the upper epitaxial layer is formed. Further, a second conductivity type impurity region having a shallower depth than the second conductivity type high concentration impurity region and having a large surface area is formed. The second conductive type impurity region is formed at a shallower depth than the second conductive type impurity region such that a high-concentration pn junction surface is formed between the second conductive type impurity region and the second conductive type high-concentration impurity region. A one conductivity type high concentration impurity region is formed.
【００３６】すなわち、前記第２導電型高濃度不純物領
域を、基板内に形成したのち、その上に前記上部エピタ
キシャル層を形成し、前記第１導電型高濃度不純物領域
を形成している。したがって、前記第２導電型高濃度不
純物領域のうち不純物濃度の高い部分で、前記第２導電
型高濃度不純物領域と前記第１導電型高濃度不純物領域
とが接するので、高濃度ｐｎ接合面を基板内に形成する
ことができる。これにより、より高濃度のｐｎ接合面を
半導体基板内に有する半導体装置の製造方法を提供する
ことができる。That is, after the second conductivity type high concentration impurity region is formed in the substrate, the upper epitaxial layer is formed thereon, and the first conductivity type high concentration impurity region is formed. Therefore, the second-conductivity-type high-concentration impurity region and the first-conductivity-type high-concentration impurity region are in contact with each other at a portion of the second-conductivity-type high-concentration impurity region where the impurity concentration is high. It can be formed in a substrate. Accordingly, it is possible to provide a method of manufacturing a semiconductor device having a higher concentration pn junction surface in a semiconductor substrate.
【００３７】請求項３の高濃度ｐｎ接合面を有する半導
体装置の製造方法においては、前記カソード領域の底面
が、前記第１導電型領域と前記上部エピタキシャル層の
界面近傍にある。したがって、前記第２導電型高濃度不
純物領域のうち不純物濃度がより濃い部分で、前記第１
導電型高濃度不純物領域と接する。これにより、より高
濃度のｐｎ接合面を半導体基板内に有するツェナーダイ
オードの製造方法を提供することができる。According to a third aspect of the present invention, in the method of manufacturing a semiconductor device having a high-concentration pn junction surface, a bottom surface of the cathode region is near an interface between the first conductivity type region and the upper epitaxial layer. Therefore, the first conductive type high-concentration impurity region has a higher impurity concentration at the portion where the impurity concentration is higher.
It is in contact with the conductive type high concentration impurity region. Accordingly, it is possible to provide a method of manufacturing a Zener diode having a higher concentration pn junction surface in a semiconductor substrate.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明にかかるツェナーダイオード１の製造方
法を示す工程図である。FIG. 1 is a process chart showing a method for manufacturing a Zener diode 1 according to the present invention.
【図２】本発明にかかる半導体装置の製造方法にて製造
したツェナーダイオード１の要部断面図である。FIG. 2 is a cross-sectional view of a main part of the Zener diode 1 manufactured by the method for manufacturing a semiconductor device according to the present invention.
【図３】本発明にかかる半導体装置の製造方法にて製造
したツェナーダイオード１の平面図である。FIG. 3 is a plan view of the Zener diode 1 manufactured by the method for manufacturing a semiconductor device according to the present invention.
【図４】ツェナーダイオード１における拡散深さと不純
物濃度との関係を示す図である。FIG. 4 is a diagram showing a relationship between a diffusion depth and an impurity concentration in the Zener diode 1.
【図５】従来のツェナーダイオード４１の要部断面図で
ある。FIG. 5 is a sectional view of a main part of a conventional zener diode 41.
【図６】従来のツェナーダイオード４１を示す平面図で
ある。FIG. 6 is a plan view showing a conventional zener diode 41.
【図７】ツェナーダイオード４１における拡散深さと不
純物濃度との関係を示す図である。FIG. 7 is a diagram showing a relationship between a diffusion depth and an impurity concentration in a Zener diode 41.
２・・・・・・・・半導体基板 ９・・・・・・・・第２エピタキシャル層（上部エピタ
キシャル層） １１・・・・・・・埋め込みアノード領域 １３・・・・・・・アノード取り出し領域 １４・・・・・・・カソード領域 ｍ・・・・・・・・高濃度ｐｎ接合面2... Semiconductor substrate 9... Second epitaxial layer (upper epitaxial layer) 11... Buried anode region 13. Region 14 Cathode region m High concentration pn junction surface
Claims (3)
に、第２導電型高濃度不純物領域を形成する第２導電型
高濃度不純物領域形成ステップ、前記第１導電型領域お
よび前記第２導電型高濃度不純物領域上に、上部エピタ
キシャル層を形成するエピタキシャル成長ステップ、前
記第２導電型高濃度不純物領域より浅い深さで、かつ大
きな表面積を持つ第２導電型不純物領域を形成する第２
導電型不純物領域形成ステップ、前記第２導電型不純物
領域内に、第１導電型高濃度不純物領域を形成するステ
ップであって、前記第２導電型高濃度不純物領域との間
で、高濃度ｐｎ接合面が形成されるように、前記第２導
電型不純物領域より浅い深さで第１導電型高濃度不純物
領域を形成する第１導電型高濃度不純物領域形成ステッ
プ、を備えたことを特徴とする高濃度ｐｎ接合面を有す
る半導体装置の製造方法。 A second conductivity type high-concentration impurity region forming step of forming a second conductivity type high-concentration impurity region on a part of the surface of the first conductivity type region of the semiconductor substrate; An epitaxial growth step of forming an upper epitaxial layer on the two-conductivity-type high-concentration impurity region; forming a second-conductivity-type impurity region having a shallower depth and a larger surface area than the second-conductivity-type high-concentration impurity region;
Forming a conductive type impurity region; and forming a first conductive type high concentration impurity region in the second conductive type impurity region, wherein a high concentration pn is formed between the second conductive type high concentration impurity region and the second conductive type high concentration impurity region. Forming a first-conductivity-type high-concentration impurity region at a depth shallower than the second-conductivity-type impurity region so that a junction surface is formed. Of manufacturing a semiconductor device having a high-concentration pn junction surface.
体装置の製造方法において、前記第１導電型高濃度不純
物領域は、カソード領域であり、前記第２導電型高濃度
不純物領域は、アノード領域であり、前記半導体基板内
に高濃度ｐｎ接合面を有する半導体装置は、ツェナーダ
イオードであること、を特徴とする高濃度ｐｎ接合面を
有する半導体装置の製造方法。 2. The method for manufacturing a semiconductor device having a high-concentration pn junction surface according to claim 1, wherein the first-conductivity-type high-concentration impurity region is a cathode region, and the second-conductivity-type high-concentration impurity region is: A method for manufacturing a semiconductor device having a high-concentration pn junction surface, characterized in that the semiconductor device which is an anode region and has a high-concentration pn junction surface in the semiconductor substrate is a Zener diode.
体装置の製造方法において、前記カソード領域の底面
が、前記第１導電型領域と前記上部エピタキシャル層の
界面近傍にあること、を特徴とする高濃度ｐｎ接合面を
有する半導体装置の製造方法。 3. The method for manufacturing a semiconductor device having a high-concentration pn junction surface according to claim 2, wherein a bottom surface of the cathode region is near an interface between the first conductivity type region and the upper epitaxial layer. Of manufacturing a semiconductor device having a high concentration pn junction surface.
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| JP11133894A JP3144527B2 (en) | 1994-05-25 | 1994-05-25 | Method for manufacturing semiconductor device having high concentration pn junction surface |
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| JP11133894A JP3144527B2 (en) | 1994-05-25 | 1994-05-25 | Method for manufacturing semiconductor device having high concentration pn junction surface |
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| Publication Number | Publication Date |
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| JPH07321347A JPH07321347A (en) | 1995-12-08 |
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