JP3144479B2 - 半導体素子用高純度導電性膜およびそれを用いた半導体素子 - Google Patents
半導体素子用高純度導電性膜およびそれを用いた半導体素子Info
- Publication number
- JP3144479B2 JP3144479B2 JP02125598A JP2125598A JP3144479B2 JP 3144479 B2 JP3144479 B2 JP 3144479B2 JP 02125598 A JP02125598 A JP 02125598A JP 2125598 A JP2125598 A JP 2125598A JP 3144479 B2 JP3144479 B2 JP 3144479B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive film
- semiconductor device
- semiconductor
- purity
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子用のコン
タクトバリアー層またはゲート電極などを形成するため
の高純度導電性膜に関する。
タクトバリアー層またはゲート電極などを形成するため
の高純度導電性膜に関する。
【０００２】
【従来の技術】半導体素子のコンタクト部では、アルミ
ニウム配線中へのシリコンの析出を防止する一方、アル
ミニウム配線からｐ−ｎ基板方向に拡散するアルミニウ
ム原子によってＰｎ接合が破壊されることを防止するた
めのコンタクトバリアー層として、例えばＴｉＮ膜など
がシリコン基板とアルミニウム配線との間に形成されて
いる。こうしたコンタクトバリアー層の材料としては、
低抵抗であり、しかもＬＳＩ製造プロセス上の要求によ
り耐熱性、および化学的安定性という特性が要求され
る。以上に述べた、コンタクトバリアー層の材料に対す
る要求を満足するものとして、高融点金属あるいは高融
点金属からなる合金、金属の珪化物、Ｔｉ，Ｔａ，Ｔｉ
−Ｗ合金の窒化膜の適用が考えられており、一部は実施
されている。
ニウム配線中へのシリコンの析出を防止する一方、アル
ミニウム配線からｐ−ｎ基板方向に拡散するアルミニウ
ム原子によってＰｎ接合が破壊されることを防止するた
めのコンタクトバリアー層として、例えばＴｉＮ膜など
がシリコン基板とアルミニウム配線との間に形成されて
いる。こうしたコンタクトバリアー層の材料としては、
低抵抗であり、しかもＬＳＩ製造プロセス上の要求によ
り耐熱性、および化学的安定性という特性が要求され
る。以上に述べた、コンタクトバリアー層の材料に対す
る要求を満足するものとして、高融点金属あるいは高融
点金属からなる合金、金属の珪化物、Ｔｉ，Ｔａ，Ｔｉ
−Ｗ合金の窒化膜の適用が考えられており、一部は実施
されている。
【０００３】近年、半導体素子の高集積化が進み、これ
によって素子構造がさらに微細化する傾向にある。スケ
ーリングの原理によれば、ＩＣの横方向の寸法の縮小を
対応して、縦方向のデバイスの寸法もほぼ同じ割合で縮
小することが知られている。それによるとソース−ドレ
イン領域の接合深さは、例えばデザインルールが０．５
μｍの１６Ｍ−ＤＲＡＭでは、接合深さが０．１〜０．
１５μｍになることが予想される。ソース−ドレイン領
域の接合深さが小さくなるにつれて、素子のリーク電流
は増大する傾向にある。これはコンタクトバリアー層の
材料中に含まれる不純物のソース−ドレイン領域に対す
る影響が、ソース−ドレイン領域の接合深さが小さくな
るのに対応して相対的に大きくなり、リーク電流を誘発
するためである。一般に半導体素子のリーク電流は誤動
作の原因となり半導体素子の信頼性低下の原因となるの
でより低い値となることが望まれており、ソース−ドレ
イン領域の接合深さとコンタクトバリアー層中の不純物
に対応して起こるリーク電流の増大は、今後の半導体素
子の高集積化への障害となると考えられている。
によって素子構造がさらに微細化する傾向にある。スケ
ーリングの原理によれば、ＩＣの横方向の寸法の縮小を
対応して、縦方向のデバイスの寸法もほぼ同じ割合で縮
小することが知られている。それによるとソース−ドレ
イン領域の接合深さは、例えばデザインルールが０．５
μｍの１６Ｍ−ＤＲＡＭでは、接合深さが０．１〜０．
１５μｍになることが予想される。ソース−ドレイン領
域の接合深さが小さくなるにつれて、素子のリーク電流
は増大する傾向にある。これはコンタクトバリアー層の
材料中に含まれる不純物のソース−ドレイン領域に対す
る影響が、ソース−ドレイン領域の接合深さが小さくな
るのに対応して相対的に大きくなり、リーク電流を誘発
するためである。一般に半導体素子のリーク電流は誤動
作の原因となり半導体素子の信頼性低下の原因となるの
でより低い値となることが望まれており、ソース−ドレ
イン領域の接合深さとコンタクトバリアー層中の不純物
に対応して起こるリーク電流の増大は、今後の半導体素
子の高集積化への障害となると考えられている。
【０００４】コンタクトバリアー中に含まれる不純物と
しては、特に次の不純物が半導体素子に悪影響をおよび
ぼすおそれがあるとされ、その低減化が図られている。
しては、特に次の不純物が半導体素子に悪影響をおよび
ぼすおそれがあるとされ、その低減化が図られている。
【０００５】（１）Ｎａ，Ｋなどのアルカリ金属（界面
準位の発生） Ｎａ，ＫはＳｉＯ2 中を拡散し易い元素であり、デバイ
スの製造プロセス中にＳｉとゲート絶縁膜（ＳｉＯ2 ）
の界面に移動し、その一部はイオン化して正電荷になっ
て、界面準位を発生させる。このような界面における電
荷はチャンネルを流れるキャリアーなどＳｉ中の電荷を
トラップして問題となる。
準位の発生） Ｎａ，ＫはＳｉＯ2 中を拡散し易い元素であり、デバイ
スの製造プロセス中にＳｉとゲート絶縁膜（ＳｉＯ2 ）
の界面に移動し、その一部はイオン化して正電荷になっ
て、界面準位を発生させる。このような界面における電
荷はチャンネルを流れるキャリアーなどＳｉ中の電荷を
トラップして問題となる。
【０００６】（２）Ｕ，Ｔｈなどの放射性元素（ソフト
エラー） Ｕ，Ｔｈなどは微量放射性物質が放射線崩壊し、その際
に放出されるα線によりＳｉ中に電子−正孔対が誘発さ
れ、その電荷により一時的に誤動作を起こす。
エラー） Ｕ，Ｔｈなどは微量放射性物質が放射線崩壊し、その際
に放出されるα線によりＳｉ中に電子−正孔対が誘発さ
れ、その電荷により一時的に誤動作を起こす。
【０００７】（３）Ｆｅ，Ｃｒなどの重金属（界面特性
の低化） Ｆｅ，Ｃｒなどの重金属は、Ｎａ，Ｋなどのアルカリ金
属に比べて膜中に含まれる濃度が高いため、Ｎａ，Ｋほ
ど移動度が大きくなってもＳｉ−ＳｉＯ2 界面に集ま
り、界面準位の発生や、閾値電圧の原因となる。
の低化） Ｆｅ，Ｃｒなどの重金属は、Ｎａ，Ｋなどのアルカリ金
属に比べて膜中に含まれる濃度が高いため、Ｎａ，Ｋほ
ど移動度が大きくなってもＳｉ−ＳｉＯ2 界面に集ま
り、界面準位の発生や、閾値電圧の原因となる。
【０００８】半導体素子用材料には、製造プロセスによ
っても異なるが、これらの不純物が単位体積当たり、原
子数でおよそ１×１０19個／cm3 程度含まれている。こ
れらの不純物の中には先に記した界面準位の発生、界面
特性の劣化などの影響の他にもリーク電流を増大させる
作用もあると考えられているものもあり、既に極力低減
されているが、今後の半導体素子の高集積化に伴いさら
なるリーク電流の低減が求められている。
っても異なるが、これらの不純物が単位体積当たり、原
子数でおよそ１×１０19個／cm3 程度含まれている。こ
れらの不純物の中には先に記した界面準位の発生、界面
特性の劣化などの影響の他にもリーク電流を増大させる
作用もあると考えられているものもあり、既に極力低減
されているが、今後の半導体素子の高集積化に伴いさら
なるリーク電流の低減が求められている。
【０００９】一方、半導体素子のゲート部位を形成する
ゲート電極材料としては、低抵抗性および、耐熱性が求
められていることから、コンタクトバリアー材料と同
様、高融点金属の適用が考えられている。やはり素子の
高集積化に伴って、ソース−ドレイン領域の接合深さが
減少し、ゲート電極とｐｎ接合界面との距離が短かくな
り、またＳｉＯ2 膜厚も小さくなるため、ゲート電極と
ソース−ドレイン領域がＳｉＯ2 を介して近接する部分
から、コンタクトバリアー材料の場合と同様に電極材料
中の不純物がソース−ドレイン領域に影響を与え、リー
ク電流を誘発するので、半導体素子のリーク電流の増加
の可能性は高くなる。
ゲート電極材料としては、低抵抗性および、耐熱性が求
められていることから、コンタクトバリアー材料と同
様、高融点金属の適用が考えられている。やはり素子の
高集積化に伴って、ソース−ドレイン領域の接合深さが
減少し、ゲート電極とｐｎ接合界面との距離が短かくな
り、またＳｉＯ2 膜厚も小さくなるため、ゲート電極と
ソース−ドレイン領域がＳｉＯ2 を介して近接する部分
から、コンタクトバリアー材料の場合と同様に電極材料
中の不純物がソース−ドレイン領域に影響を与え、リー
ク電流を誘発するので、半導体素子のリーク電流の増加
の可能性は高くなる。
【００１０】
【発明が解決しようとする課題】以上に述べたように、
半導体素子の高集積化に伴い、そのリーク電流の増加が
当然無視できないものとなる。本発明は、高信頼性の半
導体素子を得るために高融点金属、高融点金属からなる
合金、高融点金属の珪化物、Ｔｉ，Ｔａ，Ｗ，Ｔｉ−Ｗ
合金の窒化物からなる膜をコンタクトバリアー層または
ゲート電極などに用い、半導体素子のリーク電流を抑え
ることを目的とする。
半導体素子の高集積化に伴い、そのリーク電流の増加が
当然無視できないものとなる。本発明は、高信頼性の半
導体素子を得るために高融点金属、高融点金属からなる
合金、高融点金属の珪化物、Ｔｉ，Ｔａ，Ｗ，Ｔｉ−Ｗ
合金の窒化物からなる膜をコンタクトバリアー層または
ゲート電極などに用い、半導体素子のリーク電流を抑え
ることを目的とする。
【００１１】
【課題を解決するための手段と作用】本発明は、ＣＶＤ
法によって得られた導電体中のＡｌ含有量が原子数で１
×１０18個／cm3 以下であることを特徴とする半導体素
子用高純度導電性膜である。またＣＶＤ法によって得ら
れた導電体中のＡｌ含有量が原子数で１×１０18個／cm
3 以下である半導体素子用高純度導電性膜において、導
電体が、Ｔｉ，Ｗ，Ｍｏ，Ｚｒ，Ｈｆ，Ｔａ，Ｖ，Ｎ
ｂ，Ｉｒ，Ｆｅ，Ｎｉ，Ｃｒ，Ｃｏ，Ｐｄ，Ｐｔから選
ばれた少なくとも１種の金属からなることを特徴とする
半導体素子用高純度導電性膜である。またＣＶＤ法によ
って得られた導電体中のＡｌ含有量が原子数で１×１０
18個／cm3 以下である半導体素子用高純度導電性膜にお
いて、導電体が、Ｔｉ，Ｗ，Ｍｏ，Ｚｒ，Ｈｆ，Ｔａ，
Ｖ，Ｎｂ，Ｉｒ，Ｆｅ，Ｎｉ，Ｃｒ，Ｃｏ，Ｐｄ，Ｐｔ
から選ばれた少なくとも１種の金属の珪化物からなるこ
とを特徴とする半導体素子用高純度導電性膜である。ま
た、ＣＶＤ法によって得られた導電体中のＡｌ含有量が
原子数で１×１０18個／cm3 以下である半導体素子用高
純度導電性膜において、導電体が、Ｔｉ，Ｗ，Ｔａ−Ｗ
合金のいずれかの窒化物からなることを特徴とする半導
体素子用高純度導電性膜である。また前記膜を用いてな
ることを特徴とする半導体素子である。
法によって得られた導電体中のＡｌ含有量が原子数で１
×１０18個／cm3 以下であることを特徴とする半導体素
子用高純度導電性膜である。またＣＶＤ法によって得ら
れた導電体中のＡｌ含有量が原子数で１×１０18個／cm
3 以下である半導体素子用高純度導電性膜において、導
電体が、Ｔｉ，Ｗ，Ｍｏ，Ｚｒ，Ｈｆ，Ｔａ，Ｖ，Ｎ
ｂ，Ｉｒ，Ｆｅ，Ｎｉ，Ｃｒ，Ｃｏ，Ｐｄ，Ｐｔから選
ばれた少なくとも１種の金属からなることを特徴とする
半導体素子用高純度導電性膜である。またＣＶＤ法によ
って得られた導電体中のＡｌ含有量が原子数で１×１０
18個／cm3 以下である半導体素子用高純度導電性膜にお
いて、導電体が、Ｔｉ，Ｗ，Ｍｏ，Ｚｒ，Ｈｆ，Ｔａ，
Ｖ，Ｎｂ，Ｉｒ，Ｆｅ，Ｎｉ，Ｃｒ，Ｃｏ，Ｐｄ，Ｐｔ
から選ばれた少なくとも１種の金属の珪化物からなるこ
とを特徴とする半導体素子用高純度導電性膜である。ま
た、ＣＶＤ法によって得られた導電体中のＡｌ含有量が
原子数で１×１０18個／cm3 以下である半導体素子用高
純度導電性膜において、導電体が、Ｔｉ，Ｗ，Ｔａ−Ｗ
合金のいずれかの窒化物からなることを特徴とする半導
体素子用高純度導電性膜である。また前記膜を用いてな
ることを特徴とする半導体素子である。
【００１２】半導体素子のリーク電流は、コンタクトバ
リアー層またはゲート電極の材料に含まれる不純物が、
ソース−ドレイン領域に影響を与えて誘発される。本発
明はこれらコンタクトバリアー層またはゲート電極の材
料において、従来不純物として重視されていなかったＡ
ｌの濃度がこのリーク電流に大きく関与することを見出
してなされたものである。
リアー層またはゲート電極の材料に含まれる不純物が、
ソース−ドレイン領域に影響を与えて誘発される。本発
明はこれらコンタクトバリアー層またはゲート電極の材
料において、従来不純物として重視されていなかったＡ
ｌの濃度がこのリーク電流に大きく関与することを見出
してなされたものである。
【００１３】本発明においてＡｌ含有量を原子数で１×
１０18個／cm3 以下としたのは、１×１０18個／cm3 を
超える程度にＡｌ含有量が大きくなるにつれてリーク電
流が増加し、またソース−ドレイン領域の接合深さが大
きくなるにつれてコンタクトバリアー層中に含まれるＡ
ｌの影響を受け易くなり、リーク電流は増加するが、１
×１０18個／cm3 以下にすれば、ソース−ドレイン領域
の接合深さに関係なくリーク電流はほぼ一定の低い値に
抑えられるからである。
１０18個／cm3 以下としたのは、１×１０18個／cm3 を
超える程度にＡｌ含有量が大きくなるにつれてリーク電
流が増加し、またソース−ドレイン領域の接合深さが大
きくなるにつれてコンタクトバリアー層中に含まれるＡ
ｌの影響を受け易くなり、リーク電流は増加するが、１
×１０18個／cm3 以下にすれば、ソース−ドレイン領域
の接合深さに関係なくリーク電流はほぼ一定の低い値に
抑えられるからである。
【００１４】本発明に係る導電性膜を構成する材料とし
て使用されるＴｉ，Ｗ，Ｍｏ，Ｚｒ，Ｈｆ，Ｔａ，Ｖ，
Ｎｂ，Ｉｒ，Ｆｅ，Ｎｉ，Ｃｒ，Ｃｏ，Ｐｄ，Ｐｔの金
属およびこれらの金属の珪化物、窒化物はいずれも優れ
た導電性および低抵抗特性を有し、１種または２種以上
組み合せて使用される。
て使用されるＴｉ，Ｗ，Ｍｏ，Ｚｒ，Ｈｆ，Ｔａ，Ｖ，
Ｎｂ，Ｉｒ，Ｆｅ，Ｎｉ，Ｃｒ，Ｃｏ，Ｐｄ，Ｐｔの金
属およびこれらの金属の珪化物、窒化物はいずれも優れ
た導電性および低抵抗特性を有し、１種または２種以上
組み合せて使用される。
【００１５】上記本発明の導電性膜のうち、ＴｉＮ，Ｍ
ｏ，Ｗ，ＴｉＳｉ2 ，ＣｏＳｉ2 などは特に熱的安定
性、化学的安定性に優れ、しかもコンタクトバリアーに
用いた場合、コンタクト抵抗を低減する効果があるため
実用上好ましい。
ｏ，Ｗ，ＴｉＳｉ2 ，ＣｏＳｉ2 などは特に熱的安定
性、化学的安定性に優れ、しかもコンタクトバリアーに
用いた場合、コンタクト抵抗を低減する効果があるため
実用上好ましい。
【００１６】しかしながら、上記薄膜中に含まれるＡｌ
がその後のプロセスにおいてコンタクトバリアー層とソ
ースあるいはドレイン界面に偏析し、界面に残っていた
酸素と反応したり、あるいはＳｉの自然酸化膜を還元し
てＡｌ2 Ｏ3 を形成する可能性が高い。それにより、コ
ンタクト抵抗が上昇して問題となる。そこで本発明者ら
は上記薄膜中のＡｌ濃度とそれらの薄膜でコンタクトバ
リアー層を形成したときのコンタクト抵抗の関連性を調
べた。その結果、Ａｌ濃度が１×1018個／cm3以下であ
れば、上述のようなＡｌ2 Ｏ3 形成によるコンタクト抵
抗の上昇という問題は回避でき、実用上全く問題が生じ
ないことが明らかとなった。
がその後のプロセスにおいてコンタクトバリアー層とソ
ースあるいはドレイン界面に偏析し、界面に残っていた
酸素と反応したり、あるいはＳｉの自然酸化膜を還元し
てＡｌ2 Ｏ3 を形成する可能性が高い。それにより、コ
ンタクト抵抗が上昇して問題となる。そこで本発明者ら
は上記薄膜中のＡｌ濃度とそれらの薄膜でコンタクトバ
リアー層を形成したときのコンタクト抵抗の関連性を調
べた。その結果、Ａｌ濃度が１×1018個／cm3以下であ
れば、上述のようなＡｌ2 Ｏ3 形成によるコンタクト抵
抗の上昇という問題は回避でき、実用上全く問題が生じ
ないことが明らかとなった。
【００１７】本発明の導電性膜の結晶状態は、結晶体、
アモルファス（非晶質）のどちらでも半導体素子のリー
ク電流を低減する効果が得られる。一般にアモルファス
は熱的安定性がやや劣るが、Ｔａ−Ｉｒ，Ｎｉ−Ｎｂ，
Ｆｅ−Ｗ等の金属は比較的に安定であるため、実用上ア
モルファスとして使われる。このようなアモルファス合
金は粒界が存在しないため、Ａｌが高速で拡散しにく
く、より良い効果が得られる。
アモルファス（非晶質）のどちらでも半導体素子のリー
ク電流を低減する効果が得られる。一般にアモルファス
は熱的安定性がやや劣るが、Ｔａ−Ｉｒ，Ｎｉ−Ｎｂ，
Ｆｅ−Ｗ等の金属は比較的に安定であるため、実用上ア
モルファスとして使われる。このようなアモルファス合
金は粒界が存在しないため、Ａｌが高速で拡散しにく
く、より良い効果が得られる。
【００１８】本発明の導電性膜は例えば下記の要領で製
造される。すなわち、高融点金属、または高融点合金
膜、高融点金属シリサイド膜、Ｔｉ，Ｔａ，Ｗ，Ｔｉ−
Ｗ合金の窒化膜からなる高純度のコンタクトバリアー
膜、またはゲート電極膜を形成する場合、半導体素子の
成膜に一般的に用いられるスパッタリング法を用い、そ
の際Ａｌ濃度を所定値以下に低減したスパッタリングタ
ーゲットを使用して成膜することにより、生成膜中のＡ
ｌ含有量を抑制する。スパッタリングターゲット中のＡ
ｌの濃度と膜中のそれとは相関関係があり、例えば、Ｔ
ｉ−Ｗ合金、Ｍｏシリサイド膜中のＡｌ原子の含有量を
１×１０18個／cm3 以下に抑えるには、Ｔｉ−Ｗ合金製
スパッタリングターゲットまたはＭｏシリサイドスパッ
タリングターゲット中のＡｌ濃度を原子比で３０ｐｐｍ
以下、好ましくは１０ｐｐｍ以下、さらに好ましくは１
ｐｐｍ以下に抑え、このターゲットを用いてスパッタリ
ングを行い成膜する。
造される。すなわち、高融点金属、または高融点合金
膜、高融点金属シリサイド膜、Ｔｉ，Ｔａ，Ｗ，Ｔｉ−
Ｗ合金の窒化膜からなる高純度のコンタクトバリアー
膜、またはゲート電極膜を形成する場合、半導体素子の
成膜に一般的に用いられるスパッタリング法を用い、そ
の際Ａｌ濃度を所定値以下に低減したスパッタリングタ
ーゲットを使用して成膜することにより、生成膜中のＡ
ｌ含有量を抑制する。スパッタリングターゲット中のＡ
ｌの濃度と膜中のそれとは相関関係があり、例えば、Ｔ
ｉ−Ｗ合金、Ｍｏシリサイド膜中のＡｌ原子の含有量を
１×１０18個／cm3 以下に抑えるには、Ｔｉ−Ｗ合金製
スパッタリングターゲットまたはＭｏシリサイドスパッ
タリングターゲット中のＡｌ濃度を原子比で３０ｐｐｍ
以下、好ましくは１０ｐｐｍ以下、さらに好ましくは１
ｐｐｍ以下に抑え、このターゲットを用いてスパッタリ
ングを行い成膜する。
【００１９】また請求項２に記載した高融点金属およ
び、高融点金属からなる合金、および請求項３に記載し
た金属の珪化物で導電製膜を形成する場合は、Ａｌ濃度
を３０ｐｐｍ以下、好ましくは１０ｐｐｍ以下、さらに
好ましくは１ｐｐｍ以下に抑えたターゲットを用いてス
パッタリングを行なうことにより、膜中のＡｌ含有量を
１×１０18個／cm3 以下に抑えることができる。請求項
４に記載したＴｉ，Ｔａ，Ｗ，Ｔｉ−Ｗ合金の窒化物で
導電性膜を形成する場合についてもＴｉ，Ｔａ，Ｗ，Ｔ
ｉ−Ｗ合金製ターゲット中のＡｌ濃度を３０ｐｐｍ以
下、好ましくは１０ｐｐｍ以下、さらに好ましくは１ｐ
ｐｍ以下にし、窒素ガス雰囲気中で活性スパッタリング
を行なうことにより、膜中のＡｌ含有量を上記の値（１
×1018／cm3）以下に抑えることができる。また、従来
より積層膜の界面に集まり界面特性を劣化させたり、接
合リークの原因となると言われてきた重金属元素やアル
カリ金属の濃度は充分に低減する必要がある。
び、高融点金属からなる合金、および請求項３に記載し
た金属の珪化物で導電製膜を形成する場合は、Ａｌ濃度
を３０ｐｐｍ以下、好ましくは１０ｐｐｍ以下、さらに
好ましくは１ｐｐｍ以下に抑えたターゲットを用いてス
パッタリングを行なうことにより、膜中のＡｌ含有量を
１×１０18個／cm3 以下に抑えることができる。請求項
４に記載したＴｉ，Ｔａ，Ｗ，Ｔｉ−Ｗ合金の窒化物で
導電性膜を形成する場合についてもＴｉ，Ｔａ，Ｗ，Ｔ
ｉ−Ｗ合金製ターゲット中のＡｌ濃度を３０ｐｐｍ以
下、好ましくは１０ｐｐｍ以下、さらに好ましくは１ｐ
ｐｍ以下にし、窒素ガス雰囲気中で活性スパッタリング
を行なうことにより、膜中のＡｌ含有量を上記の値（１
×1018／cm3）以下に抑えることができる。また、従来
より積層膜の界面に集まり界面特性を劣化させたり、接
合リークの原因となると言われてきた重金属元素やアル
カリ金属の濃度は充分に低減する必要がある。
【００２０】本発明の導電性膜はＣＶＤ法でも成膜され
る。その場合はＣＶＤ用のガス中のＡｌ濃度を低減する
ことにより膜中のＡｌ含有量を低い値に抑えることがで
きる。
る。その場合はＣＶＤ用のガス中のＡｌ濃度を低減する
ことにより膜中のＡｌ含有量を低い値に抑えることがで
きる。
【００２１】以下に実施例により本発明を詳しく説明す
る。
る。
【００２２】
【発明の実施の形態】実施例１ 図３に示すようにｎ型基板３上に形成したｐ＋領域２上
にＭｏからなる導電性膜としてのコンタクトバリアー層
１を形成し、さらにその上に配線膜としてのＡｌ層４を
形成したダイオードを半導体素子として作成した。この
ダイオードのソース−ドレイン領域の接合深さは約０．
３μｍ、開孔部の面積は１．５×１．５μｍ2 である。
このダイオードは半導体素子のコンタクト部をモデル化
し、コンタクト部の面積、コンタクトバリアー層の厚
さ、ソース−ドレイン領域の接合深さは、実デバイスを
模擬している。
にＭｏからなる導電性膜としてのコンタクトバリアー層
１を形成し、さらにその上に配線膜としてのＡｌ層４を
形成したダイオードを半導体素子として作成した。この
ダイオードのソース−ドレイン領域の接合深さは約０．
３μｍ、開孔部の面積は１．５×１．５μｍ2 である。
このダイオードは半導体素子のコンタクト部をモデル化
し、コンタクト部の面積、コンタクトバリアー層の厚
さ、ソース−ドレイン領域の接合深さは、実デバイスを
模擬している。
【００２３】ここで、コンタクトバリアー層は下記のよ
うに形成した。すなわち、導電性膜としてのＭｏコンタ
クトバリアー層はＡｌ濃度０．１ｐｐｍ以下のＭｏＣｌ
5 ガスにＡｌを微量（約５０ｐｐｍ）を添加したガスお
よび、Ａｌ濃度０．１ｐｐｍ以下のＭｏＣｌ5 ガスを用
いてＣＶＤ法で形成した。各バリアー層をフレームレス
原子吸光法で測定したところ、各Ｍｏ膜中のＡｌ含有量
は原子数で、それぞれ３×１０18個／cm3 、３×１０17
個／cm3 であった。また膜厚は約１００nmである。
うに形成した。すなわち、導電性膜としてのＭｏコンタ
クトバリアー層はＡｌ濃度０．１ｐｐｍ以下のＭｏＣｌ
5 ガスにＡｌを微量（約５０ｐｐｍ）を添加したガスお
よび、Ａｌ濃度０．１ｐｐｍ以下のＭｏＣｌ5 ガスを用
いてＣＶＤ法で形成した。各バリアー層をフレームレス
原子吸光法で測定したところ、各Ｍｏ膜中のＡｌ含有量
は原子数で、それぞれ３×１０18個／cm3 、３×１０17
個／cm3 であった。また膜厚は約１００nmである。
【００２４】次にＭｏコンタクトバリアー層中のＡｌ含
有量とｐｎ接合リーク電流との関係を調べた。まず各ダ
イオードに逆バイアス電圧をＯＶから印加し、電圧を徐
々に増加させ、ブレークダウンまでの各ダイオードのリ
ーク電流を調べた。その結果を図１に示す。
有量とｐｎ接合リーク電流との関係を調べた。まず各ダ
イオードに逆バイアス電圧をＯＶから印加し、電圧を徐
々に増加させ、ブレークダウンまでの各ダイオードのリ
ーク電流を調べた。その結果を図１に示す。
【００２５】図１において、曲線ＡはＡｌ含有量が３×
１０18個／cm3 、曲線ＢはＡｌ含有量が３×１０17個／
cm3 の膜をそれぞれ形成したダイオードの電流−電圧特
性を示している。いずれの膜においてもＡｌ，Ｍｏ以外
の重金属元素の含有量は１×１０17個／cm3 以下、アル
カリ金属が５×１０16個／cm3 以下で同程度に充分低い
値である。図１の結果から明らかなように、Ａｌ含有量
を所定値（１×１０18個）以下に低減したＢ曲線に示す
ダイオードによれば、ピーク電流値は殆ど変化はない一
方、Ａのサンプルでは大幅に増大している。他の有害不
純物濃度が充分に低い値であることから、リーク電流の
増加はＡｌ含有量の増加によると考えられる。したがっ
て、膜中のＡｌ含有量を低減することにより、リーク電
流の増加を効果的に抑制することができる。
１０18個／cm3 、曲線ＢはＡｌ含有量が３×１０17個／
cm3 の膜をそれぞれ形成したダイオードの電流−電圧特
性を示している。いずれの膜においてもＡｌ，Ｍｏ以外
の重金属元素の含有量は１×１０17個／cm3 以下、アル
カリ金属が５×１０16個／cm3 以下で同程度に充分低い
値である。図１の結果から明らかなように、Ａｌ含有量
を所定値（１×１０18個）以下に低減したＢ曲線に示す
ダイオードによれば、ピーク電流値は殆ど変化はない一
方、Ａのサンプルでは大幅に増大している。他の有害不
純物濃度が充分に低い値であることから、リーク電流の
増加はＡｌ含有量の増加によると考えられる。したがっ
て、膜中のＡｌ含有量を低減することにより、リーク電
流の増加を効果的に抑制することができる。
【００２６】実施例２ Ｗからなるコンタクトバリアー層を有し、他は実施例１
と同様な構成のダイオードを用いてＷコンタクトバリア
ー層中のＡｌ含有量とｐｎ接合リーク電流の関連性を調
べた。導電性膜としてのＷコンタクトバリアー層は、
０．１ｐｐｍ以下のＷＦ6 ガスに微量のＡｌ（６０ｐｐ
ｍ）を添加したガスおよびＡｌ濃度が０．１ｐｐｍ以下
のＷＦ6 ガスをそれぞれ用いてＣＶＤ法により形成し
た。それぞれのＷ膜中のＡｌ含有量は、フレームレス原
子吸光法で測定したところ、０．５×１０19個／cm3 、
４×１０17個／cm3 であった。また膜厚は約８０nmであ
る。各測定は全て実施例１と同様の方法で行なった。逆
バイアス電圧に対するｐｎ接合リーク電流値の測定結果
を図２に示す。
と同様な構成のダイオードを用いてＷコンタクトバリア
ー層中のＡｌ含有量とｐｎ接合リーク電流の関連性を調
べた。導電性膜としてのＷコンタクトバリアー層は、
０．１ｐｐｍ以下のＷＦ6 ガスに微量のＡｌ（６０ｐｐ
ｍ）を添加したガスおよびＡｌ濃度が０．１ｐｐｍ以下
のＷＦ6 ガスをそれぞれ用いてＣＶＤ法により形成し
た。それぞれのＷ膜中のＡｌ含有量は、フレームレス原
子吸光法で測定したところ、０．５×１０19個／cm3 、
４×１０17個／cm3 であった。また膜厚は約８０nmであ
る。各測定は全て実施例１と同様の方法で行なった。逆
バイアス電圧に対するｐｎ接合リーク電流値の測定結果
を図２に示す。
【００２７】図２において、曲線ＡはＡｌ含有量が０．
５×１０19個／cm3 、曲線ＢはＡｌ含有量が４×１０17
個／cm3 の膜をそれぞれ形成したダイオードの電流−電
圧特性を示している。なお、いずれの膜においてもＡ
ｌ，Ｗ以外の重金属元素の含有量は１×１０17個／cm3
以下、アルカリ金属が３×１０16個／cm3 以下と充分に
低い値である。したがって、図２の曲線Ｂから明らかな
ように、Ａｌ含有量を所定値以下にすることによりリー
ク電流の増加を効果的に抑制することができる。
５×１０19個／cm3 、曲線ＢはＡｌ含有量が４×１０17
個／cm3 の膜をそれぞれ形成したダイオードの電流−電
圧特性を示している。なお、いずれの膜においてもＡ
ｌ，Ｗ以外の重金属元素の含有量は１×１０17個／cm3
以下、アルカリ金属が３×１０16個／cm3 以下と充分に
低い値である。したがって、図２の曲線Ｂから明らかな
ように、Ａｌ含有量を所定値以下にすることによりリー
ク電流の増加を効果的に抑制することができる。
【００２８】
【発明の効果】本発明の半導体素子用高純度導電性膜を
用い、コンタクトバリアーまたはゲート電極などを形成
することにより、リーク電流を低く抑える効果があり、
信頼性が高い半導体素子が得られ、今後の半導体素子の
高集積化にも充分に対応できる。
用い、コンタクトバリアーまたはゲート電極などを形成
することにより、リーク電流を低く抑える効果があり、
信頼性が高い半導体素子が得られ、今後の半導体素子の
高集積化にも充分に対応できる。
【図１】Ａｌ含有量が異なるＭｏからなるコンタクトバ
リアー層を形成したダイオードのリーク電流特性を示す
特性図。
リアー層を形成したダイオードのリーク電流特性を示す
特性図。
【図２】Ａｌ含有量が異なるＷからなるコンタクトバリ
アー層を形成したダイオードのリーク電流特性を示す特
性図。
アー層を形成したダイオードのリーク電流特性を示す特
性図。
【図３】実施例１〜２に使用した半導体素子としてのダ
イオードの構成例を示す概略図。
イオードの構成例を示す概略図。
１ コンタクトバリアー層 ２ ｐ＋領域 ３ ｎ型基盤 ４ Ａｌ層 ５ ＳｉＯ2
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/88 Ｍ 21/90 Ｃ (72)発明者 小畑 稔 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 総合研究所内 (72)発明者 宮内 正視 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 総合研究所内 (72)発明者 河合 光雄 神奈川県横浜市磯子区新杉田町８番地 株式会社東芝 横浜事業所内 (72)発明者 山野辺 尚 神奈川県横浜市磯子区新杉田町８番地 株式会社東芝 横浜事業所内 (72)発明者 牧 利広 神奈川県横浜市磯子区新杉田町８番地 株式会社東芝 横浜事業所内 (72)発明者 八木 典章 神奈川県横浜市磯子区新杉田町８番地 株式会社東芝 横浜事業所内 (72)発明者 安藤 茂 東京都港区芝浦一丁目１番１号 株式会 社東芝 本社事務所内 (72)発明者 小塙 佳子 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 総合研究所内 (56)参考文献 特開 昭60−66425（ＪＰ，Ａ) 特開 平５−211326（ＪＰ，Ａ)
Claims (17)
- 【請求項１】 ＣＶＤ法により得られた導電体から成
り、この導電体中のＡｌ含有量が原子数で１×１０１８
個／ｃｍ３以下であり、半導体素子のコンタクトバリア
ー層またはゲート電極に用いられ、半導体素子のリーク
電流を抑制することを特徴とする半導体素子用高純度導
電性膜。 - 【請求項２】 導電体が、Ｔｉ，Ｗ，Ｍｏ，Ｚｒ，Ｈ
ｆ，Ｔａ，Ｖ，Ｎｂ，Ｉｒ，Ｃｏ，Ｐｄ，Ｐｔから選ば
れた少なくとも１種の金属からなることを特徴とする請
求項１記載の半導体素子用高純度導電性膜。 - 【請求項３】 導電体が、Ｔｉ，Ｗ，Ｍｏ，Ｚｒ，Ｈ
ｆ，Ｔａ，Ｖ，Ｎｂ，Ｉｒ，Ｆｅ，Ｎｉ，Ｃｒ，Ｃｏ，
Ｐｄ，Ｐｔから選ばれた少なくとも１種の金属の珪化物
からなることを特徴とする請求項１記載の半導体素子用
高純度導電性膜。 - 【請求項４】 ＣＶＤ法により成膜後、反応させること
により得られることを特徴とする請求項３記載の半導体
素子用高純度導電性膜。 - 【請求項５】 導電体が、Ｔｉ，Ｗ，Ｍｏ，Ｚｒ，Ｈ
ｆ，Ｔａ，Ｖ，Ｎｂ，Ｉｒ，Ｆｅ，Ｎｉ，Ｃｒ，Ｃｏ，
Ｐｄ，Ｐｔから選ばれた少なくとも１種の金属の窒化物
から成ることを特徴とする請求項１記載の半導体素子用
高純度導電性膜。 - 【請求項６】 導電体が、Ｔｉ，Ｗ，Ｔａ−Ｗ合金のい
ずれかの窒化物から成ることを特徴とする請求項１記載
の半導体素子用高純度導電性膜。 - 【請求項７】 請求項１ないし６のいずれかに記載の半
導体素子用高純度導電性膜を用いて成ることを特徴とす
る半導体素子。 - 【請求項８】 前記半導体素子の回路は、少なくとも半
導体基板表面に形成されたソースおよびドレインと、前
記半導体基板上部に形成されたゲート電極とを有する半
導体素子を含むことを特徴とする請求項７記載の半導体
素子。 - 【請求項９】 前記ゲート電極はＴｉ，Ｗ，Ｍｏ，Ｚ
ｒ，Ｈｆ，Ｔａ，Ｖ，Ｎｂ，Ｉｒ，Ｆｅ，Ｎｉ，Ｃｒ，
Ｃｏ，Ｐｄ，Ｐｔから選ばれた少なくとも１種の金属の
珪化物からなることを特徴とする請求項８記載の半導体
素子。 - 【請求項１０】 前記ソースおよびドレインの少なくと
も一方の上部に前記 半導体素子形成用配線からなるバリ
ア層が形成され、前記バリア層の上部にアルミニウム配
線が形成されていることを特徴とする請求項８ないし９
のいずれかに記載の半導体素子。 - 【請求項１１】 前記バリア層は、Ｔｉ，Ｗ，Ｍｏ，Ｚ
ｒ，Ｈｆ，Ｔａ，Ｖ，Ｎｂ，Ｉｒ，Ｆｅ，Ｎｉ，Ｃｒ，
Ｃｏ，Ｐｄ，Ｐｔから選ばれた少なくとも１種の金属の
窒化物からなることを特徴とする請求項１０記載の半導
体素子。 - 【請求項１２】 導電体中のＡｌ含有量が原子数で１×
１０１８個／ｃｍ３以下であり、この導電体を半導体素
子のコンタクトバリアー層またはゲート電極に用いて半
導体素子のリーク電流を抑制する半導体素子用高純度導
電性膜をＣＶＤ法により形成することを特徴とする半導
体素子用高純度導電性膜の形成方法。 - 【請求項１３】 導電体が、Ｔｉ，Ｗ，Ｍｏ，Ｚｒ，Ｈ
ｆ，Ｔａ，Ｖ，Ｎｂ，Ｉｒ，Ｃｏ，Ｐｄ，Ｐｔから選ば
れた少なくとも１種の金属からなることを特徴とする請
求項１２記載の半導体素子用高純度導電性膜の形成方
法。 - 【請求項１４】 導電体が、Ｔｉ，Ｗ，Ｍｏ，Ｚｒ，Ｈ
ｆ，Ｔａ，Ｖ，Ｎｂ，Ｉｒ，Ｆｅ，Ｎｉ，Ｃｒ，Ｃｏ，
Ｐｄ，Ｐｔから選ばれた少なくとも１種の金属の珪化物
からなることを特徴とする請求項１２記載の半導体素子
用高純度導電性膜の形成方法。 - 【請求項１５】 ＣＶＤ法により成膜後、反応させるこ
とにより得られることを特徴とする請求項１４記載の半
導体素子用高純度導電性膜の形成方法。 - 【請求項１６】 導電体が、Ｔｉ，Ｗ，Ｍｏ，Ｚｒ，Ｈ
ｆ，Ｔａ，Ｖ，Ｎｂ，Ｉｒ，Ｆｅ，Ｎｉ，Ｃｒ，Ｃｏ，
Ｐｄ，Ｐｔから選ばれた少なくとも１種の金属の窒化物
から成ることを特徴とする請求項１２記載の半導体素子
用高純度導電性膜の形成方法。 - 【請求項１７】 導電体が、Ｔｉ，Ｗ，Ｔａ−Ｗ合金の
いずれかの窒化物から成ることを特徴とする請求項１６
記載の半導体素子用高純度導電性膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02125598A JP3144479B2 (ja) | 1998-02-02 | 1998-02-02 | 半導体素子用高純度導電性膜およびそれを用いた半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02125598A JP3144479B2 (ja) | 1998-02-02 | 1998-02-02 | 半導体素子用高純度導電性膜およびそれを用いた半導体素子 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4003316A Division JP3021900B2 (ja) | 1991-01-25 | 1992-01-10 | 半導体素子用高純度導電性膜，それを用いた半導体素子および半導体素子用高純度導電性膜の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10178168A JPH10178168A (ja) | 1998-06-30 |
| JP3144479B2 true JP3144479B2 (ja) | 2001-03-12 |
Family
ID=12049987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02125598A Expired - Lifetime JP3144479B2 (ja) | 1998-02-02 | 1998-02-02 | 半導体素子用高純度導電性膜およびそれを用いた半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144479B2 (ja) |
-
1998
- 1998-02-02 JP JP02125598A patent/JP3144479B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10178168A (ja) | 1998-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900003260B1 (ko) | 반도체 집적회로용 박막저항 | |
| JP3045928B2 (ja) | 半導体装置およびその製造方法 | |
| KR0140379B1 (ko) | 도전 구조체를 반도체 소자내에 선택적으로 인캡슐레이션하기 위한 방법 | |
| EP0168125B1 (en) | Wiring layers in semiconductor devices | |
| US5712194A (en) | Semiconductor device including interlayer dielectric film layers and conductive film layers | |
| Ni et al. | Electrical conductivity of semi‐insulating polycrystalline silicon and its dependence upon oxygen content | |
| US5801444A (en) | Multilevel electronic structures containing copper layer and copper-semiconductor layers | |
| US5187559A (en) | Semiconductor device and process for producing same | |
| JPS63316476A (ja) | 半導体装置およびその製造方法 | |
| EP0187475B1 (en) | Method of manufacturing semiconductor devices having an oxygen-containing polycristalline silicon layer | |
| JPH081896B2 (ja) | ガリウムヒ素への接触構造及びその製造方法 | |
| JP3949789B2 (ja) | センサデバイス、センサアレイ、並びに基板及びアレイ回路を含む製品 | |
| JP3199015B2 (ja) | 半導体装置及びその製造方法 | |
| US4579601A (en) | Method of growing a resistive epitaxial layer on a short lifetime epi-layer | |
| US4496964A (en) | MOSFET Light detecting device having a Schottky junction | |
| US6239492B1 (en) | Semiconductor structure with a titanium aluminum nitride layer and method for fabricating same | |
| US5770512A (en) | Semiconductor device | |
| JP3144479B2 (ja) | 半導体素子用高純度導電性膜およびそれを用いた半導体素子 | |
| Kwok | Comparison of low temperature and high temperature refractory metal/silicides self‐aligned gate on GaAs | |
| Wagner et al. | Interface-related electrical properties of cadmium selenide films | |
| JPH05299649A (ja) | 半導体装置 | |
| Ohzone et al. | Ion-implanted thin polycrystalline-silicon high-value resistors for high-density poly-load static RAM applications | |
| Kim et al. | The Significance of an In Situ ALD Al2O3 Stacked Structure for p‐Type SnO TFT Performance and Monolithic All‐ALD‐Channel CMOS Inverter Applications | |
| JP2523019B2 (ja) | 電界効果型半導体装置 | |
| EP0400877A2 (en) | Contact metallization of semiconductor integrated circuit devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080105 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090105 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100105 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100105 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110105 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120105 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130105 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130105 Year of fee payment: 12 |