JP3130976B2 - Semiconductor integrated circuit and manufacturing method - Google Patents
Semiconductor integrated circuit and manufacturing methodInfo
- Publication number
- JP3130976B2 JP3130976B2 JP03230438A JP23043891A JP3130976B2 JP 3130976 B2 JP3130976 B2 JP 3130976B2 JP 03230438 A JP03230438 A JP 03230438A JP 23043891 A JP23043891 A JP 23043891A JP 3130976 B2 JP3130976 B2 JP 3130976B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- reference voltage
- current switching
- semiconductor integrated
- switching circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Integrated Circuits (AREA)
- Amplifiers (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路及びその
製造方法に係り、特に高電源電圧印加時にも高速動作の
可能なＥＣＬ型及びＣＭＬ型の半導体集積回路及びその
製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit and a method of manufacturing the same, and more particularly to an ECL type and CML type semiconductor integrated circuit capable of operating at high speed even when a high power supply voltage is applied, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】ＥＣＬ型及びＣＭＬ型の半導体集積回路
では、その回路の性質から、特定のトランジスタのコレ
クタ−エミッタ間に大きな電圧が印加される。このた
め、トランジスタのコレクタ−エミッタ耐圧（ＣＥ耐
圧）をその電圧に合わせて高くしておく必要がある。2. Description of the Related Art In ECL-type and CML-type semiconductor integrated circuits, a large voltage is applied between the collector and the emitter of a specific transistor due to the nature of the circuit. For this reason, it is necessary to increase the collector-emitter breakdown voltage (CE breakdown voltage) of the transistor in accordance with the voltage.
【０００３】ところで、トランジスタのＣＥ耐圧を高く
しようとすると、ベースを厚くする必要がでてくる。こ
の時、ベースを厚くすると、遮断周波数ｆTを高くする
ことが出来ない。つまり、回路の高速化の為には、トラ
ンジスタのＣＥ耐圧を高くすることが出来ないことにな
る。In order to increase the CE breakdown voltage of a transistor, it is necessary to increase the thickness of the base. At this time, when the thickness of the base, it is not possible to increase the cut-off frequency f T. That is, in order to increase the speed of the circuit, the CE withstand voltage of the transistor cannot be increased.
【０００４】このため、電源電圧を低くする等の手段が
採られてきたが、回路の安定動作のためには、余り低く
は出来ない。更に、使用状態等において誤って高い電源
電圧を印加した場合には、これらのトランジスタが破壊
されることがある。For this reason, measures such as lowering the power supply voltage have been taken, but cannot be made too low for the stable operation of the circuit. Further, if a high power supply voltage is applied by mistake in a use state or the like, these transistors may be destroyed.
【０００５】[0005]
【発明が解決しようとする課題】以上のように、従来の
ＥＣＬ型及びＣＭＬ型半導体集積回路では、トランジス
タのコレクタ−エミッタ耐圧と回路の高速化との間にト
レードオフが存在し、電源電圧を低くする方法において
も、回路が不安定となるという問題があった。As described above, in the conventional ECL-type and CML-type semiconductor integrated circuits, there is a trade-off between the collector-emitter breakdown voltage of the transistor and the speeding up of the circuit. Even with the method of lowering the voltage, there is a problem that the circuit becomes unstable.
【０００６】本発明は、上記問題点を解決するもので、
高い電源電圧を印加した時でも高速性を確保できるＥＣ
Ｌ型及びＣＭＬ型半導体集積回路及び製造方法を提供す
ることを目的とする。The present invention solves the above problems,
EC that can ensure high speed even when a high power supply voltage is applied
It is an object to provide an L-type and CML-type semiconductor integrated circuit and a manufacturing method.
【０００７】[0007]
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体集積回路は、入力電圧ＩＮ１、ＩＮ
２及び基準電圧Ｖｒｅｆを差動増幅する電流切換回路１
と、前記基準電圧Ｖｒｅｆを生成する基準電圧発生回路
３と、前記電流切換回路１の差動出力を電力増幅する出
力バッファ回路５とを有して構成し、その特徴は、前記
電流切換回路１内の定電流電源用トランジスタＱ１、及
び基準電圧発生回路３内のトランジスタＱ１及びＱ２の
コレクタ−エミッタ間耐圧を、他のトランジスタのコレ
クタ−エミッタ間耐圧よりも高くしたことである。In order to solve the above-mentioned problems, a semiconductor integrated circuit according to the present invention comprises input voltages IN1 and IN1.
2 and current switching circuit 1 for differentially amplifying reference voltage Vref
And a reference voltage generating circuit 3 for generating the reference voltage Vref, and an output buffer circuit 5 for amplifying the power of the differential output of the current switching circuit 1. The collector-emitter withstand voltage of the transistor Q1 for constant current power supply and the transistors Q1 and Q2 in the reference voltage generating circuit 3 is higher than the collector-emitter withstand voltage of the other transistors.
【０００８】また本発明の半導体集積回路の製造方法
は、次の４つの方法を含む。第１の製造方法の特徴は、
前記電流切換回路１内の定電流電源用トランジスタＱ
１、及び基準電圧発生回路３内のトランジスタＱ２及び
Ｑ３以外のトランジスタのコレクタ領域に、エピタキシ
ャル成長後にイオン・インプランテーションを行なうこ
とである。The method for manufacturing a semiconductor integrated circuit according to the present invention includes the following four methods. The features of the first manufacturing method are as follows:
The transistor Q for constant current power supply in the current switching circuit 1
(1) to perform ion implantation on the collector regions of transistors other than the transistors Q2 and Q3 in the reference voltage generating circuit 3 after epitaxial growth.
【０００９】第２の製造方法の特徴は、前記電流切換回
路１内の定電流電源用トランジスタＱ１、及び基準電圧
発生回路３内のトランジスタＱ２及びＱ３の真性ベース
領域に、エネルギを高くした真性ベースイオン・インプ
ランテーションを行なうことである。The second manufacturing method is characterized in that the intrinsic base regions of the constant current power supply transistor Q1 in the current switching circuit 1 and the transistors Q2 and Q3 in the reference voltage generating circuit 3 have an increased energy. Performing ion implantation.
【００１０】第３の製造方法の特徴は、前記電流切換回
路１内の定電流電源用トランジスタＱ１、及び基準電圧
発生回路３内のトランジスタＱ２及びＱ３の真性ベース
領域に、ドーズ量を高くした真性ベースイオン・インプ
ランテーションを行なうことである。The feature of the third manufacturing method is that the intrinsic base regions of the constant current power supply transistor Q1 in the current switching circuit 1 and the transistors Q2 and Q3 in the reference voltage generating circuit 3 have an increased dose. Performing base ion implantation.
【００１１】第４の製造方法の特徴は、前記電流切換回
路１内の定電流電源用トランジスタＱ１、及び基準電圧
発生回路３内のトランジスタＱ２及びＱ３以外のトラン
ジスタのコレクタ領域に、真性ベースイオン・インプラ
ンテーション後に、エピタキシャル層のイオン・インプ
ランテーションを行なうことである。The feature of the fourth manufacturing method is that an intrinsic base ion transistor is provided in the collector regions of transistors other than the transistors Q1 and Q3 in the current switching circuit 1 and the transistors Q2 and Q3 in the reference voltage generating circuit 3. After the implantation, the ion implantation of the epitaxial layer is performed.
【００１２】[0012]
【作用】本発明の半導体集積回路では、該回路内のスピ
ードに関与しない電流切換回路１内の定電流電源用トラ
ンジスタＱ１、及び基準電圧発生回路３内のトランジス
タＱ１及びＱ２のコレクタ−エミッタ間耐圧を、他のト
ランジスタのコレクタ−エミッタ間耐圧よりも高くして
いる。In the semiconductor integrated circuit according to the present invention, the withstand voltage between the collector and the emitter of the transistor Q1 for the constant current power supply in the current switching circuit 1 and the transistors Q1 and Q2 in the reference voltage generating circuit 3 irrespective of the speed in the circuit. Is made higher than the collector-emitter breakdown voltage of the other transistors.
【００１３】従って、高速性を確保したまま、高電源電
圧印加時でも使用が可能である。また、本発明の第１の
特徴の製造方法では、電流切換回路１内の定電流電源用
トランジスタＱ１、及び基準電圧発生回路３内のトラン
ジスタＱ２及びＱ３以外のトランジスタのコレクタ領域
に、エピタキシャル成長後にイオン・インプランテーシ
ョンを行ない、比抵抗を下げるようにしている。従っ
て、相対的に前記トランジスタＱ１〜Ｑ３のコレクタ−
エミッタ間耐圧が高くなる。Therefore, it can be used even when a high power supply voltage is applied, while ensuring high-speed operation. Further, in the manufacturing method according to the first aspect of the present invention, after the epitaxial growth, the ion implantation is performed on the collector regions of the transistors other than the transistors Q1 and Q3 in the current switching circuit 1 and the transistors Q2 and Q3 in the reference voltage generating circuit 3.・ Implantation is carried out to reduce the specific resistance. Therefore, the collectors of the transistors Q1 to Q3 are relatively
The breakdown voltage between the emitters increases.
【００１４】第２の特徴の製造方法では、電流切換回路
１内の定電流電源用トランジスタＱ１、及び基準電圧発
生回路３内のトランジスタＱ２及びＱ３の真性ベース領
域に、エネルギを高くした真性ベースイオン・インプラ
ンテーションを行ない、真性ベースを厚くする。従っ
て、相対的に前記トランジスタＱ１〜Ｑ３のコレクタ−
エミッタ間耐圧が高くなる。In the manufacturing method according to the second feature, the intrinsic base ions having increased energy are provided in the intrinsic base regions of the constant current power supply transistor Q1 in the current switching circuit 1 and the transistors Q2 and Q3 in the reference voltage generating circuit 3.・ Implantation is performed to increase the intrinsic base. Therefore, the collectors of the transistors Q1 to Q3 are relatively
The breakdown voltage between the emitters increases.
【００１５】第３の特徴の製造方法では、電流切換回路
１内の定電流電源用トランジスタＱ１、及び基準電圧発
生回路３内のトランジスタＱ２及びＱ３の真性ベース領
域に、ドーズ量を高くした真性ベースイオン・インプラ
ンテーションを行ない、真性ベースの濃度を高くしてい
る。従って、相対的に前記トランジスタＱ１〜Ｑ３のコ
レクタ−エミッタ間耐圧が高くなる。According to the manufacturing method of the third aspect, the intrinsic base region having a high dose is provided in the intrinsic base regions of the constant current power supply transistor Q1 in the current switching circuit 1 and the transistors Q2 and Q3 in the reference voltage generating circuit 3. Ion implantation is performed to increase the intrinsic base concentration. Therefore, the collector-emitter withstand voltage of the transistors Q1 to Q3 is relatively high.
【００１６】第４の特徴の製造方法では、電流切換回路
１内の定電流電源用トランジスタＱ１、及び基準電圧発
生回路３内のトランジスタＱ２及びＱ３以外のトランジ
スタのコレクタ領域に、真性ベースイオン・インプラン
テーション後に、エピタキシャル層のイオン・インプラ
ンテーションを行ない、エピタキシャル層の比抵抗を下
げるようにしている。従って、相対的に前記トランジス
タＱ１〜Ｑ３のコレクタ−エミッタ間耐圧が高くなる。In the manufacturing method according to the fourth feature, the intrinsic base ion-in is provided in the collector regions of the transistors other than the transistors Q1 and Q3 in the current switching circuit 1 and the transistors Q2 and Q3 in the reference voltage generating circuit 3. After the plantation, ion implantation of the epitaxial layer is performed to reduce the specific resistance of the epitaxial layer. Therefore, the collector-emitter withstand voltage of the transistors Q1 to Q3 is relatively high.
【００１７】[0017]
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。図１に本発明の一実施例に係るＥＣＬ型及び
ＣＭＬ型半導体集積回路の基本ゲート回路の回路図を示
す。Next, an embodiment according to the present invention will be described with reference to the drawings. FIG. 1 shows a circuit diagram of a basic gate circuit of an ECL type and CML type semiconductor integrated circuit according to one embodiment of the present invention.
【００１８】本実施例のＥＣＬ型及びＣＭＬ型半導体集
積回路は、入力電圧ＩＮ１、ＩＮ２及び基準電圧Ｖｒｅ
ｆを差動増幅する電流切換回路１と、基準電圧Ｖｒｅｆ
を生成する基準電圧発生回路３と、電流切換回路１の差
動出力を電力増幅する出力バッファ回路５とから構成さ
れている。The ECL-type and CML-type semiconductor integrated circuits of the present embodiment have the input voltages IN1, IN2 and the reference voltage Vre.
current switching circuit 1 for differentially amplifying f, and reference voltage Vref
And an output buffer circuit 5 that amplifies the differential output of the current switching circuit 1 with power.
【００１９】電流切換回路１では、入力電圧ＩＮ１及び
ＩＮ２のトランジスタＱ１０及びＱ４は、エミッタ結合
のゲートを構成し、一方トランジスタＱ５のベースには
基準電圧発生回路３によって一定の基準電圧Ｖｒｅｆが
供給されている。尚、負荷抵抗Ｒ１〜Ｒ３はトランジス
タＱ４、Ｑ５及びＱ１０が飽和しない値に選んである。
トランジスタＱ４及びＱ１０とＱ５は差動増幅器を構成
していて、例えば、トランジスタＱ４とＱ５に着目する
と、入力ＩＮ２の電圧がＶｒｅｆより高くなるとトラン
ジスタＱ４が導通し、抵抗Ｒ４を流れる電流はトランジ
スタＱ４のコレクタ電圧を下げ、トランジスタＱ５のコ
レクタ電圧を上げる。逆に、入力ＩＮ２の電圧がＶｒｅ
ｆより低くなるとトランジスタＱ４はカットオフし、抵
抗Ｒ４を流れる電流はトランジスタＱ５のコレクタ電圧
を下げ、トランジスタＱ４のコレクタ電圧を上げる。ト
ランジスタＱ５、Ｑ４のコレクタ電圧は、それぞれエミ
ッタフォロワＱ６、Ｑ７によって電力増幅され、出力Ｏ
Ｒ及びＮＯＲが得られる。In the current switching circuit 1, the transistors Q10 and Q4 of the input voltages IN1 and IN2 constitute an emitter-coupled gate, while the reference voltage generating circuit 3 supplies a constant reference voltage Vref to the base of the transistor Q5. ing. Note that the load resistors R1 to R3 are selected so that the transistors Q4, Q5 and Q10 do not saturate.
Transistors Q4 and Q10 and Q5 constitute a differential amplifier. For example, when attention is paid to transistors Q4 and Q5, when the voltage of input IN2 becomes higher than Vref, transistor Q4 conducts and the current flowing through resistor R4 becomes the current of transistor Q4. The collector voltage is decreased, and the collector voltage of the transistor Q5 is increased. Conversely, when the voltage of the input IN2 is Vre
When the voltage becomes lower than f, the transistor Q4 is cut off, and the current flowing through the resistor R4 decreases the collector voltage of the transistor Q5 and increases the collector voltage of the transistor Q4. The collector voltages of the transistors Q5 and Q4 are power-amplified by emitter followers Q6 and Q7, respectively.
R and NOR are obtained.
【００２０】また、図２のコレクタ−エミッタ間電圧の
特性図に示すように、本実施例のＥＣＬ型及びＣＭＬ型
半導体集積回路では、電流切換回路１内の定電流電源用
トランジスタＱ１、及び基準電圧発生回路３内のトラン
ジスタＱ１及びＱ２のコレクタ−エミッタ間耐圧を、他
のトランジスタのコレクタ−エミッタ間耐圧よりも高く
しており、これらのスピードに関与しないトランジスタ
のみコレクタ−エミッタ間耐圧を高くすることで、高電
源電圧を印加した時でも高速性を維持した使用ができ
る。As shown in the characteristic diagram of the collector-emitter voltage of FIG. 2, in the ECL type and CML type semiconductor integrated circuits of this embodiment, the transistor Q1 for the constant current power supply in the current switching circuit 1 and the reference The withstand voltage between the collector and the emitter of the transistors Q1 and Q2 in the voltage generation circuit 3 is higher than the withstand voltage between the collector and the emitter of the other transistors, and only the transistors not involved in these speeds have a higher withstand voltage between the collector and the emitter. Thus, the device can be used while maintaining high speed even when a high power supply voltage is applied.
【００２１】尚、本実施例では、基準電圧発生回路３内
のトランジスタＱ１及びＱ２のコレクタ−エミッタ間耐
圧を、他のトランジスタのコレクタ−エミッタ間耐圧よ
りも高くするようにしたが、同時にトランジスタＱ８の
コレクタ−エミッタ間耐圧も高くするようにしてもよ
い。In this embodiment, the collector-emitter breakdown voltages of the transistors Q1 and Q2 in the reference voltage generating circuit 3 are set higher than the collector-emitter breakdown voltages of the other transistors. May be increased.
【００２２】次に、本実施例のＥＣＬ型及びＣＭＬ型半
導体集積回路を製造する方法としては、次の３つの方法
が考えられる。 （１）コレクタの濃度を低くする。Next, the following three methods are conceivable as methods for manufacturing the ECL type and CML type semiconductor integrated circuits of this embodiment. (1) Reduce the concentration of the collector.
【００２３】電流切換回路１内の定電流電源用トランジ
スタＱ１、及び基準電圧発生回路３内のトランジスタＱ
２及びＱ３以外のトランジスタのコレクタ領域に、エピ
タキシャル成長後にイオン・インプランテーションを行
ない、比抵抗を下げるようにしている。即ち、図３
（ａ）に示すように、半導体基板１１上に埋込層１２を
形成し、エピタキシャル成長によりエピタキシャル層１
３を形成後、上記特定領域にイオン・インプランテーシ
ョンを行なう。従って、相対的に前記トランジスタＱ１
〜Ｑ３のコレクタ−エミッタ間耐圧が高くなる。The transistor Q1 for the constant current power supply in the current switching circuit 1 and the transistor Q in the reference voltage generating circuit 3
Ion implantation is performed on the collector regions of the transistors other than 2 and Q3 after the epitaxial growth to reduce the specific resistance. That is, FIG.
As shown in FIG. 1A, a buried layer 12 is formed on a semiconductor substrate 11, and an epitaxial layer 1 is formed by epitaxial growth.
After forming 3, ion implantation is performed on the specific region. Therefore, relatively the transistor Q1
To Q3, the breakdown voltage between the collector and the emitter increases.
【００２４】または、電流切換回路１内の定電流電源用
トランジスタＱ１、及び基準電圧発生回路３内のトラン
ジスタＱ２及びＱ３以外のトランジスタのコレクタ領域
に、真性ベースイオン・インプランテーション後に、エ
ピタキシャル層のイオン・インプランテーションを行な
い、エピタキシャル層の比抵抗を下げるようにしてい
る。即ち、図３（ｂ）に示すように、半導体基板１１上
に埋込層１２を形成し、エピタキシャル成長によりエピ
タキシャル層１３を形成し、真性ベース層１４を形成
し、上記特定領域にイオン・インプランテーションを行
なう。従って、相対的に前記トランジスタＱ１〜Ｑ３の
コレクタ−エミッタ間耐圧が高くなる。Alternatively, in the collector region of transistors other than the transistor Q1 for the constant current power supply in the current switching circuit 1 and the transistors Q2 and Q3 in the reference voltage generating circuit 3, the ions of the epitaxial layer are implanted after the intrinsic base ion implantation.・ Implantation is performed to reduce the specific resistance of the epitaxial layer. That is, as shown in FIG. 3B, a buried layer 12 is formed on a semiconductor substrate 11, an epitaxial layer 13 is formed by epitaxial growth, an intrinsic base layer 14 is formed, and ion implantation is performed on the specific region. Perform Therefore, the collector-emitter withstand voltage of the transistors Q1 to Q3 is relatively high.
【００２５】（２）真性ベースを厚くする。 電流切換回路１内の定電流電源用トランジスタＱ１、及
び基準電圧発生回路３内のトランジスタＱ２及びＱ３の
真性ベース領域に、エネルギを高くした真性ベースイオ
ン・インプランテーションを行ない、真性ベースを厚く
する。即ち、図４に示すように、イオン・インプランテ
ーションの加速エネルギ高くすれば、不純物濃度が低く
相対的にベース幅の厚いベース領域が形成される。従っ
て、相対的に前記トランジスタＱ１〜Ｑ３のコレクタ−
エミッタ間耐圧が高くなる。(2) Thickening the intrinsic base. The intrinsic base ion implantation with increased energy is performed on the intrinsic base regions of the constant current power supply transistor Q1 in the current switching circuit 1 and the transistors Q2 and Q3 in the reference voltage generating circuit 3 to increase the thickness of the intrinsic base. That is, as shown in FIG. 4, when the acceleration energy of ion implantation is increased, a base region having a low impurity concentration and a relatively large base width is formed. Therefore, the collectors of the transistors Q1 to Q3 are relatively
The breakdown voltage between the emitters increases.
【００２６】（３）真性ベースの濃度を高くする。 電流切換回路１内の定電流電源用トランジスタＱ１、及
び基準電圧発生回路３内のトランジスタＱ２及びＱ３の
真性ベース領域に、ドーズ量を高くした真性ベースイオ
ン・インプランテーションを行ない、真性ベースの濃度
を高くしている。従って、相対的に前記トランジスタＱ
１〜Ｑ３のコレクタ−エミッタ間耐圧が高くなる。(3) Increase the intrinsic base concentration. An intrinsic base ion implantation with a high dose is performed on the intrinsic base regions of the constant current power supply transistor Q1 in the current switching circuit 1 and the transistors Q2 and Q3 in the reference voltage generating circuit 3 to reduce the concentration of the intrinsic base. High. Therefore, relatively the transistor Q
The collector-emitter withstand voltage of 1 to Q3 increases.
【００２７】[0027]
【発明の効果】以上説明したように、本発明によれば、
動作速度に関与しないトランジスタのみコレクタ−エミ
ッタ間耐圧を高くすることで、高電源電圧を印加した時
でも高速性を確保し、且つ安定性の高いＥＣＬ型及びＣ
ＭＬ型半導体集積回路を提供することができる。As described above, according to the present invention,
By increasing the collector-emitter withstand voltage of only transistors that do not contribute to the operation speed, high-speed operation is ensured even when a high power supply voltage is applied, and the ECL type and C have high stability.
An ML-type semiconductor integrated circuit can be provided.
【００２８】従って、使用環境において誤って高い電源
電圧を印加した場合にも、素子の破壊に至ることが少な
くなる。更に、本発明の製造方法によれば、コレクタの
濃度を低くする、真性ベースを厚くする、或いは真性ベ
ースの濃度を高くすることにより、所定のトランジスタ
のコレクタ−エミッタ間耐圧を高くすることができ、上
記効果を有するＥＣＬ型及びＣＭＬ型半導体集積回路を
提供することができる。Therefore, even when a high power supply voltage is erroneously applied in the use environment, the device is less likely to be destroyed. Further, according to the manufacturing method of the present invention, the collector-emitter breakdown voltage of a given transistor can be increased by lowering the concentration of the collector, increasing the thickness of the intrinsic base, or increasing the concentration of the intrinsic base. Thus, it is possible to provide ECL-type and CML-type semiconductor integrated circuits having the above effects.
【図１】本発明の一実施例に係るＥＣＬ型及びＣＭＬ型
半導体集積回路の基本ゲート回路の回路図である。FIG. 1 is a circuit diagram of a basic gate circuit of an ECL type and CML type semiconductor integrated circuit according to one embodiment of the present invention.
【図２】本発明のＥＣＬ型及びＣＭＬ型半導体集積回路
の各トランジスタのコレクタ−エミッタ間電圧の特性図
である。FIG. 2 is a characteristic diagram of a collector-emitter voltage of each transistor of the ECL-type and CML-type semiconductor integrated circuits of the present invention.
【図３】本発明のＥＣＬ型及びＣＭＬ型半導体集積回路
の製造方法を説明する断面図である。FIG. 3 is a cross-sectional view illustrating a method of manufacturing an ECL-type and CML-type semiconductor integrated circuit according to the present invention.
【図４】本発明のＥＣＬ型及びＣＭＬ型半導体集積回路
の不純物濃度の分布図である。FIG. 4 is a distribution diagram of impurity concentrations of the ECL type and CML type semiconductor integrated circuits of the present invention.
１…電流切換回路 ３…基準電圧発生回路 ５…出力バッファ回路 Ｑ１〜Ｑ９…トランジスタ Ｄ１…ダイオード Ｒ１〜Ｒ９…抵抗 ＩＮ１、ＩＮ２…入力電圧 ＯＲ、ＮＯＲ…出力 Ｖｒｅｆ…基準電圧 ＶＥＥ１、ＶＥＥ２…電源電圧 １１…半導体基板 １２…埋込層 １３…エピタキシャル層 １４…ベース層 DESCRIPTION OF SYMBOLS 1 ... Current switching circuit 3 ... Reference voltage generation circuit 5 ... Output buffer circuit Q1-Q9 ... Transistor D1 ... Diode R1-R9 ... Resistance IN1, IN2 ... Input voltage OR, NOR ... Output Vref ... Reference voltage VEE1, VEE2 ... Power supply voltage 11 semiconductor substrate 12 buried layer 13 epitaxial layer 14 base layer
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 21/822 - 21/8228 H01L 21/8232 H01L 27/06,27/08,27/082 Continued on the front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 21/822 H01L 21/822-21/8228 H01L 21/8232 H01L 27 / 06,27 / 08,27 / 082
Claims (5)
圧（Ｖｒｅｆ）を差動増幅する電流切換回路（１）と、
前記基準電圧（Ｖｒｅｆ）を生成する基準電圧発生回路
（３）と、前記電流切換回路（１）の差動出力を電力増
幅する出力バッファ回路（５）とを備えるＥＣＬ型及び
ＣＭＬ型半導体集積回路であって、 前記電流切換回路（１）内の定電流電源用トランジスタ
（Ｑ１）、及び基準電圧発生回路（３）内のトランジス
タ（Ｑ２、Ｑ３）のコレクタ−エミッタ間耐圧を、他の
トランジスタのコレクタ−エミッタ間耐圧よりも高くし
たことを特徴とするＥＣＬ型及びＣＭＬ型半導体集積回
路。A current switching circuit (1) for differentially amplifying an input voltage (IN1, IN2) and a reference voltage (Vref);
ECL-type and CML-type semiconductor integrated circuits each including a reference voltage generation circuit (3) for generating the reference voltage (Vref), and an output buffer circuit (5) for power-amplifying a differential output of the current switching circuit (1). Wherein the withstand voltage between the collector and the emitter of the transistor (Q1) for the constant current power supply in the current switching circuit (1) and the transistors (Q2, Q3) in the reference voltage generation circuit (3) is determined by An ECL-type and CML-type semiconductor integrated circuit, wherein the withstand voltage is higher than the collector-emitter breakdown voltage.
圧（Ｖｒｅｆ）を差動増幅する電流切換回路（１）と、
前記基準電圧（Ｖｒｅｆ）を生成する基準電圧発生回路
（３）と、前記電流切換回路（１）の差動出力を電力増
幅する出力バッファ回路（５）とを備える半導体集積回
路の製造方法であって、 前記電流切換回路（１）内の定電流電源用トランジスタ
（Ｑ１）、及び基準電圧発生回路（３）内のトランジス
タ（Ｑ２、Ｑ３）以外のトランジスタのコレクタ領域
に、エピタキシャル成長後にイオン・インプランテーシ
ョンを行なうことを特徴とする半導体集積回路の製造方
法。2. A current switching circuit (1) for differentially amplifying an input voltage (IN1, IN2) and a reference voltage (Vref);
A method for manufacturing a semiconductor integrated circuit, comprising: a reference voltage generation circuit (3) for generating the reference voltage (Vref); and an output buffer circuit (5) for power-amplifying a differential output of the current switching circuit (1). After the epitaxial growth, ion implantation is performed on the collector regions of transistors other than the constant current power supply transistor (Q1) in the current switching circuit (1) and the transistors (Q2, Q3) in the reference voltage generation circuit (3). A method of manufacturing a semiconductor integrated circuit.
圧（Ｖｒｅｆ）を差動増幅する電流切換回路（１）と、
前記基準電圧（Ｖｒｅｆ）を生成する基準電圧発生回路
（３）と、前記電流切換回路（１）の差動出力を電力増
幅する出力バッファ回路（５）とを備える半導体集積回
路の製造方法であって、 前記電流切換回路（１）内の定電流電源用トランジスタ
（Ｑ１）、及び基準電圧発生回路（３）内のトランジス
タ（Ｑ２、Ｑ３）の真性ベース領域に、エネルギを高く
した真性ベースイオン・インプランテーションを行なう
ことを特徴とする半導体集積回路の製造方法。3. A current switching circuit (1) for differentially amplifying an input voltage (IN1, IN2) and a reference voltage (Vref);
A method for manufacturing a semiconductor integrated circuit, comprising: a reference voltage generation circuit (3) for generating the reference voltage (Vref); and an output buffer circuit (5) for power-amplifying a differential output of the current switching circuit (1). The intrinsic base ions having increased energy are placed in the intrinsic base regions of the constant current power supply transistor (Q1) in the current switching circuit (1) and the transistors (Q2, Q3) in the reference voltage generating circuit (3). A method for manufacturing a semiconductor integrated circuit, comprising performing implantation.
圧（Ｖｒｅｆ）を差動増幅する電流切換回路（１）と、
前記基準電圧（Ｖｒｅｆ）を生成する基準電圧発生回路
（３）と、前記電流切換回路（１）の差動出力を電力増
幅する出力バッファ回路（５）とを備える半導体集積回
路の製造方法であって、 前記電流切換回路（１）内の定電流電源用トランジスタ
（Ｑ１）、及び基準電圧発生回路（３）内のトランジス
タ（Ｑ２、Ｑ３）の真性ベース領域に、ドーズ量を高く
した真性ベースイオン・インプランテーションを行なう
ことを特徴とする半導体集積回路の製造方法。4. A current switching circuit (1) for differentially amplifying an input voltage (IN1, IN2) and a reference voltage (Vref);
A method for manufacturing a semiconductor integrated circuit, comprising: a reference voltage generation circuit (3) for generating the reference voltage (Vref); and an output buffer circuit (5) for power-amplifying a differential output of the current switching circuit (1). The intrinsic base ions having a high dose are added to the intrinsic base regions of the constant current power supply transistor (Q1) in the current switching circuit (1) and the transistors (Q2, Q3) in the reference voltage generating circuit (3). -A method for manufacturing a semiconductor integrated circuit, comprising performing implantation.
圧を差動増幅する電流切換回路と、前記基準電圧を生成
する基準電圧発生回路と、前記電流切換回路の差動出力
を電力増幅する出力バッファ回路とを備える半導体集積
回路の製造方法であって、 前記電流切換回路内の定電流電源用トランジスタ（Ｑ
１）、及び基準電圧発生回路内のトランジスタ（Ｑ２、
Ｑ３）以外のトランジスタのコレクタ領域に、真性ベー
スイオン・インプランテーション後に、エピタキシャル
層のイオン・インプランテーションを行なうことを特徴
とする半導体集積回路の製造方法。5. A current switching circuit for differentially amplifying an input voltage (IN1, IN2) and a reference voltage, a reference voltage generating circuit for generating the reference voltage, and an output for power amplifying a differential output of the current switching circuit. A method of manufacturing a semiconductor integrated circuit comprising: a buffer circuit; and a constant current power supply transistor (Q
1) and a transistor (Q2,
Q3) A method for manufacturing a semiconductor integrated circuit, comprising performing ion implantation of an epitaxial layer in a collector region of a transistor other than Q3) after performing intrinsic base ion implantation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03230438A JP3130976B2 (en) | 1991-09-10 | 1991-09-10 | Semiconductor integrated circuit and manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03230438A JP3130976B2 (en) | 1991-09-10 | 1991-09-10 | Semiconductor integrated circuit and manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575028A JPH0575028A (en) | 1993-03-26 |
| JP3130976B2 true JP3130976B2 (en) | 2001-01-31 |
Family
ID=16907908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03230438A Expired - Fee Related JP3130976B2 (en) | 1991-09-10 | 1991-09-10 | Semiconductor integrated circuit and manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130976B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06300159A (en) * | 1993-03-25 | 1994-10-28 | Carl Freudenberg:Fa | Electromagnetically operated type valve |
| JPH06331054A (en) * | 1993-05-06 | 1994-11-29 | Carl Freudenberg:Fa | Electromagnetically operable type valve |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100457746B1 (en) * | 1997-12-31 | 2005-01-17 | 주식회사 하이닉스반도체 | Output buffer supplying a constant current, especially including a signal transfer unit comprising a pull-up control unit and a pull-down control unit |
| SG78412A1 (en) | 1999-03-31 | 2001-02-20 | Ciba Sc Holding Ag | Oxime derivatives and the use thereof as latent acids |
-
1991
- 1991-09-10 JP JP03230438A patent/JP3130976B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06300159A (en) * | 1993-03-25 | 1994-10-28 | Carl Freudenberg:Fa | Electromagnetically operated type valve |
| JPH06331054A (en) * | 1993-05-06 | 1994-11-29 | Carl Freudenberg:Fa | Electromagnetically operable type valve |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575028A (en) | 1993-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5412598A (en) | Bistable four layer device, memory cell, and method for storing and retrieving binary information | |
| JP2588590B2 (en) | Semiconductor storage device | |
| KR0142104B1 (en) | Bipolar circuit of thormal compensation | |
| JP3130976B2 (en) | Semiconductor integrated circuit and manufacturing method | |
| JPH02243018A (en) | Bicmos inverter circuit | |
| US3956641A (en) | Complementary transistor circuit for carrying out boolean functions | |
| US3704399A (en) | Semiconductor device and circuit arrangement comprising the device | |
| EP1181773B1 (en) | Overvoltage protection | |
| US5155572A (en) | Vertical isolated-collector PNP transistor structure | |
| JPS6081864A (en) | Lateral type transistor | |
| JP3074834B2 (en) | Silicon heterojunction bipolar transistor | |
| JPH0578205B2 (en) | ||
| US4644186A (en) | Fast switching circuit for lateral PNP transistors | |
| JP2755979B2 (en) | High-speed bipolar memory cell | |
| Ham et al. | A 0.8-/spl mu/m BiCMOS technology for ASIC applications | |
| JP3928302B2 (en) | Semiconductor epitaxial wafer | |
| EP0136911B1 (en) | Darlington transistors | |
| Zipperian et al. | Channel-collector transistors | |
| JPS5848957A (en) | Semiconductor output circuit | |
| JPH08172100A (en) | Semiconductor device | |
| JPH04213219A (en) | Semiconductor integrated circuit | |
| JP2926746B2 (en) | Semiconductor amplifier circuit | |
| KAL | DC characteristics of analogue compatible I3L transistors | |
| JPH0462927A (en) | Semiconductor device | |
| JPS639410B2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001031 |
|
| LAPS | Cancellation because of no payment of annual fees |