JP3129282B2 - 半導体集積回路の面積予測方法、面積予測システムおよびその記録媒体 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
（対象回路）をチップに作り込むにあたって、その半導
体集積回路を作り込み得る最小のチップ面積（チップサ
イズ）をより正確に求め、営業活動に役立てることの可
能な半導体集積回路の面積予測方法、面積予測システム
およびその記録媒体に関するものである。

【０００２】

【従来の技術】従来より、半導体集積回路の面積予測方
法として、例えば特開平８−７７２２５号公報に示され
たようなものがある。この半導体集積回路の面積予測方
法では、図１２に示すように、対象回路に関する情報と
して回路データ１，機能セル面積データ２および外部設
定条件データ３を、また対象回路に関する情報以外に必
要とする情報として平均配線長データ（配線長とファン
アウト数との関係式）４および面積形状依存データ（チ
ップ面積を補正する係数：配線ツールが配線領域を利用
する比率に関する補正係数Ｃ１，アスペクト（縦横比）
比に関する補正係数Ｃ２、各辺上に配置される外部端子
数に関する補正データ、単位セル幅当たりのフィードス
ルー数に関する補正データ）５を用意し、先ず、対象回
路のセルの総面積Ｓを計算する（ステップ１１１）。

【０００３】そして、各セルｉに関する配線長を求め、
合計して総配線長Ｌを求める（ステップ１１２）。そし
て、配線面積ＷをＷ＝Ｌ×Ｐ×Ｃ１より算出する（ステ
ップ１１３：Ｐは配線ピッチ）。そして、ステップ１１
４において、第１次チップ面積Ａ１をＡ１＝Ｓ＋Ｗによ
り計算し、第２次チップ面積Ａ２をＡ２＝Ａ１×Ｃ２に
より計算し、Ａ２に対して外部端子およびフィードスル
ーに関する補正を行って、対象回路を作り込み得る最終
チップ面積Ａ（＝最小チップ面積Ａ_MIN ）を求める。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体集積回路の面積予測方法によると、配
線ツールが配線領域を利用する比率に関する補正係数Ｃ
１やアスペクト比に関する補正係数Ｃ２，各辺上に配置
される外部端子数に関する補正データ，単位セル幅当た
りのフィードスルー数に関する補正データによって補正
を行ってはいるが、チップ内部のレイアウト方式に関す
る情報（セル列の構造、配線層の設定、電源配線の構造
など）を全く考慮していないため、求められる最小チッ
プ面積Ａ_MIN の精度が悪いという問題があった。

【０００５】なお、本出願人は、対象回路の総ゲート数
Ｇ_ALL をゲート使用率ｕの予測式〔例えば、ｕ＝（０．
７２９３−１×１０^-8×Ｇ）×１００％〕に代入してゲ
ート使用率の限界値ｕ_LIMIT を求め、このゲート使用率
の限界値ｕ_LIMIT に基づいて最小チップ面積Ａ_MIN を求
めるという方法をこれまで採用していた。

【０００６】この場合、ゲート使用率ｕとは、ｕ＝（実
際に搭載するゲート数Ｇ）／（チップの搭載可能なゲー
ト数Ｇ^* ）を言う。例えば、２００万個のゲート数を搭
載可能な１３ｍｍ角のチップに対して、１００万個のゲ
ートから成る回路をレイアウトした場合、ゲート使用率
ｕは１メガ／２メガ＝５０〔％〕である。

【０００７】また、ゲート使用率ｕの予測式であるｕ＝
（０．７２９３−１×１０^-8×Ｇ）×１００％は、実際
にレイアウトした過去のデバイスの情報を用いてゲート
数Ｇ_ALL とゲート使用率の限界値ｕ_LIMIT との関係をグ
ラフ上にプロットし、その中でも同じＧ_ALL に対する最
もｕ_LIMIT の大きいもの同士を直線で結んだものである
（図１３に示す特性Ｉ参照）。

【０００８】この直線近似による方法は、実際、上述し
た特開平８−７７２２５号公報に示された面積予測方法
よりも優れていると考えられる。しかし、この方法で
は、図１３に「×」点で示すように、ゲート数Ｇの増加
つまりチップサイズの大規模化に伴い、破線で示す実特
性IIよりもゲート使用率の限界値が大きくなり、実状と
かけ離れた予測となってしまう。すなわち、これまでは
直線近似で予測できると考えられていたが、ゲート数Ｇ
の増加に伴い配線割合が増し、実際のゲート使用率の限
界値は特性IIのような変化を示している。この直線近似
による方法でも、チップ内部のレイアウト方式に関する
情報（セル列の構造、配線層の設定、電源配線の構造な
ど）を考慮していないために、求められる最小チップ面
積Ａ_MIN の精度がゲート数Ｇの増加に伴って悪くなると
言える。

【０００９】本発明はこのような課題を解決するために
なされたもので、その目的とするところは、チップ内部
のレイアウト方式に関する情報を考慮に入れることによ
り、より正確に最小チップ面積Ａ_MIN を求めることので
きる半導体集積回路の面積予測方法、面積予測システム
およびその記録媒体を提供することにある。

【００１０】

【課題を解決するための手段】このような目的を達成す
るために、第１発明（請求１に係る発明）は、レイアウ
ト方式に関する情報をパラメータとしゲート使用率ｕ，
ゲート数Ｇの関数で表される総配線長Ｌの算出式に対象
回路の総ゲート数Ｇ_ALL を代入し、またゲート使用率ｕ
およびゲート数Ｇの関数で表される総配線トラック量Ｔ
の算出式に前記総ゲート数Ｇ_ALL を代入し、この総ゲー
ト数Ｇ_ALL が代入された総配線長Ｌの算出式と総配線ト
ラック量Ｔの算出式とがＬ＝Ｔの関係を満足するゲート
使用率ｕをゲート使用率の限界値ｕ_LIMIT として求め、
このゲート使用率の限界値ｕ_{LIMi T} に基づいて対象回路
を作り込み得る最小チップ面積Ａ_MIN を求めるようにし
たものである。

【００１１】この発明によれば、レイアウト方式に関す
る情報をパラメータとしゲート使用率ｕ，ゲート数Ｇの
関数で表される総配線長Ｌの算出式に対象回路の総ゲー
ト数Ｇ_ALL が代入され、またゲート使用率ｕおよびゲー
ト数Ｇの関数で表される総配線トラック量Ｔの算出式に
対象回路の総ゲート数Ｇ_ALL が代入され、この総ゲート
数Ｇ_ALL が代入された総配線長Ｌの算出式と総配線トラ
ック量Ｔの算出式とがＬ＝Ｔの関係を満足するゲート使
用率ｕがゲート使用率の限界値ｕ_LIMIT として求めら
れ、このゲート使用率の限界値ｕ_LIMIT に基づいて対象
回路を作り込み得る最小チップ面積Ａ_MIN が求められ
る。

【００１２】第２発明（請求項２に係る発明）は、第１
発明において、総配線長Ｌの算出式を、Ｌ＝ｆ（ｕ）・
Ｇ^g(u)としたものである。但し、ｆ（ｕ）＝ａ・ｕ^b 、
ｇ（ｕ）＝ｃ₆ ・ｕ⁶ ＋ｃ₅ ・ｕ ⁵ ＋ｃ₄ ・ｕ⁴ ＋ｃ₃
・ｕ³ ＋ｃ₂ ・ｕ² ＋ｃ₁ ・ｕ＋ｃ₀ 、ｕ：ゲート使用
率、ａ，ｂ，ｃ₆ 〜ｃ₀ ：採用するレイアウト方式に基
づいて決まる定数。この発明によれば、Ｌ＝ｆ（ｕ）・
Ｇ^g(u)なる式から総配線長Ｌが求められる。

【００１３】第３発明（請求項３に係る発明）は、第１
発明において、総配線トラック量Ｔの算出式を、Ｔ＝
（セル列内部の利用可能トラック量Ｔin）＋（セル列外
部の利用可能トラック量Ｔout ）−（電源線により使用
不可能になるトラック量Ｔpower ）としたものである。
この発明によれば、Ｔ＝Ｔin＋Ｔout −Ｔpower なる式
から総配線トラック量Ｔが求められる。この場合、セル
列数ｒｏｗと１列のセル列に存在するゲート数ｃｏｌ
（セル列に準備されているゲート数）が搭載可能ゲート
数Ｇ^* の関数なので、チップ面積Ａに対する総配線トラ
ック量ＴはＧ^* の関数Ｈ^* （Ｔ＝Ｈ^* （Ｇ^* ））として
導出でき、ゲート使用率ｕはｕ＝Ｇ／Ｇ^* で表されるか
ら、総配線トラック量Ｔはゲート数Ｇおよびゲート使用
率ｕの関数Ｈとなる（Ｔ＝Ｈ（Ｇ，ｕ））。

【００１４】第４発明（請求項４に係る発明）は、第１
発明において、レイアウト方式に関する情報としてセル
列間隔ｃｈが与えられなかった場合、総ゲート数Ｇ_ALL
が代入された総配線長Ｌの算出式と総配線トラック量Ｔ
の算出式とがゲート使用率ｕを所定値ｕ_SPとしたときに
Ｌ＝Ｔの関係を満足するセル列間隔ｃｈをセル列間隔の
最適値ｃｈ_OPT として求め、この最適値ｃｈ_OPT をセル
列間隔ｃｈとして設定した場合の対象回路を作り込み得
る最小チップ面積Ａ_MIN を求めるようにしたものであ
る。この発明によれば、レイアウト方式に関する情報と
してセル列間隔ｃｈが与えられなかった場合、総ゲート
数Ｇ_ALL が代入された総配線長Ｌの算出式と総配線トラ
ック量Ｔの算出式とがゲート使用率ｕを所定値ｕ_SP（例
えば、ｕ_SP＝１００％）としたときにＬ＝Ｔの関係を満
足するセル列間隔ｃｈがセル列間隔の最適値ｃｈ_OPT と
して求められ、この最適値ｃｈ_OPT をセル列間隔ｃｈと
して設定した場合の対象回路を作り込み得る最小チップ
面積Ａ_MIN が求められる。

【００１５】第５発明（請求項５に係る発明）は、第１
発明において、最小チップ面積Ａ_{MI N} を求めるべきチッ
プの構造を、セル列間隔を設けずに並べた複数のセル列
を１セル列段とし、このセル列段をセル列間隔を設けて
複数並べた構造としたものである。この発明によれば、
複数のセル列からなるセル列段をセル列間隔を設けて複
数並べた構造のチップについて、対象回路を作り込み得
る最小チップ面積Ａ_{MI N} が求められる。

【００１６】第６発明（請求項６に係る発明）は、対象
回路に含まれる既にレイアウト済みのブロックが用意さ
れたマクロを除くセルをプリミティブセルとし、このプ
リミティブセルの総ゲート数Ｇ_ALL を、レイアウト方式
に関する情報をパラメータとしゲート使用率ｕ，ゲート
数Ｇの関数で表される総配線長Ｌの算出式に代入し、ま
たゲート使用率ｕおよびゲート数Ｇの関数で表される総
配線トラック量Ｔの算出式に前記総ゲート数Ｇ_ALL を代
入し、この総ゲート数Ｇ_ALL が代入された総配線長Ｌの
算出式と総配線トラック量Ｔの算出式とがＬ＝Ｔの関係
を満足するゲート使用率ｕをゲート使用率の限界値ｕ
_LIMIT として求め、このゲート使用率の限界値ｕ_LIMIT
に基づいてプリミティブセルをレイアウトする際に必要
となる最小のトラック設定領域の面積Ａtrack を求め、
このトラック設定領域の面積Ａtrack にマクロの面積の
総和Ａmacro をマージンを見込んで加算して全体のトラ
ック設定領域の面積Ｂtrack を求め、この全体のトラッ
ク設定領域の面積Ｂtrack にＩ／Ｏバッファ領域の面積
を加えて対象回路を作り込み得る最小チップ面積Ａ_{MI N}
を求めるようにしたものである。

【００１７】この発明によれば、プリミティブセル（マ
クロを除くセル）の総ゲート数Ｇ_{AL L} がレイアウト方式
に関する情報をパラメータとしゲート使用率ｕ，ゲート
数Ｇの関数で表される総配線長Ｌの算出式に代入され、
またゲート使用率ｕおよびゲート数Ｇの関数で表される
総配線トラック量Ｔの算出式にプリミティブセルの総ゲ
ート数Ｇ_ALL が代入され、この総ゲート数Ｇ_ALL が代入
された総配線長Ｌの算出式と総配線トラック量Ｔの算出
式とがＬ＝Ｔの関係を満足するゲート使用率ｕがゲート
使用率の限界値ｕ_LIMIT として求められ、このゲート使
用率の限界値ｕ_LIMIT に基づいてプリミティブセルをレ
イアウトする際に必要となる最小のトラック設定領域の
面積Ａtrack が求められる。そして、このトラック設定
領域の面積Ａtrack にマクロの面積の総和Ａmacro がマ
ージンを見込んで加算されて全体のトラック設定領域の
面積Ｂtrack が求められ、この全体のトラック設定領域
の面積Ｂtrack にＩ／Ｏバッファ領域の面積が加えら
れ、対象回路を作り込み得る最小チップ面積Ａ_MIN が求
められる。

【００１８】第７発明（請求項７に係る発明）は、記録
媒体に第１〜第６発明の半導体集積回路の面積予測方法
を実行する処理アルゴリズムが格納したものである。こ
の発明によれば、ＲＯＭ等の記録媒体に格納された処理
アルゴリズムによって、第１〜第６発明の半導体集積回
路の面積予測方法が実行される。

【００１９】第８発明（請求項８に係る発明）は、対象
回路の回路情報を記憶する回路情報記憶手段と、第１発
明の半導体集積回路の面積予測方法を実行する処理アル
ゴリズムを記憶する処理アルゴリズム記憶手段と、レイ
アウト方式に関する情報を記憶するレイアウト方式記憶
手段と、回路情報記憶手段に記憶されている対象回路の
回路情報およびレイアウト方式記憶手段に記憶されてい
るレイアウト方式に関する情報を参照とし、処理アルゴ
リズム記憶手段に記憶されている処理アルゴリズムに従
い、レイアウト方式に関する情報をパラメータとしゲー
ト使用率ｕ，ゲート数Ｇの関数で表される総配線長Ｌの
算出式に対象回路の総ゲート数Ｇ_ALL を代入し、またゲ
ート使用率ｕおよびゲート数Ｇの関数で表される総配線
トラック量Ｔの算出式に総ゲート数Ｇ_ALL を代入し、こ
の総ゲート数Ｇ_ALL が代入された総配線長Ｌの算出式と
総配線トラック量Ｔの算出式とがＬ＝Ｔの関係を満足す
るゲート使用率ｕをゲート使用率の限界値ｕ_LIMIT とし
て求め、このゲート使用率の限界値ｕ_LIMIT に基づいて
対象回路を作り込み得る最小チップ面積Ａ_MIN を求める
処理手段とを設けたものである。

【００２０】この発明によれば、レイアウト方式に関す
る情報をパラメータとしゲート使用率ｕ，ゲート数Ｇの
関数で表される総配線長Ｌの算出式に対象回路の総ゲー
ト数Ｇ_ALL が代入され、またゲート使用率ｕおよびゲー
ト数Ｇの関数で表される総配線トラック量Ｔの算出式に
対象回路の総ゲート数Ｇ_ALL が代入され、この総ゲート
数Ｇ_ALL が代入された総配線長Ｌの算出式と総配線トラ
ック量Ｔの算出式とがＬ＝Ｔの関係を満足するゲート使
用率ｕがゲート使用率の限界値ｕ_LIMIT として求めら
れ、このゲート使用率の限界値ｕ_LIMIT に基づいて対象
回路を作り込み得る最小チップ面積Ａ_MIN が求められ
る。

【００２１】

【発明の実施の形態】以下、本発明を実施の形態に基づ
き詳細に説明する。図１はこの発明に係る半導体集積回
路の面積予測方法が適用された面積予測システムの概略
を示す図である。同図において、６は対象回路の回路情
報を記憶する回路情報記憶部、７は本発明に係る半導体
集積回路の面積予測方法を実行する処理アルゴリズムを
記憶する処理アルゴリズム記憶部、８はレイアウト方式
に関する情報（セル列の構造、配線層の設定、電源配線
の構造など）を記憶するレイアウト方式記憶部、９は回
路情報記憶部６に記憶されている対象回路の回路情報お
よびレイアウト方式記憶部８に記憶されているレイアウ
ト方式に関する情報を参照とし、処理アルゴリズム記憶
部７に記憶されている処理アルゴリズムに従って対象回
路を作り込み得る最小チップ面積Ａ_MIN を求める処理部
である。

【００２２】処理部９は、レイアウト方式に関する情報
をパラメータとしゲート使用率ｕ，ゲート数Ｇの関数で
表される総配線長Ｌの算出式に回路情報記憶部６より得
られる対象回路の総ゲート数Ｇ_ALL を代入し、またゲー
ト使用率ｕおよびゲート数Ｇの関数で表される総配線ト
ラック量Ｔの算出式に前記総ゲート数Ｇ_ALL を代入し、
この総ゲート数Ｇ_ALL が代入された総配線長Ｌの算出式
と総配線トラック量Ｔの算出式とがＬ＝Ｔの関係を満足
するゲート使用率ｕをゲート使用率の限界値ｕ_{LI MIT} と
して求め、このゲート使用率の限界値ｕ_LIMIT に基づい
て対象回路を作り込み得る最小チップ面積Ａ_MIN を求め
る。

【００２３】この面積予測システム１０では、チップ内
部のレイアウト方式に関する情報（セル列の構造、配線
層の設定、電源配線の構造など）を考慮しているので、
求められる最小チップ面積Ａ_MIN の精度が良くなる。

【００２４】なお、対象回路の総ゲート数Ｇ_ALL は、回
路情報記憶部６に回路情報としてネットリストＮを記憶
させておき、このネットリストＮから求める。この他、
回路情報としてネットリストＮではなく、ゲート数Ｇ
_ALL のみを与える場合もある。

【００２５】以下、この面積予測システム１０に採用さ
れている面積予測方法について、具体的に説明する。

【００２６】図３にチップ構造を示す。同図において、
１１はセル列、１２はこのセル列中のゲート、１３はセ
ル列設定領域、１４はトラック設定領域、１５は横バス
電源配線、１６は縦バス電源配線、１７は周回電源配
線、１８はＩ／Ｏバッファ、１９は周回部分である。横
バス電源配線１５はセル内部に埋め込まれている。周回
部分１９はセル列設定領域１３の外縁からトラック設定
領域１４の外縁までの間の領域である。

【００２７】〔０．準備〕 （１）面積を予測する際に与えられる項目 対象回路のゲート数：Ｇ レイアウト方式に関する情報（以下の項目はレイアウ
ト方式に依存する値） ａ）ゲートのサイズ 高さ：ｈ 幅：ｗ ｂ）信号配線に使用する配線層：Ｍi (１≦ｉ≦ｍ：配
線層数＝ｍ) ｃ）各配線層のトラック幅：ｔi ｄ）セル列設定領域の外縁からトラック設定領域の外縁
までの間隔 上下方向：peri_TB 左右方向：peri_LR

【００２８】ｅ）電源配線の敷設方法に関する値 周回電源配線の使用する配線層 周回電源配線の配線層ごとの配線幅 縦バス電源配線の配線層 縦バス電源配線の配線層ごとの配線幅 縦バス電源配線の間隔 横バス電源配線の配線層 横バス電源配線の配線幅 ｆ）Ｉ／Ｏバッファのサイズ：ＢＵＦＦ ｇ）セル列の間隔：ｃｈ

【００２９】使用する配線ツールに関する情報 ａ）セル列内部の領域において、配線層Ｍi の配線トラ
ックを消費する割合：ｒ_in(i) ｂ）セル列以外の領域において、配線層Ｍi の配線トラ
ックを消費する割合：ｒ_out (i)

【００３０】例えば、図２において、Ｍ１層トラック，
Ｍ２層トラックに対して、Ｍ１層配線，Ｍ２層配線が図
のように形成されるものとすれば、Ｍ１層のトラック量
＝６×５＝３０単位、Ｍ２層のトラック量＝６×５＝３
０単位、Ｍ１層の配線が消費したトラック量＝４＋４＋
５＋２＋３＋２＝２０単位、Ｍ２層の配線が消費したト
ラック量＝６＋２＋２＋１＋３＋４＝１８単位となり、
Ｍ１層のトラック消費率＝２０／３０＝６７％、Ｍ２層
のトラック消費率＝１８／３０＝６０％となる。

【００３１】（２）求める項目 最小チップ面積：Ａ_MIN ゲート使用率の限界値：ｕ_LIMIT セル列間隔の最適値（セル列間隔ｃｈが与えられない
場合）：ｃｈ_opt

【００３２】（３）面積Ａを持つチップの構造に関する
関係式 Ｇ^* ：搭載可能なゲート数（セル列に準備されているゲ
ートの総数） Ｈtrack ：トラック設定領域の高さ Ｗtrack ：トラック設定領域の幅 ｒｏｗ：セル列の数 ｃｏｌ：１列のセル列に存在するゲート数 Ｈcell：セル列設定領域の高さ Ｗcell：セル列設定領域の幅 Ｓperi：周回部分の面積 peri_TB：セル列設定領域からトラック設定領域までの上
下方向の間隔 peri_LR：セル列設定領域からトラック設定領域までの左
右方向の間隔

【００３３】 チップ面積 Ａ＝(Ｗtrack ＋２・ＢＵＦＦ)・(Ｈtrack ＋２・ＢＵＦＦ)＝(Ｗcell ＋２・pe ri_LR＋２・ＢＵＦＦ)・(Ｈcell ＋２・peri_TB＋２・ＢＵＦＦ) ・・・・(1) セル列設定領域のサイズ Ｈcell＝ｒｏｗ・ｈ + (ｒｏｗ−１)・ｃｈ ・・・・(2) Ｗcell＝ｃｏｌ・ｗ ・・・・(3) 搭載可能なゲート数 Ｇ^* ＝ｒｏｗ・ｃｏｌ ・・・・(4) セル列数，セル列内ゲート数

【００３４】一般に、セル列設定領域は、正方形となる
ように設定されている（ウェハから切り出すとき正方形
だと無駄が出ない）。よって、 Ｈcell＝Ｗcell ・・・・(5) (2)〜(5)式より、セル列内のゲート数ｃｏｌとセル列数
ｒｏｗは、Ｇ^* を用いて次式によって表せる。 ｒｏｗ＝[ｃｈ＋{ｃｈ² ＋４・ｗ・(ｈ＋ｃｈ)・Ｇ^* }^1/2 ] ／ {２・(ｈ＋ｃｈ ) } ・・・・(6) ｃｏｌ＝[−ｃｈ＋{ｃｈ² + ４・ｗ・(ｈ＋ｃｈ)・Ｇ^* }^1/2 ] ／(２・ｗ) ・ ・・・(7)

【００３５】 周回部分の面積 Ｓperi＝２・{peri_TB・(Ｗcell＋２・peri_LR)＋peri_LR・Ｈcell} ・・・・(8) チップ面積Ａと搭載可能ゲート数Ｇ^* の関係 (2)，(3)，(6)，(7)式から、セル列設定領域のサイズは
Ｇ^* の関数として表すことができる。間隔peri_TB及びpe
ri_LRは、レイアウト方式の仕様の中で、チップ面積Ａの
関数として規定されている。従って、(1) 式から、チッ
プ面積Ａは搭載可能ゲート数Ｇ^* の関数ｓとなる。 Ａ＝ｓ(Ｇ^* ) ・・・・(9) 同様に、周回部分の面積ＳperiもＧ^* の関数ｑとして与
えられる。 Ｓperi＝ｑ(Ｇ^* ) ・・・・(10)

【００３６】〔１．総配線長Ｌの予測式〕 （１） 回路（ネットリストＮ）に対する総配線長を求
める一般式 インスタンスセル間の平均距離ｇを単位として（図４参
照）、任意の回路（ネットリストＮ）に対する総配線長
Ｌ_g を求める算出式（本出願人がこれまで採用してきた
式：従来の予測式、参考文献：J.A.Davis, V.K.De and
J.D.Meindl, "Priori wiring estimations and optimal
multilevel wiring networks for portable ULSI syst
ems," Proc. Electronic Components and Technology C
onf., pp.1002-1008, 1996） Ｌ_g ＝ｈ(Ｎ，ｐ) [単位：ｇ] ここで、ｐはレイアウト方式に依存しないパラメータで
ある。ｐの値は、過去のレイアウトデータを統計処理し
て算出している（現在、約３０データからｐ＝０．７〜
０．８を得ている）。

【００３７】（２）トラック間隔に基づいた総配線長の
変換 インスタンスセル間の平均距離ｇをトラック間隔を単位
として表した値をｇ_tとする。ｇ_t はレイアウト方式の
仕様に含まれるトラック間隔が判明した段階で求めるこ
とができる。あるトラック間隔ｔにおける平均距離ｇの
値が分かっていれば、別のトラック間隔ｔ’における平
均距離ｇ’はｇの値から、例えば単純な線形変換（ｇ’
＝(ｔ’／ｔ)・ｇ）を行うことによって求められる。

【００３８】（３） ゲート数Ｇから成る回路の総配線
長Ｌの予測式 レイアウト方式情報が与えられた段階で，パラメータｐ
を求める際に用いた各レイアウトデータに対して総配線
長Ｌ_g・ｇ_pを計算し、統計処理により、次の総配線長Ｌ
の予測式（本願の予測式）を求める． Ｌ＝ｆ(ｕ)・Ｇ^g(u) [単位：μm]・・・・(11) ｆ（ｕ）＝ａ・ｕ^b ｇ（ｕ）＝ｃ₆ ・ｕ⁶ ＋ｃ₅ ・ｕ ⁵ ＋ｃ₄ ・ｕ⁴ ＋ｃ₃
・ｕ³ ＋ｃ₂ ・ｕ² ＋ｃ₁ ・ｕ＋ｃ₀ ここで、 ｕ：ゲート使用率 ａ，ｂ，ｃ₆ 〜ｃ₀ ：採用するレイアウト方式に基づい
て決まる定数。

【００３９】なお、(11)式の定数ａ，ｂ，ｃ₆ 〜ｃ₀ は
レイアウト方式に依存した値である。同じレイアウト方
式による対象回路には同じ値を用いる。レイアウト方式
情報に定数を含めておく。新規のレイアウト方式に対し
ては定数を新たに求める必要がある。

【００４０】〔２．面積Ａのチップ（搭載可能ゲート数
＝Ｇ^* ）に対する総配線トラック量Ｔの予測式〕 Ｔ＝（セル列内部の利用可能トラック量Ｔin）＋（セル
列外部の利用可能トラック量Ｔout ）−（電源線により
使用不可能になるトラック量Ｔpower ） （１）セル列内部の利用可能トラック量Ｔin 配線層Ｍｉのセル列内部の利用可能トラック量Ｔin(ｉ) Ｔin(ｉ)＝ｒ_in (ｉ)・ｒｏｗ・ｃｏｌ・ｈ・ｗ／ｔi 利用可能トラック量Ｔin Ｔin ＝Σ_i(ｒ_in (ｉ)・Ｔin(ｉ) ) ＝ｒｏｗ・ｃｏｌ・ｈ・ｗ・Σ_i(ｒ_in (ｉ )／ｔi ) ・・・・(12)

【００４１】（２） セル列以外の部分の利用可能トラ
ック量Ｔout 配線層Ｍi のセル列外部の利用可能トラック量Ｔout
(ｉ) Ｔout(ｉ)＝ｒ_out(ｉ)・(ｒｏｗ−１)・ｃｈ・ｃｏｌ・
ｗ／ｔi＋Ｓperi／ｔi利用可能トラック量Ｔout Ｔout ＝Σ_i(ｒ_out(ｉ)・Ｔout(ｉ) )＝{ (ｒｏｗ−１)・ｃｈ・ｃｏｌ・ｗ＋Ｓ peri }・Σ_i(ｒ_out(ｉ)／ｔi) ・・・・(13)

【００４２】（３） 電源線のために使用不可能になる
トラック量Ｔpower トラック量Ｔpower は，以下の項目及びセル列設定領域
のサイズを用いて算出する。 ・ 周回電源配線の使用する配線層 ・ 周回電源配線の配線層ごとの配線幅 ・ 縦バス電源配線の配線層 ・ 縦バス電源配線の配線層ごとの配線幅 ・ 縦バス電源配線の間隔 ・ 横バス電源配線（セル内部に埋め込まれている）の
配線層 ・ 横バス電源配線の配線幅

【００４３】例えば、縦バス電源配線に関して，配線層
Ｍを用いて配線幅ｘ，間隔ｄで敷設する場合、電源配線
によって使用不可能になる配線層Ｍのトラック量Ｔｖ
は、Ｔｖ＝(Ｗcell／ｄ−１)・(ｘ／ｔ)・Ｈcellとな
る．

【００４４】上述の項目は、レイアウト方式の仕様の中
で、チップ面積Ａの関数として規定されている。チップ
面積Ａは搭載可能ゲート数Ｇ^* の関数である（(9)式参
照）。(6)，(7)式からセル列数ｒｏｗとセル列内のゲー
ト数ｃｏｌはＧ^* の関数なので、(2)，(3)式より、セル
設定領域のサイズＨcell，ＷcellもＧ^* の関数である。
従って、電源線のために使用不可能になるトラック量Ｔ
power は搭載可能ゲート数Ｇ^* の関数ｅとして表すこと
ができる。 Ｔpower＝ｅ(Ｇ^* ) ・・・・(14)

【００４５】（４）総配線トラック量Ｔ ｒｏｗとｃｏｌがＧ^* の関数なので（(6)，(7)式参
照）、(12)〜(14)式から面積Ａのチップ（搭載可能ゲー
ト数＝Ｇ^* ）に対する総配線トラック量ＴはＧ^* の関数
Ｈ^* として導出できる． Ｔ＝Ｈ^* (Ｇ^* ) ・・・・(15)

【００４６】今、ゲート数Ｇから成る回路を面積Ａのチ
ップにレイアウトする場合を仮定する。このときゲート
使用率ｕ＝Ｇ／Ｇ^* で表される。よって、(15)式より、
総配線トラック量Ｔはゲート数Ｇ及びゲート使用率ｕの
関数Ｈとなる。 Ｔ＝Ｈ(Ｇ，ｕ) ・・・・(16)

【００４７】〔３．チップ面積の計算〕 （１）限界条件 ゲート数Ｇの対象回路を面積Ａのチップ上にレイアウト
する場合を考える。次の条件を満たすとき、チップ上に
存在する配線トラックを限界まで消費した状態に対応す
る。 回路の総配線長Ｌ＝チップ上の利用可能な総配線トラッ
ク量Ｔ

【００４８】（２）ゲート使用率の限界値ｕ_LIMIT 限界条件に(11)式及び(16)式を代入することによって、 ｆ(ｕ)・Ｇ^g(u) ＝Ｈ(Ｇ，ｕ) ・・・・(17) が得られる。これを満足するゲート使用率ｕの値がゲー
ト数Ｇから成る回路をレイアウトする際のゲート使用率
の限界値ｕ_LIMIT である。(17)式において未知数はｕの
みである。従って、(17)式をｕについて解けば（ニュー
トン法などで解く）、ｕ_LIMITが求まる。

【００４９】（３）最小チップ面積Ａ_MIN 最小面積のチップに搭載可能なゲート数Ｇ^* は Ｇ^* ＝Ｇ／ｕ_LIMIT ・・・・(18) である。よって、(9)式より、最小チップ面積Ａ
_MIN は、 Ａ_MIN ＝ｓ(Ｇ^* )＝ｓ(Ｇ／ｕ_LIMIT) ・・・・(19) によって求まる。

【００５０】〔予測処理の概略フロー〕 （１）既存のレイアウト方式における予測 図５に既存のレイアウト方式における予測を行う場合の
フローチャートを示す。すなわち、前提として、（１
１）式の定数が既に求まっている（（１１）式の定数が
レイアウト方式情報に含まれる）場合のフローチャート
を示す。

【００５１】この予測処理では、回路情報２０（ネット
リストＮ）に含まれる各セルに関して、ライブラリ情報
２１からゲート数を求め、回路全体の総ゲート数Ｇ_ALL
を求める（ステップ５０１）。なお、回路情報２０とし
て、ネットリストＮではなく、ゲート数Ｇ_ALL のみを与
える場合もある。

【００５２】そして、レイアウト方式情報２２および配
線ツール情報２３より、（１７）式のパラメータの値を
設定する（ステップ５０２）。そして、（１７）式をゲ
ート使用率ｕについて解き、ゲート使用率の限界値ｕ
_LIMIT を求める（ステップ５０３）。そして、この求め
たゲート使用率の限界値ｕ_LIMIT の値を（１９）式に代
入し、対象回路を作り込み得る最小チップ面積Ａ_MIN を
求める（ステップ５０４）

【００５３】（２）新規のレイアウト方式における予測 図６に新規のレイアウト方式における予測を行う場合の
フローチャートを示す。すなわち、前提として、（１
１）式の定数が未知である（（１１）式の定数がレイア
ウト方式情報に含まれていない）場合のフローチャート
を示す。

【００５４】この予測処理では、既存のレイアウト方式
に関する総配線長の予測式（（１１）式）に対して、ト
ラック間隔に基づいた変換を行い、新規のレイアウト方
式に関する総配線長予測式の定数ａ’，ｂ’，ｃ₆ ’〜
ｃ₀ ’を求める（ステップ６０１）。この場合、基本的
に、定数ａの値のみに対して変換を行う。

【００５５】そして、回路情報２０（ネットリストＮ）
に含まれる各セルに関して、ライブラリ情報２１からゲ
ート数を求め、回路全体の総ゲート数Ｇ_ALL を求める
（ステップ６０２）。なお、回路情報２０として、ネッ
トリストＮではなく、ゲート数Ｇ_ALL のみを与える場合
もある。

【００５６】そして、レイアウト方式情報２２および配
線ツール情報２３より、（１７）式のパラメータの値を
設定する（ステップ６０３）。そして、（１７）式をゲ
ート使用率ｕについて解き、ゲート使用率の限界値ｕ
_LIMIT を求める（ステップ６０４）。そして、この求め
たゲート使用率の限界値ｕ_LIMIT の値を（１９）式に代
入し、対象回路を作り込み得る最小チップ面積Ａ_MIN を
求める（ステップ６０５）

【００５７】（３）マクロが存在する場合の予測 図７にマクロ（既にレイアウトが用意されたブロック）
が存在する場合のフローチャートを示す。この場合、回
路情報２０（ネットリストＮ）に存在する各マクロの面
積をライブラリ情報２１から求め、マクロの面積の総和
Ａmacro を求める（ステップ７０１）

【００５８】そして、回路情報２０（ネットリストＮ）
に含まれる各セル（マクロを除く）に関して、ライブラ
リ情報２１からゲート数を求め、回路全体（マクロを除
く）の総ゲート数Ｇ_ALL を求める（ステップ７０２）。
すなわち、対象回路に含まれるマクロを除くセルをプリ
ミティブセルとし、このプリミティブセルの総ゲート数
Ｇ_ALL を求める。なお、回路情報２０として、ネットリ
ストＮではなく、プリミティブセルの総ゲート数Ｇ_ALL
およびマクロの個数と各マクロのサイズのみを与える場
合もある。

【００５９】そして、レイアウト方式情報２２および配
線ツール情報２３より、（１７）式のパラメータの値を
設定し（ステップ７０３）、（１７）式をゲート使用率
ｕについて解き、ゲート使用率の限界値ｕ_LIMIT を求め
る（ステップ７０４）。そして、この求めたゲート使用
率の限界値ｕ_LIMIT の値を（１９）式に代入し、プリミ
ティブセルをレイアウトする際に必要となる最小のトラ
ック設定領域（図８（ａ）に示す２４）の面積Ａtrack
を求める（ステップ７０５）。

【００６０】そして、このトラック設定領域２４の面積
Ａtrack に（１＋β）・Ａmacro を加算し（図８（ｂ）
参照）、全体のトラック設定領域（図８（ｃ）に示す２
５）の面積Ｂtrack（Ｂtrack＝Ａtrack＋（１＋β）・
Ａmacro）を求める（ステップ７０６）。ここで、βは
経験に基づいてユーザが設定するパラメータであり、β
によってマクロとマクロとの間およびマクロとセル列の
間に生じる無駄な隙間の領域（マージン）を考慮する。

【００６１】そして、全体のトラック設定領域２５のサ
イズをＨtrack ＝Ｗtrack ＝（Ｂtrack ）^1/2 として、
（１）式を用いて対象回路を作り込み得る最小チップ面
積Ａ_MIN を求める。すなわち、全体のトラック設定領域
２５の面積Ｂtrack にＩ／Ｏバッファ領域の面積を加え
て対象回路を作り込み得る最小チップ面積Ａ_MIN を求め
る。

【００６２】なお、図３には、１つのセル列１１を１つ
のセル列段とし、このセル列段をセル列間隔ｃｈを設け
て複数並べたチップ構造を示したが、図９に示すよう
に、セル列間隔を設けずに並べた２つのセル列１１を１
つのセル列段２６とし、このセル列段２６をセル列間隔
ｃｈを設けて複数並べたチップ構造としてもよい。この
構造では、横バス電源配線を共有として、横バス電源配
線の面積を削減することが可能となる。このような構造
でも、上述と同様にして、総配線トラック量Ｔを計算す
ることが可能であり、上述した予測方法を適用できる。
図８はこの構造でマクロが存在する場合を示している。

【００６３】〔セル列間隔ｃｈがレイアウト方式に関す
る情報として与えられていない場合〕上述においては、
セル列間隔ｃｈがレイアウト方式に関する情報として与
えられている場合について説明したが、セル列間隔ｃｈ
がレイアウト方式に関する情報として与えられなかった
場合には次のようにして予測を行う。

【００６４】すなわち、ゲート使用率ｕ＝１００[％]を
実現できたとき、チップサイズが最小になるのは明らか
である。そこで，(17)式において，ゲート使用率ｕ＝１
００[％]とおき、セル列間隔ｃｈについて解く。このと
き求まるｃｈの値がセル列間隔の最適値ｃｈ_OPT であ
る。(19)式において、ｕ_LIMIT を１００[％]とし，最適
値ｃｈ_OPT の値を代入することによって，最適なセル列
間隔ｃｈを設定した場合の最小チップ面積Ａ_MIN を求め
る。

【００６５】すなわち、総ゲート数Ｇ_ALL が代入された
総配線長Ｌの算出式と総配線トラック量Ｔの算出式とが
ゲート使用率ｕを１００％（ｕ_SP＝１００％）としたと
きにＬ＝Ｔの関係を満足するセル列間隔ｃｈをセル列間
隔の最適値ｃｈ_OPT として求め、この最適値ｃｈ_OPT を
セル列間隔ｃｈとして設定した場合の最小チップ面積Ａ
_MIN を求める

【００６６】なお、実際のレイアウトにおいて、ゲート
使用率を１００％に設定するのは困難である。これまで
の経験から、限界値と考えられる（期待できる）値を設
定し（例えば９５[％]）、セル列間隔の最適値ｃｈ_OPT
を求めることになる。

【００６７】〔考慮すべき項目〕実際に対象回路のゲー
ト数Ｇから最小チップ面積などを予測する場合、次の項
目を考慮して、最初のターゲットサイズを決める必要が
ある。 対象回路のレイアウトを担当する技術者の熟練度． レイアウト設計期間（設計期間に余裕があり、配置・
配線処理を繰り返せる回数が多いほど、チップサイズの
最小化が図られる）． タイミング制約の厳しさ．一般に、セル間の伝搬時間
および配線に関する遅延時間の最小化を優先する場合、
チップサイズが増大する傾向にある。よって、回路に対
するタイミング制約が厳しい場合（伝搬時間および遅延
時間の最小化を優先する場合）、チップサイズの縮小化
が犠牲になる。タイミング制約の厳しさを測る尺度の例
として、クロック周波数がある。この値が高いほど、タ
イミング制約が厳しくなる。

【００６８】〔考慮すべき項目の取り扱い〕考慮すべき
上記３つの項目，，を「設計に関する条件」とし
て、ユーザが指定する。設計に関する３つの条件に対し
て、いくつかのレベルをユーザに指定してもらい、その
レベルに応じて、係数αを決める。求めた最小チップ面
積Ａ_MIN に係数αを掛けた値を、設計条件を考慮した際
の最小チップ面積Ａ_MINαとして求める。

【００６９】レベル分けの例を図１０に示す。例えば、
レベル＝１の場合には、α＝１．０、レベル＝０の場合
には、α＝１．０５、レベル＝２の場合には、α＝０．
９５とし、各項目のαの平均値を最小チップ面積にＡ
_MIN に掛ける。このようにして求めたチップ面積Ａ_MIN
αを「設計に関する条件を考慮した場合のチップサイ
ズ」とする。

【００７０】〔予測結果〕図１１に本出願人がこれまで
採用していた予測方法との比較を示す。同図において、
従来予測として示したものが本出願人がこれまで採用し
ていた予測方法（直線近似による方法）による予測結果
である。なお、図１１では、最小チップ面積Ａ_MIN の代
わりにトラック設定領域のサイズを示している。トラッ
ク設定領域サイズとは、図３でいうＢＵＦＦ部分を除い
た部分である。両データ（ＤＡＴＡ３，ＤＡＴＡ４）共
に、実測値（実際にレイアウトした結果）に対して従来
予測では小さすぎる面積予測であり、実状に合わない予
測になっている。これに対して、本願の予測方法では実
測値よりも大きな面積予測であり、より実状にあった予
測となっている。

【００７１】

【発明の効果】以上説明したことから明らかなように本
発明によれば、レイアウト方式に関する情報をパラメー
タとしゲート使用率ｕ，ゲート数Ｇの関数で表される総
配線長Ｌの算出式に対象回路の総ゲート数Ｇ_ALL を代入
し、またゲート使用率ｕおよびゲート数Ｇの関数で表さ
れる総配線トラック量Ｔの算出式に前記総ゲート数Ｇ_AL
L を代入し、この総ゲート数Ｇ_ALL が代入された総配線
長Ｌの算出式と総配線トラック量Ｔの算出式とがＬ＝Ｔ
の関係を満足するゲート使用率ｕをゲート使用率の限界
値ｕ_LIMIT として求め、このゲート使用率の限界値ｕ
_LIMIT に基づいて対象回路を作り込み得る最小チップ面
積Ａ_MIN を求めるようにしたので、チップ内部のレイア
ウト方式に関する情報を考慮に入れて、より正確に最小
チップ面積Ａ_MIN を求めることができるようになる。

【００７２】また、本発明によれば、レイアウト方式に
関する情報としてセル列間隔ｃｈが与えられなかった場
合、総ゲート数Ｇ_ALL が代入された総配線長Ｌの算出式
と総配線トラック量Ｔの算出式とがゲート使用率ｕを所
定値ｕ_SP（例えば、ｕ_SP＝１００％）としたときにＬ＝
Ｔの関係を満足するセル列間隔ｃｈがセル列間隔の最適
値ｃｈ_OPT として求められ、この最適値ｃｈ_OPT をセル
列間隔ｃｈとして設定した場合の対象回路を作り込み得
る最小チップ面積Ａ_MIN が求められるものとなり、レイ
アウト方式に関する情報としてセル列間隔ｃｈが与えら
れない場合でも、対象回路を作り込み得る最小チップ面
積Ａ_MIN を求めることができるようになる。

【００７３】また、本発明によれば、プリミティブセル
（マクロを除くセル）の総ゲート数Ｇ_ALL がレイアウト
方式に関する情報をパラメータとしゲート使用率ｕ，ゲ
ート数Ｇの関数で表される総配線長Ｌの算出式に代入さ
れ、またゲート使用率ｕおよびゲート数Ｇの関数で表さ
れる総配線トラック量Ｔの算出式にプリミティブセルの
総ゲート数Ｇ_ALL が代入され、この総ゲート数Ｇ_ALL が
代入された総配線長Ｌの算出式と総配線トラック量Ｔの
算出式とがＬ＝Ｔの関係を満足するゲート使用率ｕがゲ
ート使用率の限界値ｕ_LIMIT として求められ、このゲー
ト使用率の限界値ｕ_LIMIT に基づいてプリミティブセル
をレイアウトする際に必要となる最小のトラック設定領
域の面積Ａtrack が求められ、このトラック設定領域の
面積Ａtrack にマクロの面積の総和Ａmacro がマージン
を見込んで加算されて全体のトラック設定領域の面積Ｂ
track が求められ、この全体のトラック設定領域の面積
Ｂtrack にＩ／Ｏバッファ領域の面積が加えられ、対象
回路を作り込み得る最小チップ面積Ａ_MIN が求められる
ものとなり、対象回路に既にレイアウト済みのブロック
が存在する場合にも正確に対象回路を作り込み得る最小
チップ面積Ａ_MIN を求めることができるようになる。

【００７４】なお、本発明において、対象回路の総ゲー
ト数Ｇ_ALL は、回路情報としてネットリストを記憶させ
ておき、このネットリストから求める方法や、回路情報
としてネットリストではなく、ゲート数Ｇ_ALL のみを与
える方法などを採用することが考えられる。

【００７５】また、本発明では、総配線長Ｌの算出式を
Ｌ＝ｆ（ｕ）・Ｇ^g(u)とすることにより（但し、ｆ
（ｕ）＝ａ・ｕ^b 、ｇ（ｕ）＝ｃ₆ ・ｕ⁶ ＋ｃ₅ ・ｕ ⁵
＋ｃ₄ ・ｕ⁴ ＋ｃ₃ ・ｕ³ ＋ｃ₂ ・ｕ² ＋ｃ₁ ・ｕ＋ｃ
₀ 、ｕ：ゲート使用率、ａ，ｂ，ｃ₆ 〜ｃ₀ ：採用する
レイアウト方式に基づいて決まる定数）、また総配線ト
ラック量Ｔの算出式をＴ＝（セル列内部の利用可能トラ
ック量Ｔin）＋（セル列外部の利用可能トラック量Ｔou
t ）−（電源線により使用不可能になるトラック量Ｔpo
wer ）とすることにより、より実現性が増し、対象回路
を作り込み得る最小チップ面積Ａ_MIN を正確に求めるこ
とができる。

【００７６】また、本発明では、対象回路の回路情報を
記憶する回路情報記憶手段と、第１発明の半導体集積回
路の面積予測方法を実行する処理アルゴリズムを記憶す
る処理アルゴリズム記憶手段と、レイアウト方式に関す
る情報を記憶するレイアウト方式記憶手段と、回路情報
記憶手段に記憶されている対象回路の回路情報およびレ
イアウト方式記憶手段に記憶されているレイアウト方式
に関する情報を参照とし、処理アルゴリズム記憶手段に
記憶されている処理アルゴリズムに従い、レイアウト方
式に関する情報をパラメータとしゲート使用率ｕ，ゲー
ト数Ｇの関数で表される総配線長Ｌの算出式に対象回路
の総ゲート数Ｇ_ALL を代入し、またゲート使用率ｕおよ
びゲート数Ｇの関数で表される総配線トラック量Ｔの算
出式に総ゲート数Ｇ_ALL を代入し、この総ゲート数Ｇ
_ALL が代入された総配線長Ｌの算出式と総配線トラック
量Ｔの算出式とがＬ＝Ｔの関係を満足するゲート使用率
ｕをゲート使用率の限界値ｕ_LIMIT として求め、このゲ
ート使用率の限界値ｕ_LIMITに基づいて対象回路を作り
込み得る最小チップ面積Ａ_MIN を求める処理手段とを設
けることにより、半導体集積回路の面積予測システムが
構成され、対象回路の回路情報（ネットリストＮや総ゲ
ート数Ｇ_ALL ）を与えるのみで、対象回路を作り込み得
る最小チップ面積Ａ_MIN を正確に求めることができる。

【図面の簡単な説明】

【図１】 本発明に係る半導体集積回路の面積予測方法
が適用された面積予測システムの概略を示す図である。

【図２】 トラック消費率を説明する図である。

【図３】 対象回路を作り込もうとするチップ構造を例
示する図である。

【図４】 インスタンスセル間の平均距離ｇを示す図で
ある。

【図５】 既存のレイアウト方式における予測を行う場
合のフローチャートを示す図である。

【図６】 新規のレイアウト方式における予測を行う場
合のフローチャートを示す図である。

【図７】 マクロが存在する場合のフローチャートを示
す図である。

【図８】 マクロが存在する場合の予測過程を説明する
図である。

【図９】 対象回路を作り込もうとするチップ構造の他
の例を示す図である。

【図１０】 設計に関する３つの条件，，に対す
るレベル分けの例を示す図である。

【図１１】 従来予測（本出願人がこれまで採用してい
た直線近似による予測方法）との比較を示す図である。

【図１２】 特開平８−７７２２５号公報に示された従
来の予測方法を説明するためのフローチャートである。

【図１３】 直線近似による予測方法ではゲート数Ｇの
増加に伴い実状とかけ離れた予測となってしまう状況を
説明する図である。

【符号の説明】

１…回路データ、２…機能セル面積データ、３…外部設
定条件データ、４…平均配線長データ、５…面積形状依
存データ、６…回路情報記憶部、７…処理アルゴリズ
ム、８…レイアウト方式記憶部、９…処理部、１０…面
積予測システム、１１…セル列、１２…ゲート、１３…
セル列設定領域、１４…トラック設定領域、１５…横バ
ス電源配線、１６…縦バス電源配線、１７…周回電源配
線、１８…Ｉ／Ｏバッファ、１９…周回部分、２０…回
路情報、２１…ライブラリ情報、２２…レイアウト方式
情報、２３…配線ツール情報、２４…プリミティブセル
のトラック設定領域、２５…全体のトラック設定領域、
２６…セル列段。

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 レイアウト方式に関する情報をパラメー
   タとしゲート使用率ｕ，ゲート数Ｇの関数で表される総
   配線長Ｌの算出式に対象回路の総ゲート数Ｇ_ALL を代入
   し、 またゲート使用率ｕおよびゲート数Ｇの関数で表される
   総配線トラック量Ｔの算出式に前記総ゲート数Ｇ_ALL を
   代入し、 この総ゲート数Ｇ_ALL が代入された総配線長Ｌの算出式
   と総配線トラック量Ｔの算出式とがＬ＝Ｔの関係を満足
   するゲート使用率ｕをゲート使用率の限界値ｕ_LIMIT と
   して求め、 このゲート使用率の限界値ｕ_LIMIT に基づいて前記対象
   回路を作り込み得る最小チップ面積Ａ_MIN を求めるよう
   にしたことを特徴とする半導体集積回路の面積予測方
   法。
2. 【請求項２】 請求項１において、前記総配線長Ｌの算
   出式は、Ｌ＝ｆ（ｕ）・Ｇ^g(u)で表されることを特徴と
   する半導体集積回路の面積予測方法。但し、ｆ（ｕ）＝
   ａ・ｕ^b 、ｇ（ｕ）＝ｃ₆ ・ｕ⁶ ＋ｃ₅ ・ｕ ⁵ ＋ｃ₄ ・
   ｕ⁴＋ｃ₃ ・ｕ³ ＋ｃ₂ ・ｕ² ＋ｃ₁ ・ｕ＋ｃ₀ 、ｕ：
   ゲート使用率、ａ，ｂ，ｃ₆〜ｃ₀ ：採用するレイアウ
   ト方式に基づいて決まる定数。
3. 【請求項３】 請求項１において、前記総配線トラック
   量Ｔの算出式は、Ｔ＝（セル列内部の利用可能トラック
   量Ｔin）＋（セル列外部の利用可能トラック量Ｔout ）
   −（電源線により使用不可能になるトラック量Ｔpower
   ）で表されることを特徴とする半導体集積回路の面積
   予測方法。
4. 【請求項４】 請求項１において、 前記レイアウト方式に関する情報としてセル列間隔ｃｈ
   が与えられなかった場合、 前記総ゲート数Ｇ_ALL が代入された総配線長Ｌの算出式
   と総配線トラック量Ｔの算出式とがゲート使用率ｕを所
   定値ｕ_SPとしたときにＬ＝Ｔの関係を満足するセル列間
   隔ｃｈをセル列間隔の最適値ｃｈ_OPT として求め、 この最適値ｃｈ_OPT をセル列間隔ｃｈとして設定した場
   合の前記対象回路を作り込み得る最小チップ面積Ａ_MIN
   を求めるようにしたことを特徴とする半導体集積回路の
   面積予測方法。
5. 【請求項５】 請求項１において、最小チップ面積Ａ
   _MIN を求めるべきチップの構造が、セル列間隔を設けず
   に並べた複数のセル列を１セル列段とし、このセル列段
   がセル列間隔を設けて複数並べた構造とされていること
   を特徴とする半導体集積回路の面積予測方法。
6. 【請求項６】 対象回路に含まれる既にレイアウト済み
   のブロックが用意されたマクロを除くセルをプリミティ
   ブセルとし、このプリミティブセルの総ゲート数Ｇ_ALL
   を、レイアウト方式に関する情報をパラメータとしゲー
   ト使用率ｕ，ゲート数Ｇの関数で表される総配線長Ｌの
   算出式に代入し、 またゲート使用率ｕおよびゲート数Ｇの関数で表される
   総配線トラック量Ｔの算出式に前記総ゲート数Ｇ_ALL を
   代入し、 この総ゲート数Ｇ_ALL が代入された総配線長Ｌの算出式
   と総配線トラック量Ｔの算出式とがＬ＝Ｔの関係を満足
   するゲート使用率ｕをゲート使用率の限界値ｕ_LIMIT と
   して求め、 このゲート使用率の限界値ｕ_LIMIT に基づいて前記プリ
   ミティブセルをレイアウトする際に必要となる最小のト
   ラック設定領域の面積Ａtrack を求め、 このトラック設定領域の面積Ａtrack に前記マクロの面
   積の総和Ａmacro をマージンを見込んで加算して全体の
   トラック設定領域の面積Ｂtrack を求め、 この全体のトラック設定領域の面積Ｂtrack にＩ／Ｏバ
   ッファ領域の面積を加えて前記対象回路を作り込み得る
   最小チップ面積Ａ_MIN を求めるようにしたことを特徴と
   する半導体集積回路の面積予測方法。
7. 【請求項７】 請求項１〜６の何れか１項記載の半導体
   集積回路の面積予測方法を実行する処理アルゴリズムが
   格納された記録媒体。
8. 【請求項８】 対象回路の回路情報を記憶する回路情報
   記憶手段と、請求項１記載の半導体集積回路の面積予測
   方法を実行する処理アルゴリズムを記憶する処理アルゴ
   リズム記憶手段と、 レイアウト方式に関する情報を記憶するレイアウト方式
   記憶手段と、 前記回路情報記憶手段に記憶されている対象回路の回路
   情報および前記レイアウト方式記憶手段に記憶されてい
   るレイアウト方式に関する情報を参照とし、前記処理ア
   ルゴリズム記憶手段に記憶されている処理アルゴリズム
   に従い、前記レイアウト方式に関する情報をパラメータ
   としゲート使用率ｕ，ゲート数Ｇの関数で表される総配
   線長Ｌの算出式に対象回路の総ゲート数Ｇ_ALL を代入
   し、またゲート使用率ｕおよびゲート数Ｇの関数で表さ
   れる総配線トラック量Ｔの算出式に前記総ゲート数Ｇ
   _ALL を代入し、この総ゲート数Ｇ_ALL が代入された総配
   線長Ｌの算出式と総配線トラック量Ｔの算出式とがＬ＝
   Ｔの関係を満足するゲート使用率ｕをゲート使用率の限
   界値ｕ_LIMIT として求め、このゲート使用率の限界値ｕ
   _LIMIT に基づいて前記対象回路を作り込み得る最小チッ
   プ面積Ａ_MIN を求める処理手段とを備えたことを特徴と
   する半導体集積回路の面積予測システム。