JP3111568B2 - Active matrix substrate and manufacturing method thereof - Google Patents

Active matrix substrate and manufacturing method thereof

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JP3111568B2
JP3111568B2 JP34278691A JP34278691A JP3111568B2 JP 3111568 B2 JP3111568 B2 JP 3111568B2 JP 34278691 A JP34278691 A JP 34278691A JP 34278691 A JP34278691 A JP 34278691A JP 3111568 B2 JP3111568 B2 JP 3111568B2
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active matrix
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は液晶表示装置に用いられ
るアクティブマトリックス基板の製造方法に関するもの
である。
The present invention relates to a manufacturing method of the active matrix base plate used in a liquid crystal display device.

【0002】[0002]

【従来の技術】近年、壁掛けTVや投射型TVまた、O
A機器用ディスプレイとして液晶パネルを用いた各種表
示装置の開発が行われている。液晶パネルの中でもアク
ティブ素子である薄膜トランジスタを液晶表示装置に組
み込んだアクティブマトリックス液晶表示装置は、走査
線数が増加してもコントラストや応答速度が低下しない
等の利点から、高品位のOA用やハイビジョン用表示装
置を実現する上で有力である。
2. Description of the Related Art In recent years, wall-mounted TVs, projection-type TVs,
Various display devices using a liquid crystal panel as a display for the A device are being developed. Among active liquid crystal panels, an active matrix liquid crystal display device in which a thin film transistor, which is an active element, is incorporated in a liquid crystal display device has advantages such as a reduction in contrast and response speed even when the number of scanning lines is increased. For realizing a display device for electronic devices.

【0003】アクティブマトリックス基板の一例とし
て、図3(a)に平面構造を、図3(b)に断面構造を
示す。
As an example of an active matrix substrate, FIG. 3A shows a planar structure, and FIG. 3B shows a sectional structure.

【0004】図3(a)にしめすように、ガラス基板1
0上には、薄膜トランジスタ2、走査線21、信号線2
2、画素電極3が作成されている。この時の断面構造
は、図3(b)に示すように、薄膜トランジスタ2と走
査線21及び信号線22を作成する領域の方が画素電極
3の領域に比べて、その上端の位置が高くなっている。
[0004] As shown in FIG.
0, a thin film transistor 2, a scanning line 21, a signal line 2
2. The pixel electrode 3 is formed. In this case, as shown in FIG. 3B, the upper end of the region where the thin film transistor 2 and the scanning line 21 and the signal line 22 are formed is higher than the region of the pixel electrode 3 as shown in FIG. ing.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、上述の
アクティブマトリックス基板の構造においては、薄膜ト
ランジスタ2と走査電極21および信号電極22で構成
される領域の占める割合が少ないために、アクティブマ
トリックス基板全体として見た場合には、平坦な基板上
に部分的に凸部が形成されている状態である。従って、
例えばリフロー法やエッチバック法等を用いて平坦化を
行ったとしても、局所的な平坦化はできても、基板全体
に渡って均一な平坦化をすることが困難であるという問
題点があった。
However, in the above-described structure of the active matrix substrate, since the area occupied by the thin film transistor 2 and the area constituted by the scanning electrodes 21 and the signal electrodes 22 is small, the active matrix substrate cannot be viewed as a whole. In this case, the convex portion is partially formed on the flat substrate. Therefore,
For example, even if planarization is performed using a reflow method, an etch-back method, or the like, there is a problem that even if local planarization can be performed, it is difficult to perform uniform planarization over the entire substrate. Was.

【0006】また、図4に模式的に示すように、薄膜ト
ランジスタ2と画素電極3等が作成されたガラス基板1
0と、例えば5μmの小球4をスペーサに用いて対向基
板5とを対向して貼り合わせ、間に液晶を封入してアク
ティブマトリックス液晶表示装置を構成する場合に、薄
膜トランジスタと対向基板の間に小球が介在すると、ギ
ャップむらを起こすという問題点がある。そのため、従
来構造のアクティブマトリックス基板においては、本質
的に液晶表示用には不適確であるという欠点がある。
Further, as schematically shown in FIG. 4, a glass substrate 1 on which a thin film transistor 2, a pixel electrode 3 and the like are formed.
When an active matrix liquid crystal display device is formed by bonding an opposing substrate 5 to the opposing substrate 5 using a small ball 4 of, for example, 5 μm as a spacer, and sealing liquid crystal therebetween, a thin film transistor 4 is disposed between the thin film transistor and the opposing substrate. When small balls are interposed, there is a problem that gap unevenness occurs. Therefore, the conventional active matrix substrate has a drawback that it is essentially unsuitable for a liquid crystal display.

【0007】本発明の目的は上述の欠点を解消し、平坦
化を向上させたアクティブマトリックス基板とその製造
方法を提供することにある。
An object of the present invention is to provide an active matrix substrate which has solved the above-mentioned drawbacks and has improved planarization, and a method of manufacturing the same.

【0008】[0008]

【課題を解決するための手段】上記目的を達成するた
め、本発明のアクティブマトリックス基板においては、
ガラス基板上に、薄膜トランジスタと走査線および信号
線と画素電極とを備え、前記画素電極を作成する領域の
上端が、少なくとも前記薄膜トランジスタおよび前記走
査線および前記信号線から成る領域の上端と同じ高さも
しくはそれ以上になっていることを有するものである。
Means for Solving the Problems To achieve the above object,
Therefore, in the active matrix substrate of the present invention,
Thin film transistors, scanning lines and signals on a glass substrate
A line and a pixel electrode, and a region for forming the pixel electrode.
The upper end has at least the thin film transistor and the scan line.
The same height as the top of the area consisting of the scanning line and the signal line
Or more than that.

【0009】また、本発明においては透明絶縁層に形成
した凹部に設けられたTFT素子接続された配線と画素
電極とが凹部内部で接続されているものである。
Further , in the present invention, a transparent insulating layer is formed.
Wiring and pixels connected to the TFT element provided in the recessed portion
The electrode is connected inside the recess.

【0010】[0010]

【0011】[0011]

【作用】ガラス基板上に形成される広い領域の画素電極
の上端を薄膜トランジスタと走査線および信号線から成
る領域の上端よりも高くすることにより、見かけ上は平
坦な基板内に部分的に狭い領域の凹部が存在するだけな
ので、アクティブマトリックス基板全体としては平坦化
が向上する。
By making the upper end of the pixel electrode in the wide area formed on the glass substrate higher than the upper end of the area composed of the thin film transistor, the scanning line and the signal line, the apparently flat area is partially narrow in the substrate. , The flatness is improved as a whole of the active matrix substrate.

【0012】[0012]

【実施例】以下に本発明の実施例について図面を参照し
ながら詳細に説明する。
Embodiments of the present invention will be described below in detail with reference to the drawings.

【0013】図1(a)〜(d)は本発明の第1の実施
例を工程順に示す断面図である。
FIGS. 1A to 1D are cross-sectional views showing a first embodiment of the present invention in the order of steps.

【0014】まず、図1(a)に示すように、ガラス基
板10上に例えばCVD法によりSiO2 膜11を50
0nm成長させた後、フォトレジスト6を所定の領域に
形成する。
First, as shown in FIG. 1A, a SiO 2 film 11 is formed on a glass substrate 10 by, for example, a CVD method.
After the growth of 0 nm, a photoresist 6 is formed in a predetermined region.

【0015】次に、図1(b)に示すように、SiO2
膜11に例えばドライエッチングを行い、透明絶縁層1
2を形成する。
[0015] Next, as shown in FIG. 1 (b), SiO 2
The film 11 is subjected to, for example, dry etching to obtain the transparent insulating layer 1.
Form 2

【0016】次に、図1(c)に示すように、ガラス基
板10上に島状Si膜にゲート酸化膜を形成した後ゲー
ト電極を形成し、イオン打ち込み等によりソース領域お
よびドレイン領域を形成し、層間絶縁膜を成長させた後
にコンタクトホールをあけ、Al電極を形成して薄膜ト
ランジスタ2を作成する。
Next, as shown in FIG. 1C, a gate electrode is formed after forming a gate oxide film on an island-like Si film on the glass substrate 10, and a source region and a drain region are formed by ion implantation or the like. Then, after growing an interlayer insulating film, a contact hole is opened, and an Al electrode is formed to form a thin film transistor 2.

【0017】続いて、図1(d)に示すように、透明絶
縁層12上に、酸化インジウムすず膜を成長させた後、
フォトエッチング技術を用いることにより画素電極3を
形成してアクティブマトリックス基板が作成される。
Subsequently, as shown in FIG. 1D, after growing an indium tin oxide film on the transparent insulating layer 12,
The pixel electrode 3 is formed by using the photo-etching technique, and the active matrix substrate is created.

【0018】図2(a)〜(d)は参考例を工程順に示
す断面図である。
FIGS. 2A to 2D are sectional views showing a reference example in the order of steps.

【0019】まず、図2(a)に示すように、ガラス基
板10の所定の領域に、フォトレジスト6を形成する。
First, as shown in FIG. 2A, a photoresist 6 is formed in a predetermined region of a glass substrate 10.

【0020】次に、図2(c)に示すように、堀込み部
13に島状Si膜にゲート酸化膜を形成した後ゲート電
極を形成し、イオン打ち込み等によりソース領域および
ドレイン領域を形成し、層間絶縁膜を成長させた後にコ
ンタクトホールをあけ、Al電極を形成した薄膜トラン
ジスタ2を作成する。
Next, as shown in FIG. 2C, a gate electrode is formed after forming a gate oxide film on the island-shaped Si film in the dug portion 13, and a source region and a drain region are formed by ion implantation or the like. Then, after growing an interlayer insulating film, a contact hole is opened to form a thin film transistor 2 having an Al electrode formed thereon.

【0021】続いて、図2(d)に示すように、ガラス
基板10上に、酸化インジウムすず膜を成長させた後、
フォトエッチング技術を用いることにより画素電極3を
形成してアクティブマトリックス基板が作成される。
Subsequently, as shown in FIG. 2D, after growing an indium tin oxide film on the glass substrate 10,
The pixel electrode 3 is formed by using the photo-etching technique, and the active matrix substrate is created.

【0022】このようにして製造されたアクティブマト
リックス基板であれば、ガラス基板10上に形成される
広い領域の画素電極3の上端が、薄膜トランジスタ2と
走査線21及び信号線22から成る領域の上端よりも高
くなる。従って、見かけ上は平坦なアクティブマトリッ
クス基板内に部分的に狭い領域の凹部が存在するだけな
ので、アクティブマトリックス基板全体としては平坦化
が向上する。
In the active matrix substrate manufactured as described above, the upper end of the pixel electrode 3 in a wide area formed on the glass substrate 10 is positioned at the upper end of the area including the thin film transistor 2, the scanning line 21 and the signal line 22. Higher than. Therefore, since only a narrow portion of the recess is present in the apparently flat active matrix substrate, the flatness of the entire active matrix substrate is improved.

【0023】なお、実施例には薄膜トランジスタとして
プレーナ型を示したが、これに拘束されることは無く、
スタガ型やその他の構造であってもかまわない。
In the embodiment, the thin film transistor is shown as a planar type, but is not limited thereto.
It may be staggered or another structure.

【0024】[0024]

【発明の効果】以上詳細に説明したように本発明によれ
ば、ガラス基板上に形成される広い領域の画素電極の上
端が薄膜トランジスタ領域及び配線領域の上端よりも高
くなる。従って、見かけ上は平坦なアクティブマトリッ
クス基板内に部分的に狭い領域の凹部が存在するだけな
ので、アクティブマトリックス基板全体としては平坦化
が向上する。
As described above in detail, according to the present invention, the upper end of the pixel electrode in a wide area formed on the glass substrate is higher than the upper ends of the thin film transistor area and the wiring area. Therefore, since only a narrow portion of the recess is present in the apparently flat active matrix substrate, the flatness of the entire active matrix substrate is improved.

【0025】また、本発明のアクティブマトリックス基
板エッチバック法等による平坦化技術を組み合わせるこ
とで、ほぼ完全な平坦化を実現することが可能である。
By combining the flattening technique of the present invention with the active matrix substrate etch-back method or the like, almost complete flattening can be realized.

【0026】さらに、液晶ディスプレイを構成する上
で、対向基板との貼り合わせを行う場合に、画素電極上
のスペーエサによって間隔が決まるため、ギャップむら
が低減できる。
Further, when the liquid crystal display is formed, the gap is determined by the spacer on the pixel electrode when bonding to the opposing substrate, so that gap unevenness can be reduced.

【0027】しかも、薄膜トランジスタや走査線および
信号線には、従来のようにスペーサを通して圧力がかく
ことが無くなるので、圧力によるトランジスタ特性の低
下や配線の断線等が防止でき、歩留まりや信頼性の向上
が図れる。
Further, since no pressure is applied to the thin film transistor, the scanning line, and the signal line through the spacer as in the related art, it is possible to prevent a decrease in transistor characteristics due to the pressure, a disconnection of the wiring, and the like, and to improve a yield and reliability. Can be achieved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の一実施例の各工程の構造を示す
断面図。
FIG. 1 is a sectional view showing the structure of each step of a first embodiment of the present invention.

【図2】参考例の各工程の構造を示す断面図。FIG. 2 is a sectional view showing the structure of each step of a reference example .

【図3】従来のアクティブマトリックス基板の平面図お
よび断面図。
FIG. 3 is a plan view and a cross-sectional view of a conventional active matrix substrate.

【図4】従来のアクティブマトリックス基板を用いた液
晶ディスプレイの構成を示す断面図。
FIG. 4 is a cross-sectional view illustrating a configuration of a liquid crystal display using a conventional active matrix substrate.

【符号の説明】[Explanation of symbols]

2 薄膜トランジスタ 3 画素電極 4 スペーサ 5 対向基板 6 フォトレジスト 10 ガラス基板 11 SiO2 膜 12 透明絶縁層 13 堀込み部 21 走査線 22 信号線 Reference Signs List 2 thin film transistor 3 pixel electrode 4 spacer 5 counter substrate 6 photoresist 10 glass substrate 11 SiO2 film 12 transparent insulating layer 13 dug portion 21 scanning line 22 signal line

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】平坦な面からなる透明絶縁基体上に、薄膜
トランジスタ、走査線および信号線から成る領域の上端
同じ高さもしくはそれ以上の厚みと同じか又はそれよ
りも厚い透明絶縁層を堆積しパターニングして画素電極
を形成する領域のみに前記透明絶縁層を形成して段差を
形成する工程と、前記段差の低部に当たる前記透明絶縁
層以外の領域の前記透明絶縁基体上に薄膜トランジスタ
を形成する工程と、走査線、信号線及び前記画素電極と
前記薄膜トランジスタとを接続する配線を前記段差低部
にのみに形成する工程と、 前記画素電極を形成する工程とを有し、 前記画素電極と前記薄膜トランジスタとを接続する前記
配線とは前記段差低部においてのみ接続されていること
特徴とするアクティブマトリックス基板の製造方法。
An upper end of a region including a thin film transistor , a scanning line and a signal line on a transparent insulating substrate having a flat surface.
A step of forming a transparent insulating layer only in a region where a pixel electrode is formed by depositing and patterning a transparent insulating layer having the same height or a thickness greater than or equal to the thickness of the transparent insulating layer; and A thin film transistor is formed on the transparent insulating substrate in a region other than the transparent insulating layer corresponding to the lower part of the step.
Forming a scan line, a signal line and the pixel electrode
The wiring connecting the thin film transistor is connected to the low step portion.
Has only forming on, and forming the pixel electrode, connecting the said pixel electrode TFT said
Wiring should be connected only at the lower part of the step
A method for manufacturing an active matrix substrate, comprising:
【請求項2】平滑な面からなる透明絶縁基体上に、薄膜
トランジスタおよび走査線および信号線から成る領域の
上端と同じ高さもしくはそれ以上の厚みと同じか又はそ
れよりも厚い透明絶縁層を有し、前記薄膜トランジスタ
は前記透明絶縁層に形成された凹部の前記透明絶縁基体
上に形成され、前記薄膜トランジスタと画素電極とは前
記凹部において前記薄膜トランジスタと前記画素電極と
を接続する配線によって接続されてなることを特徴とす
るアクティブマトリックス基板。
2. A thin film is formed on a transparent insulating substrate having a smooth surface.
Of the region consisting of transistors and scanning lines and signal lines
Equal to or higher than the top
Having a thicker transparent insulating layer, the thin film transistor
Is the transparent insulating substrate in the concave portion formed in the transparent insulating layer
The thin film transistor and the pixel electrode are formed on
In the recess, the thin film transistor and the pixel electrode
Characterized by being connected by wiring that connects
Active matrix substrate.
【請求項3】(3) 前記透明電極上の画素電極部が平坦な面でThe pixel electrode portion on the transparent electrode has a flat surface
形成されていることを特徴とする請求項2記載のアクテThe activator according to claim 2, wherein the activator is formed.
ィブマトリックス基板。Matrix substrate.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0581278U (en) * 1992-01-20 1993-11-05 マルイ鍍金工業株式会社 Ultrasonic electrolytic cleaner

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* Cited by examiner, † Cited by third party
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JPH0581278U (en) * 1992-01-20 1993-11-05 マルイ鍍金工業株式会社 Ultrasonic electrolytic cleaner

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JPH05224233A (en) 1993-09-03

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