JP3110334B2 - Arbitration control device - Google Patents
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- JP3110334B2 JP3110334B2 JP09010649A JP1064997A JP3110334B2 JP 3110334 B2 JP3110334 B2 JP 3110334B2 JP 09010649 A JP09010649 A JP 09010649A JP 1064997 A JP1064997 A JP 1064997A JP 3110334 B2 JP3110334 B2 JP 3110334B2
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Description
【０００１】[0001]
【発明の属する技術分野】本発明はアービトレーション
制御装置に関し、特に並列コンピュータにおける、また
は複数プロセッサ間のアービトレーション制御装置に関
する。The present invention relates to an arbitration controller, and more particularly to an arbitration controller in a parallel computer or between a plurality of processors.
【０００２】[0002]
【従来の技術】従来技術として、アービトレーション制
御装置の一つであるホールドオールシステム(競合に負
けたポートの後続リクエストが、競合に勝つまで待ち合
わされる方式)について図面を参照して詳細に説明す
る。図３は本発明の従来技術の実施例を示すブロック図
である。簡単のために、入力ポート、出力ポート共に４
ポートとし、入力ポート０と１が順序性の保証が必要な
ポートとする。2. Description of the Related Art As a prior art, a hold-all system (a method in which a subsequent request of a port that loses a contention waits until the contention is won), which is one of arbitration controllers, will be described in detail with reference to the drawings. . FIG. 3 is a block diagram showing an embodiment of the prior art of the present invention. For simplicity, input and output ports are 4
It is assumed that input ports 0 and 1 are ports for which order guarantee is required.
【０００３】図３を参照すると、この従来装置は、リク
エストの行き先(出力ポート番号)が保持される入力バッ
ファ１−ａ、１−ｂ、１−ｃ、１−ｄと、デコーダ２−
ａ、２−ｂ、２−ｃ、２−ｄと、デコーダ２−ａ、２−
ｂ、２−ｃ、２−ｄでデコードされた出力ポート情報を
伴うリクエスト（以下リクエスト情報と呼ぶ）を一時保
持するレジスタ３−ａ、３−ｂ、３−ｃ、３−ｄと、各
出力ポートに対する優先順位決定回路４−ａ、４−ｂ、
４−ｃ、４−ｄとから構成される。Referring to FIG. 3, this conventional device comprises an input buffer 1-a, 1-b, 1-c, 1-d for holding a destination (output port number) of a request, and a decoder 2--.
a, 2-b, 2-c, 2-d and decoders 2-a, 2-d
registers 3-a, 3-b, 3-c, 3-d for temporarily holding requests (hereinafter referred to as request information) accompanied by output port information decoded by b, 2-c, 2-d, and Port priority determination circuits 4-a, 4-b,
4-c and 4-d.
【０００４】各入力ポート０〜３からの優先順位は出力
ポート０の優先順位決定回路４−ａにおいては０→１→
２→３、出力ポート１の優先順位決定回路４−ｂでは１
→２→３→０、出力ポート２の優先順位決定回路４−ｃ
では２→３→０→１、出力ポート３の優先順位決定回路
４−ｄでは３→０→１→２の順に付けてある。各入力バ
ッファ１−ａ〜１−ｄに各々順に出力ポート０〜３への
リクエストが存在している場合について説明する。The priorities from the input ports 0 to 3 are 0 → 1 → in the priority determination circuit 4-a of the output port 0.
2 → 3, 1 in the priority determination circuit 4-b of the output port 1
→ 2 → 3 → 0, output port 2 priority order determination circuit 4-c
In the example, the order is 2 → 3 → 0 → 1, and in the priority order determination circuit 4-d of the output port 3, the order is 3 → 0 → 1 → 2. A case will be described in which requests to output ports 0 to 3 are present in the input buffers 1-a to 1-d, respectively.
【０００５】第１のタイミングで最初のリクエスト(出
力ポート０行き)が各々デコーダ２−ａ〜２−ｄにより
デコードされ、リクエスト情報として各々レジスタ３−
ａ〜３−ｄにセットされる。At the first timing, the first request (to the output port 0) is decoded by the decoders 2-a to 2-d, respectively, and the request information is stored in the registers 3-a to 2-d.
a to 3-d are set.
【０００６】第２のタイミングでレジスタ３−ａ〜３−
ｄからリクエスト情報が優先順位決定回路４−ａに送ら
れる。ここで前記の優先順位より優先順位決定回路４−
ａで入力ポート０からのリクエスト情報が選択され出力
ポート０に出力される。同時に優先順位決定回路４−ａ
から入力ポート１、２、３のレジスタ３−ｂ、ｃ、ｄに
ホールド要求が送られる。送られたホールド要求によ
り、各々の入力ポートでは出力ポート０へのリクエスト
情報が待ち合わされる。このとき、入力ポート０に対し
ても、ホールドオール方式であるためにホールド要求が
出される。At the second timing, the registers 3-a to 3-a
The request information is sent from d to the priority determination circuit 4-a. Here, the priority order determining circuit 4-
In a, request information from the input port 0 is selected and output to the output port 0. At the same time, the priority determination circuit 4-a
Sends a hold request to the registers 3-b, c, and d of the input ports 1, 2, and 3. In response to the sent hold request, request information for output port 0 is waited at each input port. At this time, a hold request is also issued to the input port 0 because of the hold all method.
【０００７】同時に、２個目のリクエストが入力バッフ
ァ１−ａ〜１−ｄからデコーダ２−ａ〜２−ｄを通り、
リクエスト情報がレジスタ３−ａ〜３−ｄにセットされ
ようとするが、優先順位決定回路４−ａからのホールド
要求により、レジスタ３−ａ、ｂ、ｃ、ｄへのセットが
見合わされる。At the same time, a second request passes from input buffers 1-a to 1-d through decoders 2-a to 2-d,
The request information is about to be set in the registers 3-a to 3-d, but the setting in the registers 3-a, b, c, and d is delayed by the hold request from the priority order determination circuit 4-a.
【０００８】第３のタイミングで、出力ポート０では、
入力ポート１、２、３からのリクエスト情報を再度受け
付け、入力ポート１のリクエスト情報が出力され、入力
ポート２、３には再度ホールド要求が出される。このと
き、入力ポート０、１に対しても、ホールドオール方式
であるためにホールド要求が出される。At the third timing, at output port 0,
Request information from the input ports 1, 2, and 3 is received again, the request information of the input port 1 is output, and a hold request is issued to the input ports 2, 3 again. At this time, a hold request is issued to the input ports 0 and 1 because of the hold all method.
【０００９】同時に、２個目のリクエストが入力バッフ
ァ１−ａ〜１−ｄからデコーダ２−ａ〜２−ｄを通り、
リクエスト情報がレジスタ３−ａ〜３−ｄにセットされ
ようとするが、優先順位決定回路４−ａからのホールド
要求により、レジスタ３−ａ、ｂ、ｃ、ｄへのセットが
見合わされる。At the same time, a second request passes from input buffers 1-a to 1-d through decoders 2-a to 2-d,
The request information is about to be set in the registers 3-a to 3-d, but the setting in the registers 3-a, b, c, and d is delayed by the hold request from the priority order determination circuit 4-a.
【００１０】第４のタイミングで、出力ポート０では、
入力ポート２、３からのリクエスト情報を再度受け付
け、入力ポート２のリクエスト情報が出力され、入力ポ
ート３には再度ホールド要求が出される。このとき、入
力ポート０、１、２に対しても、ホールドオール方式で
あるためにホールド要求が出される。At the fourth timing, at output port 0,
The request information from the input ports 2 and 3 is received again, the request information of the input port 2 is output, and the hold request is issued to the input port 3 again. At this time, a hold request is issued to the input ports 0, 1, and 2 because of the hold-all method.
【００１１】同時に、２個目のリクエストが入力バッフ
ァ１−ａ〜１−ｄからデコーダ２−ａ〜２−ｄを通り、
リクエスト情報がレジスタ３−ａ〜３−ｄにセットされ
ようとするが、優先順位決定回路４−ａからのホールド
要求により、レジスタ３−ａ、ｂ、ｃ、ｄへのセットが
見合わされる。At the same time, a second request passes from input buffers 1-a to 1-d through decoders 2-a to 2-d,
The request information is about to be set in the registers 3-a to 3-d, but the setting in the registers 3-a, b, c, and d is delayed by the hold request from the priority order determination circuit 4-a.
【００１２】第５のタイミングで、出力ポート０では、
入力ポート３からのリクエスト情報を再度受け付け、入
力ポート３のリクエストが出力され、全入力ポートに対
するホールド要求が解除される。At the fifth timing, at output port 0,
The request information from the input port 3 is received again, the request of the input port 3 is output, and the hold request for all the input ports is released.
【００１３】同時に、２個目のリクエストが入力バッフ
ァ１−ａ〜１−ｄからデコーダ２−ａ〜２−ｄを通り、
リクエスト情報がレジスタ３−ａ〜３−ｄにセットされ
る。At the same time, a second request passes from input buffers 1-a to 1-d through decoders 2-a to 2-d,
Request information is set in registers 3-a to 3-d.
【００１４】第６のタイミングでレジスタ３−ａ〜３−
ｄからリクエスト情報が優先順位決定回路４−ｂに送ら
れる。ここで前記の優先順位より優先順位決定回路４−
ｂで入力ポート１からのリクエスト情報が選択され出力
ポート１に出力される。At the sixth timing, the registers 3-a to 3-a
The request information is sent from d to the priority determination circuit 4-b. Here, the priority order determining circuit 4-
In b, the request information from the input port 1 is selected and output to the output port 1.
【００１５】同時に優先順位決定回路４−ｂから入力ポ
ート０、２、３のレジスタ３−ａ、ｃ、ｄにホールド要
求が送られる。送られたホールド要求により、各々の入
力ポートでは出力ポート１へのリクエスト情報が待ち合
わされる。このとき、入力ポート１に対しても、ホール
ドオール方式であるためにホールド要求が出される。At the same time, a hold request is sent from the priority determination circuit 4-b to the registers 3-a, c, and d of the input ports 0, 2, and 3. In response to the sent hold request, request information to output port 1 is waited at each input port. At this time, a hold request is also issued to the input port 1 because of the hold all method.
【００１６】同時に、３個目のリクエストが入力バッフ
ァ１−ａ〜１−ｄからデコーダ２−ａ〜２−ｄを通り、
リクエスト情報がレジスタ３−ａ〜３−ｄにセットされ
ようとするが、優先順位決定回路４−ｂからのホールド
要求により、レジスタ３−ａ、ｂ、ｃ、ｄへのセットが
見合わされる。At the same time, a third request passes from input buffers 1-a to 1-d through decoders 2-a to 2-d,
The request information is about to be set in the registers 3-a to 3-d, but the setting in the registers 3-a, b, c, and d is delayed by the hold request from the priority order determination circuit 4-b.
【００１７】第７のタイミングで、出力ポート１では、
入力ポート０、２、３からのリクエストを再度受け付
け、入力ポート２のリクエスト情報が出力され、入力ポ
ート０、３には再度ホールド要求が出される。このと
き、入力ポート１、２に対しても、ホールドオール方式
であるためにホールド要求が出される。At the seventh timing, at the output port 1,
Requests from input ports 0, 2, and 3 are accepted again, request information of input port 2 is output, and a hold request is issued to input ports 0 and 3 again. At this time, a hold request is also issued to the input ports 1 and 2 because of the hold-all method.
【００１８】同時に、３個目のリクエストが入力バッフ
ァ１−ａ〜１−ｄからデコーダ２−ａ〜２−ｄを通り、
リクエスト情報がレジスタ３−ａ〜３−ｄにセットされ
ようとするが、優先順位決定回路４−ａからのホールド
要求により、レジスタ３−ａ、ｂ、ｃ、ｄへのセットが
見合わされる。At the same time, a third request passes from input buffers 1-a to 1-d through decoders 2-a to 2-d,
The request information is about to be set in the registers 3-a to 3-d, but the setting in the registers 3-a, b, c, and d is delayed by the hold request from the priority order determination circuit 4-a.
【００１９】第８のタイミングで、出力ポート１では、
入力ポート０、３からのリクエスト情報を再度受け付
け、入力ポート３のリクエスト情報が出力され、入力ポ
ート０には再度ホールド要求が出される。このとき、入
力ポート１、２、３に対しても、ホールドオール方式で
あるためにホールド要求が出される。At the eighth timing, at the output port 1,
The request information from the input ports 0 and 3 is received again, the request information of the input port 3 is output, and a hold request is issued to the input port 0 again. At this time, a hold request is issued to the input ports 1, 2, and 3 because of the hold-all method.
【００２０】同時に、３個目のリクエストが入力バッフ
ァ１−ａ〜１−ｄからデコーダ２−ａ〜２−ｄを通り、
リクエスト情報がレジスタ３−ａ〜３−ｄにセットされ
ようとするが、優先順位決定回路４−ａからのホールド
要求により、レジスタ３−ａ、ｂ、ｃ、ｄへのセットが
見合わされる。At the same time, a third request passes from input buffers 1-a to 1-d through decoders 2-a to 2-d,
The request information is about to be set in the registers 3-a to 3-d, but the setting in the registers 3-a, b, c, and d is delayed by the hold request from the priority order determination circuit 4-a.
【００２１】第９のタイミングで、出力ポート１では、
入力ポート０からのリクエスト情報を再度受け付け、入
力ポート０のリクエスト情報が出力され、全入力ポート
に対するホールド要求が解除される。At the ninth timing, at the output port 1,
The request information from the input port 0 is received again, the request information of the input port 0 is output, and the hold request for all the input ports is released.
【００２２】同時に、３個目のリクエストが入力バッフ
ァ１−ａ〜１−ｄからデコーダ２−ａ〜２−ｄを通り、
リクエスト情報がレジスタ３−ａ〜３−ｄにセットされ
る。At the same time, a third request passes from input buffers 1-a to 1-d through decoders 2-a to 2-d,
Request information is set in registers 3-a to 3-d.
【００２３】以後、同様の動作により入力ポート０、
１、２、３のリクエスト情報が出力ポート２、３に出力
される。Thereafter, input ports 0,
Request information of 1, 2, and 3 is output to output ports 2 and 3.
【００２４】また、たとえば、「特開平１−１１９８４
５号公報」記載のアービトレーション制御でも、競合す
る２つの入力に対して、時間で割り振った上で、より優
先権の高いポートの要求に対してはその処理が終了する
まで、優先権を与えていて、順序性は考慮されていな
い。For example, see Japanese Patent Application Laid-Open No. 1-11984
In the arbitration control described in Japanese Patent Application Laid-Open No. 5 (1999) -2005, priority is given to two competing inputs by time, and a request for a port with a higher priority is given until the processing is completed. Order is not taken into account.
【００２５】[0025]
【発明が解決しようとする課題】上述した従来技術の問
題点は、順序性の保証が必要な装置においては、同一タ
イミングで受け付けた処理要求が全て処理されるまで、
後続の処理要求を受け付けない構成を採る必要があるた
めに、順序性の保証のいらないポートからの処理要求で
も、待ち合わされているポートが存在すると、そのポー
トからの処理要求まで待ち合わされる事になり、性能の
低下を招くことである。その理由は、優先順位決定の際
に単一の処理制御のみを行っているからである。The problem of the prior art described above is that, in an apparatus which needs to guarantee the order, until all processing requests received at the same timing are processed.
Because it is necessary to adopt a configuration that does not accept subsequent processing requests, even if a processing request is from a port that does not require ordering, if there is a waiting port, the processing request from that port will be waited for. This leads to a decrease in performance. The reason is that only a single processing control is performed when determining the priority.
【００２６】[0026]
【課題を解決するための手段】本発明の第１のアービト
レーション制御装置は、複数の演算プロセッサと入出力
装置とメモリとを結ぶ結合網を制御するアービトレーシ
ョン制御装置であって、同一タイミングで受け付けた処
理要求が処理されるまで、後続の処理要求を受け付けな
い順序性優先順位決定手段と、同一タイミングで受け付
けた処理要求が全て処理されなくても、後続の処理要求
を受け付ける非順序性優先順位決定手段とを有し、入力
ポート毎に順序性を保証する必要があるポート間では、
前記順序性優先順位決定手段により優先順位に基づき優
先順位の高い処理要求から選択し、順序性を保証する必
要のないポート間と、前記順序性優先順位決定手段によ
って選択された処理要求との間を、前記非順序性優先順
位決定手段により制御・選択し、出力ポートに送出す
る。A first arbitration control device of the present invention is an arbitration control device for controlling a connection network connecting a plurality of arithmetic processors, an input / output device, and a memory, and received at the same timing. Until a processing request is processed, a sequence priority determining unit that does not receive a subsequent processing request, and a non-order priority determining unit that receives a subsequent processing request even if all processing requests received at the same timing are not processed Means, and between ports that need to guarantee order for each input port,
The processing priority selected by the order priority determining means from the processing requests with high priority based on the priority, between the ports that do not need to guarantee the order, and the processing request selected by the order priority determining means Is controlled and selected by the out-of-order priority determining means, and transmitted to an output port.
【００２７】本発明の第２のアービトレーション制御装
置は、前記第１のアービトレーション制御装置であっ
て、 （ａ）前記各出力ポートへの処理要求を保持する前記各
入力ポート対応の入力バッファと、 （ｂ）前記各入力バッファからの前記処理要求をデコー
ドし、前記各出力ポートに対するリクエスト情報を生成
する前記入力バッファ対応のデコーダと、（ｃ）前記順序性優先優先順位決定手段からの第１のホ
ールド要求、前記非順序性優先順位決定手段からの第２
のホールド要求がなければ、前記対応するデコーダから
の前記リクエスト情報を受け取り、前記ホールド要求が
あると、前記リクエスト情報を受け取らず、前記入力ポ
ートを待ち合わさせる前記デコーダ対応のレジスタと、 （ｄ）前記レジスタから順序性を保証する必要のある入
力ポートに対応する前記リクエスト情報を受け取り、同
時に受け付けた前記リクエスト情報に対し、予め任意に
設定される第１の優先順位にしたがい、同時に受け付け
た前記リクエスト情報が全て前記出力ポートに出される
まで、前記レジスタにおいて前記リクエスト情報を待ち
合わさせるための前記第１のホールド要求を出す前記順
序性優先順位決定手段と、 （ｅ）前記レジスタからの順序性を保証する必要がない
入力ポートに対応する前記リクエスト情報と、前記優先
順位決定手段からの前記リクエスト情報とを受け取り、
同時に受け付けた前記リクエスト情報に対し、予め任意
に設定される第２の優先順位にしたがい、前記第２の優
先順位の最優先の入力ポートに対応する前記リクエスト
情報が前記出力ポートに出されるまで、前記第２の優先
順位の最優先の入力ポート以外に対し、前記リクエスト
情報を待ち合わさせるための前記第２のホールド要求を
出す前記非順序性優先順位決定手段と、 を備える。The second arbitration control device of the present invention is the first arbitration control device, wherein: (a) an input buffer corresponding to each of the input ports for holding a processing request to each of the output ports; b) a decoder corresponding to the input buffer for decoding the processing request from each of the input buffers and generating request information for each of the output ports; and (c) a first buffer from the order priority determining means.
Field request, the second order from the out-of-order priority determining means.
If there is no hold request, the corresponding decoder
Receiving the request information of
If there is, the request information is not received and the input port is not received.
A register corresponding to the decoder for waiting for a packet, and (d) an input for which the order must be guaranteed from the register.
Receiving the request information corresponding to the
In response to the request information received at the time,
Accepted at the same time according to the first priority set
All the request information sent to the output port
Wait for the request information in the register until
The order in which the first hold requests to match
And Introduction of priority determining means, it is not necessary to guarantee the order of from (e) the register
The request information corresponding to the input port and the priority
Receiving the request information from the ranking determining means,
Optional to the request information received at the same time
According to the second priority set in the second priority.
The request corresponding to the highest priority input port
The second priority until information is output on said output port.
Requests other than the highest priority input port
The second hold request to wait for information
The out-of-order priority order determining means .
【００２８】[0028]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の実施
の形態を示すブロック図である。入力ポート、出力ポー
ト共に４ポートとし、入力ポート０と１が順序性の保証
が必要なポートである。図１を参照すると、本発明のア
ービトレーション制御装置は、リクエストの行き先(出
力ポート番号)が保持されている入力バッファ１−ａ、
１−ｂ、１−ｃ、１−ｄと、デコーダ２−ａ、２−ｂ、
２−ｃ、２−ｄと、デコーダ２−ａ、２−ｂ、２−ｃ、
２−ｄでデコードされたリクエスト情報を一時保持する
レジスタ３−ａ、３−ｂ、３−ｃ、３−ｄと、各出力ポ
ートに対する優先順位決定回路４−ａ、４−ｂ、４−
ｃ、４−ｄとから構成される。また優先順位決定回路４
−ａ〜４−ｄは、順序性を保証した順序性優先順位決定
回路４−１、順序性を保証しない非順序性優先順位決定
回路４−２とから構成される。Next, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention. The input port and the output port are both four ports, and input ports 0 and 1 are ports that need to guarantee order. Referring to FIG. 1, the arbitration control device of the present invention includes an input buffer 1-a in which a destination (output port number) of a request is stored.
1-b, 1-c, 1-d and decoders 2-a, 2-b,
2-c, 2-d and decoders 2-a, 2-b, 2-c,
Registers 3-a, 3-b, 3-c and 3-d for temporarily holding request information decoded by 2-d, and priority order determination circuits 4-a, 4-b and 4- for each output port
c, 4-d. Also, the priority determination circuit 4
-A to 4-d are composed of an order priority determining circuit 4-1 that guarantees order, and a non-order priority determining circuit 4-2 that does not guarantee order.
【００２９】各入力ポートからの優先順位は出力ポート
０の優先順位決定回路４−ａにおいては順序性優先順位
決定回路４−１では０→１、非順序性優先順位決定回路
４−２では０または１→２→３、出力ポート１での順序
性優先順位決定回路４−１では１→０、非順序性優先順
位決定回路４−２では１または０→２→３、出力ポート
２での順序性優先順位決定回路４−１では０→１、非順
序性優先順位決定回路４−２では２→３→０または１、
出力ポート３での順序性優先順位決定回路４−１では１
→０、非順序性優先順位決定回路４−２では３→２→１
または０の順である。The priority from each input port is 0 → 1 in the order priority determining circuit 4-1 in the priority determining circuit 4-a of the output port 0, and 0 in the non-order priority determining circuit 4-2. Or 1 → 2 → 3, 1 → 0 in the order priority determining circuit 4-1 at the output port 1, 1 or 0 → 2 → 3 in the non-order priority determining circuit 4-2, and 0 → 1 in the order priority determination circuit 4-1; 2 → 3 → 0 or 1 in the non-order priority determination circuit 4-2;
In the order priority determining circuit 4-1 at the output port 3, 1
→ 0, 3 → 2 → 1 in the non-order priority determination circuit 4-2
Or in the order of 0.
【００３０】次に本発明の実施の形態の動作について説
明する。図２は、本発明の実施の形態の動作を示すタイ
ムチャートである。各入力バッファ１−ａ〜１−ｄに各
々順に出力ポート０〜３へのリクエストが存在している
場合について説明する。Next, the operation of the embodiment of the present invention will be described. FIG. 2 is a time chart showing the operation of the embodiment of the present invention. A case will be described in which requests to output ports 0 to 3 are present in the input buffers 1-a to 1-d, respectively.
【００３１】第１のタイミング（図２ｔ１）で最初のリ
クエスト(出力ポート０行き)が各々デコーダ２−ａ〜２
−ｄによりデコードされ、リクエスト情報として各々レ
ジスタ３−ａ〜３−ｄにセットされる。At the first timing (t1 in FIG. 2), the first request (to output port 0) is sent to each of the decoders 2-a to 2-a.
The data is decoded by -d, and is set in the registers 3-a to 3-d as request information.
【００３２】第２のタイミング（図２ｔ２）でレジスタ
３−ａ〜３−ｄからリクエスト情報が優先順位決定回路
４−ａに送られる。ここで前記の優先順位より順序性優
先順位決定回路４−１で入力ポート０からのリクエスト
情報が選択され、非順序性優先順位決定回路４−２でも
入力ポート０からのリクエスト情報が選択され出力ポー
ト０に出力される。同時に順序性優先順位決定回路４−
１から入力ポート１のレジスタ３−ｂに、非順序性優先
順位決定回路４−２から入力ポート２、３のレジスタ３
−ｃ、３−ｄにホールド要求が送られる。送られたホー
ルド要求により、各々の入力ポートでは出力ポート０へ
のリクエスト情報が待ち合わされる。このとき、入力ポ
ート０に対しても、入力ポート１での待ち合わせがある
ので、順序性の保証のためにホールド要求が出される。At the second timing (t2 in FIG. 2), the request information is sent from the registers 3-a to 3-d to the priority determining circuit 4-a. Here, the request information from the input port 0 is selected by the order priority determining circuit 4-1 from the above priority, and the request information from the input port 0 is also selected and output by the non-order priority determining circuit 4-2. Output to port 0. At the same time, the order priority determining circuit 4-
1 to the register 3-b of the input port 1 and the non-order priority determining circuit 4-2 to the register 3 of the input ports 2 and 3.
A hold request is sent to -c and 3-d. In response to the sent hold request, request information for output port 0 is waited at each input port. At this time, a hold request is issued to input port 0 because input port 1 waits for input port 1 to guarantee order.
【００３３】同時に、２個目のリクエストが入力バッフ
ァ１−ａ〜１−ｄからデコーダ２−ａ〜２−ｄを通り、
リクエスト情報がレジスタ３−ａ〜３−ｄにセットされ
ようとするが、入力ポート０、１では順序性優先順位決
定回路４−１からのホールド要求により、レジスタ３−
ａ、３−ｂへのセットが見合わされるが、入力ポート
２、３ではレジスタ３−ｃ、３−ｄに出力ポート０から
のホールド要求により出力ポート０へのリクエスト情報
が保持されると同時に、出力ポート１へのリクエスト情
報もセットされる。At the same time, a second request passes from input buffers 1-a to 1-d through decoders 2-a to 2-d,
The request information is about to be set in the registers 3-a to 3-d. However, in the input ports 0 and 1, the register 3-a is set in response to a hold request from the order priority determination circuit 4-1.
In the input ports 2 and 3, the request information to the output port 0 is held in the registers 3-c and 3-d by the hold request from the output port 0. , Request information to output port 1 is also set.
【００３４】第３のタイミング（図２ｔ３）で、出力ポ
ート０では、入力ポート１、２、３からのリクエスト情
報を再度受け付け、入力ポート１のリクエスト情報が出
力され、入力ポート２、３には再度ホールド要求が出さ
れる。出力ポート１では、入力ポート２、３からのリク
エスト情報を受け付け、優先順位により入力ポート２か
らのリクエスト情報が出力され、入力ポート３にホール
ド要求が出される。同時に、入力ポート０、１では入力
バッファ１−ａ、１−ｂから２個目のリクエストがデコ
ーダ２−ａ、２−ｂによりデコードされリクエスト情報
がレジスタ３−ａ、３−ｂにセットされる。また、入力
ポート２、３では、レジスタ３−ｃ、３−ｄに３個目の
リクエスト情報がデコーダ２−ｃ、２−ｄによりデコー
ドされセットされると同時に、出力ポート０へのリクエ
スト情報も保持され、更に入力ポート３ではレジスタ３
−ｄに出力ポート１へのリクエスト情報も保持される。At the third timing (t3 in FIG. 2), at the output port 0, the request information from the input ports 1, 2, and 3 is again accepted, and the request information of the input port 1 is output. A hold request is issued again. The output port 1 receives request information from the input ports 2 and 3, outputs request information from the input port 2 according to priority, and issues a hold request to the input port 3. At the same time, in the input ports 0 and 1, the second requests from the input buffers 1-a and 1-b are decoded by the decoders 2-a and 2-b, and the request information is set in the registers 3-a and 3-b. . In the input ports 2 and 3, the third request information is decoded and set by the decoders 2-c and 2-d in the registers 3-c and 3-d, and the request information to the output port 0 is also transmitted. And the input port 3 registers 3
Request information to the output port 1 is also stored in -d.
【００３５】第４のタイミング（図２ｔ４）で、出力ポ
ート０では入力ポート２、３からのリクエスト情報を再
度受け付け、入力ポート２のリクエスト情報が出力さ
れ、入力ポート３には再度ホールド要求が出される。出
力ポート１では入力ポート０、１、３のリクエスト情報
を受け付け、入力ポート３のリクエスト情報が出力され
ると同時に、入力ポート０、１にはホールド要求が出さ
れる。出力ポート２では、入力ポート２、３からのリク
エスト情報を受け付け、入力ポート２のリクエスト情報
が出力される。At the fourth timing (t4 in FIG. 2), the output port 0 accepts the request information from the input ports 2 and 3 again, outputs the request information of the input port 2, and issues the hold request to the input port 3 again. It is. The output port 1 receives the request information of the input ports 0, 1 and 3, and outputs the request information of the input port 3 and simultaneously issues a hold request to the input ports 0 and 1. The output port 2 receives request information from the input ports 2 and 3 and outputs the request information of the input port 2.
【００３６】同時に、入力ポート０、１では入力バッフ
ァ１−ａ、１−ｂから３個目のリクエストがデコーダ２
−ａ、２−ｂを通り、リクエスト情報がレジスタ３−
ａ、３−ｂにセットされようとするがホールド要求によ
りセットが見合わされる。入力ポート２、３では入力バ
ッファ１−ｃ、１−ｄから４個目のリクエストがデコー
ダ２−ｃ、２−ｄを通り、リクエスト情報がレジスタ３
−ｃ、３−ｄにセットされると同時に、入力ポート３で
はレジスタ３−ｄに出力ポート０、２へのリクエスト情
報も保持される。At the same time, at the input ports 0 and 1, the third request from the input buffers 1-a and 1-b is
-A, the request information is passed through the register 3-
a and 3-b are set, but the hold is delayed by the hold request. At the input ports 2 and 3, the fourth request from the input buffers 1-c and 1-d passes through the decoders 2-c and 2-d, and the request information is stored in the register 3.
At the same time as being set to -c and 3-d, the input port 3 holds the request information to the output ports 0 and 2 in the register 3-d.
【００３７】第５のタイミング（図２ｔ５）で、出力ポ
ート０では入力ポート３からのリクエスト情報が受け付
けられ出力される。出力ポート１では、入力ポート０、
１からのリクエスト情報を受け付け、入力ポート１から
のリクエスト情報が出力されると同時に、入力ポート０
にホールド要求が出される。出力ポート２では、入力ポ
ート３からのリクエスト情報が受け付けられ出力され
る。出力ポート３では、入力ポート２、３のリクエスト
情報を受け付け、入力ポート３のリクエスト情報を出力
すると同時に、入力ポート２にホールド要求が出され
る。At the fifth timing (t5 in FIG. 2), the request information from the input port 3 is received and output at the output port 0. For output port 1, input port 0,
When request information from the input port 1 is received and the request information from the input port 1 is output,
Is issued a hold request. The output port 2 receives and outputs request information from the input port 3. The output port 3 receives the request information of the input ports 2 and 3, outputs the request information of the input port 3, and simultaneously issues a hold request to the input port 2.
【００３８】第６のタイミング（図２ｔ６）で、出力ポ
ート１では入力ポート０からのリクエスト情報が受け付
けられ出力される。出力ポート３では、入力ポート２か
らのリクエスト情報が受け付けられ出力される。以後、
同様の動作により入力ポート０、１のリクエスト情報が
出力ポート２、３に出力される。At the sixth timing (t6 in FIG. 2), the output port 1 receives and outputs request information from the input port 0. The output port 3 receives and outputs request information from the input port 2. Since then
By the same operation, request information of input ports 0 and 1 is output to output ports 2 and 3.
【００３９】[0039]
【発明の効果】本発明の効果は、異なる制御単位のポー
トからの処理要求のために、順序性の保証が必要となる
ポートと保証の必要がないポート間での優先順位の決定
において、順序性の保証が必要なポートに合わせて、順
序性の保証のないポートを後続の処理要求の追い越しを
抑止する制御を行う必要をなくし、これにより、異なる
制御単位のポート間のスループット性能の低下抑止可能
とすることである。The effect of the present invention is that in order to determine the priority order between a port that needs to guarantee the order and a port that does not need to guarantee the order due to processing requests from ports of different control units. There is no need to perform control to suppress the overtaking of subsequent processing requests for ports that do not guarantee order, in accordance with ports that need to guarantee portability, thereby suppressing a decrease in throughput performance between ports of different control units. Is to make it possible.
【００４０】その理由は、後続の処理要求の追い越しを
許可する非順序性優先順位決定回路と追い越しを許可し
ない順序性優先順位決定回路とを組み合わせるからであ
る。The reason is that a non-order priority determining circuit that permits overtaking of a subsequent processing request is combined with an order priority determining circuit that does not permit passing.
【図１】本発明の実施の形態を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】本発明の実施の形態の動作を示すタイムチャー
トである。FIG. 2 is a time chart illustrating an operation of the exemplary embodiment of the present invention.
【図３】従来技術の構成を示すブロック図である。FIG. 3 is a block diagram showing a configuration of a conventional technique.
１−ａ〜１−ｄ 入力バッファ ２−ａ〜２−ｄ デコーダ ３−ａ〜３−ｄ レジスタ ４−ａ〜４−ｄ 優先順位決定回路 ４−１ 順序性優先順位決定回路 ４−２ 非順序性優先順位決定回路 1-a to 1-d input buffer 2-a to 2-d decoder 3-a to 3-d register 4-a to 4-d priority determination circuit 4-1 order priority determination circuit 4-2 unordered Sex priority decision circuit
Claims (2)
モリとを結ぶ結合網を制御するアービトレーション制御
装置において、同一タイミングで受け付けた処理要求が
処理されるまで、後続の処理要求を受け付けない順序性
優先順位決定手段と、同一タイミングで受け付けた処理
要求が全て処理されなくても、後続の処理要求を受け付
ける非順序性優先順位決定手段とを有し、入力ポート毎
に順序性を保証する必要があるポート間では、前記順序
性優先順位決定手段により優先順位に基づき優先順位の
高い処理要求から選択し、順序性を保証する必要のない
ポート間と、前記順序性優先順位決定手段によって選択
された処理要求との間を、前記非順序性優先順位決定手
段により制御・選択し、出力ポートに送出することを特
徴とするアービトレーション制御装置。An arbitration control device for controlling a connection network connecting a plurality of arithmetic processors, an input / output device, and a memory, wherein an order in which a subsequent processing request is not received until a processing request received at the same timing is processed. It is necessary to have a priority determination unit and an out-of-order priority determination unit that receives a subsequent processing request even if all processing requests received at the same timing are not processed, and it is necessary to guarantee the order for each input port. Among certain ports, the processing priority is selected from the processing requests having a high priority based on the priority by the sequence priority determining means, and the port is selected by the sequence priority determining means between ports which do not need to guarantee the order. An arbitration unit for controlling and selecting between the processing request and the processing request by the out-of-order priority order determination means, and transmitting the request to an output port. Control unit.
持する前記各入力ポート対応の入力バッファと、 （ｂ）前記各入力バッファからの前記処理要求をデコー
ドし、前記各出力ポートに対するリクエスト情報を生成
する前記入力バッファ対応のデコーダと、（ｃ）前記順序性優先優先順位決定手段からの第１のホ
ールド要求、前記非順序性優先順位決定手段からの第２
のホールド要求がなければ、前記対応するデコーダから
の前記リクエスト情報を受け取り、前記ホールド要求が
あると、前記リクエスト情報を受け取らず、前記入力ポ
ートを待ち合わさせる前記デコーダ対応のレジスタと、 （ｄ）前記レジスタから順序性を保証する必要のある入
力ポートに対応する前記リクエスト情報を受け取り、同
時に受け付けた前記リクエスト情報に対し、予め任意に
設定される第１の優先順位にしたがい、同時に受け付け
た前記リクエスト情報が全て前記出力ポートに出される
まで、前記レジスタにおいて前記リクエスト情報を待ち
合わさせるための前記第１のホールド要求を出す前記順
序性優先順位決定手段と、 （ｅ）前記レジスタからの順序性を保証する必要がない
入力ポートに対応する前記リクエスト情報と、前記優先
順位決定手段からの前記リクエスト情報とを受け取り、
同時に受け付けた前記リクエスト情報に対し、予め任意
に設定される第２の優先順位にしたがい、前記第２の優
先順位の最優先の入力ポートに対応する前記リクエスト
情報が前記出力ポートに出されるまで、前記第２の優先
順位の最優先の入力ポート以外に対し、前記リクエスト
情報を待ち合わさせるための前記第２のホールド要求を
出す前記非順序性優先順位決定手段と、 を有することを特徴とする請求項１記載のアービトレー
ション制御装置。2. An input buffer corresponding to each of said input ports for holding a processing request to each of said output ports; and (b) decoding said processing request from each of said input buffers, and A decoder corresponding to the input buffer for generating request information; and (c) a first buffer from the order priority determining means.
Field request, the second order from the out-of-order priority determining means.
If there is no hold request, the corresponding decoder
Receiving the request information of
If there is, the request information is not received and the input port is not received.
A register corresponding to the decoder for waiting for a packet, and (d) an input for which the order must be guaranteed from the register.
Receiving the request information corresponding to the
In response to the request information received at the time,
Accepted at the same time according to the first priority set
All the request information sent to the output port
Wait for the request information in the register until
The order in which the first hold requests to match
And Introduction of priority determining means, it is not necessary to guarantee the order of from (e) the register
The request information corresponding to the input port and the priority
Receiving the request information from the ranking determining means,
Optional to the request information received at the same time
According to the second priority set in the second priority.
The request corresponding to the highest priority input port
The second priority until information is output on said output port.
Requests other than the highest priority input port
The second hold request to wait for information
2. The arbitration control device according to claim 1 , further comprising: the out-of-order priority order issuing means .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09010649A JP3110334B2 (en) | 1997-01-23 | 1997-01-23 | Arbitration control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09010649A JP3110334B2 (en) | 1997-01-23 | 1997-01-23 | Arbitration control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10207831A JPH10207831A (en) | 1998-08-07 |
| JP3110334B2 true JP3110334B2 (en) | 2000-11-20 |
Family
ID=11756079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09010649A Expired - Fee Related JP3110334B2 (en) | 1997-01-23 | 1997-01-23 | Arbitration control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3110334B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4779010B2 (en) | 2006-02-27 | 2011-09-21 | 富士通株式会社 | Buffering device and buffering method |
-
1997
- 1997-01-23 JP JP09010649A patent/JP3110334B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10207831A (en) | 1998-08-07 |
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