JP3108810B2 - データ信号の零通過検出方法 - Google Patents
データ信号の零通過検出方法Info
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- JP3108810B2 JP3108810B2 JP08505365A JP50536596A JP3108810B2 JP 3108810 B2 JP3108810 B2 JP 3108810B2 JP 08505365 A JP08505365 A JP 08505365A JP 50536596 A JP50536596 A JP 50536596A JP 3108810 B2 JP3108810 B2 JP 3108810B2
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- H03K5/1536—Zero-crossing detectors
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/175—Indicating the instants of passage of current or voltage through a given value, e.g. passage through zero
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
- H03K5/086—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold generated by feedback
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- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 本発明は、コンパレータによりデータ信号の零通過を
検出するための方法に関する。
検出するための方法に関する。
このような方法は、たとえば文献「半導体回路技術」
ウー・ティーツェ／ツェーハー・シェンク著、第３版、
1976年、第296および297頁から公知である。この公知の
方法では差動増幅器が１つの入力端に参照電圧を、また
別の入力端に監視すべき入力電圧を与えられる。この公
知の方法では差動増幅器の出力端に、入力電圧が参照電
圧よりも大きいときに、最大電圧が生じ、また入力電圧
が参照電圧よりも小さいときに、最小電圧が生ずるの
で、参照電圧が相応に選ばれているときに、出力電圧の
切換わりにより入力電圧の零通過を検出することができ
る。
ウー・ティーツェ／ツェーハー・シェンク著、第３版、
1976年、第296および297頁から公知である。この公知の
方法では差動増幅器が１つの入力端に参照電圧を、また
別の入力端に監視すべき入力電圧を与えられる。この公
知の方法では差動増幅器の出力端に、入力電圧が参照電
圧よりも大きいときに、最大電圧が生じ、また入力電圧
が参照電圧よりも小さいときに、最小電圧が生ずるの
で、参照電圧が相応に選ばれているときに、出力電圧の
切換わりにより入力電圧の零通過を検出することができ
る。
この公知の方法は、データ信号の零通過を正確に求め
るためには、データ信号がフィルタ特性を有するシステ
ムを介して伝送されているときには、簡単には採用する
ことができない。このようなシステムはたとえば一般に
中継器が使用される通信技術の対称的な導線に存在して
いる。中継器により高域通過フィルタ特性が生ずる。こ
れにより、一定の信号レベルを有するデータ信号の際に
も個々の伝送されるパルスが多かれ少なかれ際立ったチ
ルトを生じ、データ信号の個々のパルスのチルト端にお
いてデータ信号のすぐ次のパルスの全ストロークが立ち
上がり、従ってデータ信号の無視し得ない立ち上がり時
間のために固定的なしきいを有するコンパレータにより
零通過を正確に検出することができなくなる。こうし
て、データ内容に関係してランダムな位相ジッタが生
じ、この位相ジッタは正確な測定の際に無視できず、従
って抑制しなければならない。
るためには、データ信号がフィルタ特性を有するシステ
ムを介して伝送されているときには、簡単には採用する
ことができない。このようなシステムはたとえば一般に
中継器が使用される通信技術の対称的な導線に存在して
いる。中継器により高域通過フィルタ特性が生ずる。こ
れにより、一定の信号レベルを有するデータ信号の際に
も個々の伝送されるパルスが多かれ少なかれ際立ったチ
ルトを生じ、データ信号の個々のパルスのチルト端にお
いてデータ信号のすぐ次のパルスの全ストロークが立ち
上がり、従ってデータ信号の無視し得ない立ち上がり時
間のために固定的なしきいを有するコンパレータにより
零通過を正確に検出することができなくなる。こうし
て、データ内容に関係してランダムな位相ジッタが生
じ、この位相ジッタは正確な測定の際に無視できず、従
って抑制しなければならない。
従って本発明の課題は、コンパレータによりデータ信
号の零通過を検出する方法において、データ信号の零通
過を正確に検出することのできる方法を提供することに
ある。
号の零通過を検出する方法において、データ信号の零通
過を正確に検出することのできる方法を提供することに
ある。
この課題を解決するため、本発明によれば、データ信
号の求められた最大値および最小値の半分の差値に相当
する補助電圧を発生し、また補助電圧に比例する基準量
とデータ信号のそのつどの瞬時値との比較により追加電
圧を形成し、これらの補助および追加電圧を和電圧を形
成するように加算し、この和電圧をコンパレータの基準
電圧を形成するために利用する。
号の求められた最大値および最小値の半分の差値に相当
する補助電圧を発生し、また補助電圧に比例する基準量
とデータ信号のそのつどの瞬時値との比較により追加電
圧を形成し、これらの補助および追加電圧を和電圧を形
成するように加算し、この和電圧をコンパレータの基準
電圧を形成するために利用する。
本発明による方法の主要な利点は、使用されるコンパ
レータの基準電圧がデータ信号の時間的経過のオフセッ
ト状の変化に適応すること、すなわちコンパレータに対
する固定的な基準電圧が用いられないことにある。本発
明による方法の別の利点は、基準電圧を形成するために
簡単な方法で発生可能な補助電圧および追加電圧が形成
されるだけでよいので、比較的わずかな費用で実施でき
ることにある。
レータの基準電圧がデータ信号の時間的経過のオフセッ
ト状の変化に適応すること、すなわちコンパレータに対
する固定的な基準電圧が用いられないことにある。本発
明による方法の別の利点は、基準電圧を形成するために
簡単な方法で発生可能な補助電圧および追加電圧が形成
されるだけでよいので、比較的わずかな費用で実施でき
ることにある。
補助電圧はデータ信号の求められたピーク−ピーク値
に相応して発生してもよいし、固定的な予め定められた
電圧であってもよい。本発明による方法が、他の理由か
ら既に計算機を備えている測定装置に使用されるなら
ば、補助電圧は有利なことに、後段にディジタル−アナ
ログ変換器を接続されている計算機により発生される。
に相応して発生してもよいし、固定的な予め定められた
電圧であってもよい。本発明による方法が、他の理由か
ら既に計算機を備えている測定装置に使用されるなら
ば、補助電圧は有利なことに、後段にディジタル−アナ
ログ変換器を接続されている計算機により発生される。
本発明による方法では、追加電圧もさまざまな方法で
発生することができる。しかし、追加電圧を形成するた
めに補助コンパレータが入力側に一方では基準量を、ま
た他方ではデータ信号を与えられ、またサンプル・アン
ド・ホールド回路が、データ信号が基準量を下回るとき
に、データ信号をサンプリングするためにレリーズさ
れ、また追加電圧を形成するようにシステムクロックの
パルスにより阻止されるようにすると特に有利である。
発生することができる。しかし、追加電圧を形成するた
めに補助コンパレータが入力側に一方では基準量を、ま
た他方ではデータ信号を与えられ、またサンプル・アン
ド・ホールド回路が、データ信号が基準量を下回るとき
に、データ信号をサンプリングするためにレリーズさ
れ、また追加電圧を形成するようにシステムクロックの
パルスにより阻止されるようにすると特に有利である。
本発明による方法の有利な実施態様では、全信号スト
ロークを有する多段コードのデータ信号の零通過を検出
するために、それぞれ一方の入力端にデータ信号を与え
られる別のコンパレータおよび追加的なコンパレータが
使用され、これらのうち前記別のコンパレータはデータ
信号に対する予め定められた下側しきいに、また前記追
加的なコンパレータは予め定められた上側しきいに設定
され、前記別のコンパレータにはその他方の入力端に基
準電圧として和電圧と補助電圧に比例する参照量とから
の差電圧が供給され、前記追加的なコンパレータにはそ
の他方の入力端に和電圧および基準量の和に相当する電
圧が供給され、前記別のコンパレータの後に第１のタイ
ミング段が、また前記コンパレータの後に第２のタイミ
ング段が接続され、その際に第１のタイミング段により
設定された継続時間はデータ信号の継続時間よりも短
く、また第２のタイミング段により設定された継続時間
は第１のタイミング段の継続時間よりは短いがデータ信
号の予期すべき最大立ち上がり時間よりは長く、両タイ
ミング段および追加的なコンパレータの後にトリガ信号
を発生するための共通のアンド回路が接続され、また共
通のアンド回路の後に追加的なタイミング段が接続さ
れ、このタイミング段がトリガ信号の立ち下がりの際に
その出力端にそのつどの重要なデータ信号に相当する評
価信号を発する。
ロークを有する多段コードのデータ信号の零通過を検出
するために、それぞれ一方の入力端にデータ信号を与え
られる別のコンパレータおよび追加的なコンパレータが
使用され、これらのうち前記別のコンパレータはデータ
信号に対する予め定められた下側しきいに、また前記追
加的なコンパレータは予め定められた上側しきいに設定
され、前記別のコンパレータにはその他方の入力端に基
準電圧として和電圧と補助電圧に比例する参照量とから
の差電圧が供給され、前記追加的なコンパレータにはそ
の他方の入力端に和電圧および基準量の和に相当する電
圧が供給され、前記別のコンパレータの後に第１のタイ
ミング段が、また前記コンパレータの後に第２のタイミ
ング段が接続され、その際に第１のタイミング段により
設定された継続時間はデータ信号の継続時間よりも短
く、また第２のタイミング段により設定された継続時間
は第１のタイミング段の継続時間よりは短いがデータ信
号の予期すべき最大立ち上がり時間よりは長く、両タイ
ミング段および追加的なコンパレータの後にトリガ信号
を発生するための共通のアンド回路が接続され、また共
通のアンド回路の後に追加的なタイミング段が接続さ
れ、このタイミング段がトリガ信号の立ち下がりの際に
その出力端にそのつどの重要なデータ信号に相当する評
価信号を発する。
本発明による方法のこのような実施態様は、たとえば
ISDN（ディジタル総合サービス網）で３進または４進符
号として使用されるような多段の２進符号のデータ信号
の位相ジッタ測定の際に有利に応用可能である。ISDNデ
ータ信号は非常に急峻なエッジを有していないので、簡
単にはデータ信号の零通過の際にジッタ測定を行うこと
ができない。なぜならば、別の措置を講じなければ、再
現可能な測定結果が得られないからである。従って、平
行する特許出願第Ｐ…（GR93E4065DE）号明細書に詳細
に示されているように、データ信号から、そのつどの符
号により予め定められた全信号ストロークにわたって経
過するデータ信号が重要なデータ信号として検出され
る。これらの重要なデータ信号において本発明による方
法のこの実施態様により立ち上がりエッジの零通過を正
確に検出することができる。
ISDN（ディジタル総合サービス網）で３進または４進符
号として使用されるような多段の２進符号のデータ信号
の位相ジッタ測定の際に有利に応用可能である。ISDNデ
ータ信号は非常に急峻なエッジを有していないので、簡
単にはデータ信号の零通過の際にジッタ測定を行うこと
ができない。なぜならば、別の措置を講じなければ、再
現可能な測定結果が得られないからである。従って、平
行する特許出願第Ｐ…（GR93E4065DE）号明細書に詳細
に示されているように、データ信号から、そのつどの符
号により予め定められた全信号ストロークにわたって経
過するデータ信号が重要なデータ信号として検出され
る。これらの重要なデータ信号において本発明による方
法のこの実施態様により立ち上がりエッジの零通過を正
確に検出することができる。
重要なデータ信号を立ち下がりエッジに関して探索し
得るように、本発明による方法の他の有利な実施態様
は、全信号ストロークを有する多段コードのデータ信号
の零通過を検出するために、それぞれ一方の入力端にデ
ータ信号を与えられる別のコンパレータおよび追加的な
コンパレータが使用され、これらのうち前記別のコンパ
レータはデータ信号に対する予め定められた下側しきい
に、また前記追加的なコンパレータは予め定められた上
側しきいに設定され、前記別のコンパレータにはその他
方の入力端に基準電圧として和電圧と補助電圧に比例す
る参照量とからの差電圧が供給され、前記追加的なコン
パレータにはその他方の入力端に和電圧および基準量の
和に相当する電圧が供給され、前記追加的なコンパレー
タの後に第３のタイミング段が、また前記コンパレータ
の後にタイミング回路が接続され、その際に第３のタイ
ミング段により設定された継続時間はデータ信号の継続
時間よりも短く、またタイミング回路により設定された
継続時間は第３のタイミング段の継続時間よりは短いが
データ信号の予期すべき最大立ち上がり時間よりは長
く、第３のタイミング段およびタイミング回路ならびに
別のコンパレータの後にトリガ信号を発生するための共
通のアンド回路が接続され、また共通のアンド回路の後
に追加的なタイミング段が接続され、このタイミング段
がトリガ信号の立ち下がりの際にその出力端にそのつど
重要なデータ信号に相当する評価信号を発する。
得るように、本発明による方法の他の有利な実施態様
は、全信号ストロークを有する多段コードのデータ信号
の零通過を検出するために、それぞれ一方の入力端にデ
ータ信号を与えられる別のコンパレータおよび追加的な
コンパレータが使用され、これらのうち前記別のコンパ
レータはデータ信号に対する予め定められた下側しきい
に、また前記追加的なコンパレータは予め定められた上
側しきいに設定され、前記別のコンパレータにはその他
方の入力端に基準電圧として和電圧と補助電圧に比例す
る参照量とからの差電圧が供給され、前記追加的なコン
パレータにはその他方の入力端に和電圧および基準量の
和に相当する電圧が供給され、前記追加的なコンパレー
タの後に第３のタイミング段が、また前記コンパレータ
の後にタイミング回路が接続され、その際に第３のタイ
ミング段により設定された継続時間はデータ信号の継続
時間よりも短く、またタイミング回路により設定された
継続時間は第３のタイミング段の継続時間よりは短いが
データ信号の予期すべき最大立ち上がり時間よりは長
く、第３のタイミング段およびタイミング回路ならびに
別のコンパレータの後にトリガ信号を発生するための共
通のアンド回路が接続され、また共通のアンド回路の後
に追加的なタイミング段が接続され、このタイミング段
がトリガ信号の立ち下がりの際にその出力端にそのつど
重要なデータ信号に相当する評価信号を発する。
しばしば、重要なデータ信号をそれらの立ち上がりお
よび立ち下がりエッジに関して探索できるようにするこ
とが必要であり、または規定されている。この要求を満
足するため本発明による方法の別の有利な実施態様で
は、全信号ストロークを有する多段コードのデータ信号
の零通過を検出するために、それぞれ一方の入力端にデ
ータ信号を与えられる別のコンパレータおよび追加的な
コンパレータが使用され、これらのうち前記別のコンパ
レータはデータ信号に対する予め定められた下側しきい
に、また前記追加的なコンパレータは予め定められた上
側しきいに設定され、前記別のコンパレータにはその他
方の入力端に基準電圧として和電圧と基準量とからの差
電圧が供給され、前記追加的なコンパレータにはその他
方の入力端に和電圧および基準量の和に相当する電圧が
供給され、前記追加的なコンパレータの後に第１のタイ
ミング段が、また前記コンパレータの後にタイミング回
路が接続され、その際に第３のタイミング段により設定
された継続時間はデータ信号の継続時間よりも短く、ま
たタイミング回路により設定された継続時間は第３のタ
イミング段の継続時間よりは短いがデータ信号の予期す
べき最大立ち下がり時間は長く、第３のタイミング段お
よびタイミング回路ならびに前記別のコンパレータの後
にトリガ信号を発生するための共通のアンド回路が接続
され、また共通のアンド回路の後に追加的なタイミング
段が接続され、このタイミング段がトリガ信号の立ち下
がりの際にその出力端にそのつど重要なデータ信号に相
当する評価信号を発する。
よび立ち下がりエッジに関して探索できるようにするこ
とが必要であり、または規定されている。この要求を満
足するため本発明による方法の別の有利な実施態様で
は、全信号ストロークを有する多段コードのデータ信号
の零通過を検出するために、それぞれ一方の入力端にデ
ータ信号を与えられる別のコンパレータおよび追加的な
コンパレータが使用され、これらのうち前記別のコンパ
レータはデータ信号に対する予め定められた下側しきい
に、また前記追加的なコンパレータは予め定められた上
側しきいに設定され、前記別のコンパレータにはその他
方の入力端に基準電圧として和電圧と基準量とからの差
電圧が供給され、前記追加的なコンパレータにはその他
方の入力端に和電圧および基準量の和に相当する電圧が
供給され、前記追加的なコンパレータの後に第１のタイ
ミング段が、また前記コンパレータの後にタイミング回
路が接続され、その際に第３のタイミング段により設定
された継続時間はデータ信号の継続時間よりも短く、ま
たタイミング回路により設定された継続時間は第３のタ
イミング段の継続時間よりは短いがデータ信号の予期す
べき最大立ち下がり時間は長く、第３のタイミング段お
よびタイミング回路ならびに前記別のコンパレータの後
にトリガ信号を発生するための共通のアンド回路が接続
され、また共通のアンド回路の後に追加的なタイミング
段が接続され、このタイミング段がトリガ信号の立ち下
がりの際にその出力端にそのつど重要なデータ信号に相
当する評価信号を発する。
本発明を説明するため、 図１には本発明による方法を実施するための装置の実施
例が、 図２には電圧経過を説明するための２つのダイアグラム
が、 図３には図１による評価回路の実施例が示されている。
例が、 図２には電圧経過を説明するための２つのダイアグラム
が、 図３には図１による評価回路の実施例が示されている。
図１に示されているように、図示の装置の入力端１
に、その零通過に関して探索されるべきデータ信号Ｄが
与えられており、このデータ信号は入力端１の範囲に示
されているような時間的経過を有する。データ信号Ｄは
インバータ２において反転され、インバータの出力端３
に同じくその時間的経過を示されている反転されたデー
タ信号Ｄ′が生ずる。
に、その零通過に関して探索されるべきデータ信号Ｄが
与えられており、このデータ信号は入力端１の範囲に示
されているような時間的経過を有する。データ信号Ｄは
インバータ２において反転され、インバータの出力端３
に同じくその時間的経過を示されている反転されたデー
タ信号Ｄ′が生ずる。
反転されたデータ信号Ｄ′はコンパレータ５の入力端
４、別のコンパレータ７の入力端６および追加的なコン
パレータ９の入力端８に与えられている。さらに、反転
されたデータ信号Ｄ′は補助コンパレータ11の入力端10
に与えられている。この補助コンパレータ11は他方の入
力端12に電圧Ub′を基準量として与えられている。
４、別のコンパレータ７の入力端６および追加的なコン
パレータ９の入力端８に与えられている。さらに、反転
されたデータ信号Ｄ′は補助コンパレータ11の入力端10
に与えられている。この補助コンパレータ11は他方の入
力端12に電圧Ub′を基準量として与えられている。
基準量Ub′はディジタル−アナログ変換器14の後に接
続されている演算増幅器13から与えられる。このディジ
タル−アナログ変換器14は一方では入力側でバス15を介
して図示されていない計算機と接続されている。計算機
からディジタル−アナログ変換器14にデータ信号Ｄまた
はＤ′の求められた最大値および求められた最小値から
の差に相当するディジタル値が供給される。出力側に変
換器14は参照量Ubを発する。
続されている演算増幅器13から与えられる。このディジ
タル−アナログ変換器14は一方では入力側でバス15を介
して図示されていない計算機と接続されている。計算機
からディジタル−アナログ変換器14にデータ信号Ｄまた
はＤ′の求められた最大値および求められた最小値から
の差に相当するディジタル値が供給される。出力側に変
換器14は参照量Ubを発する。
補助コンパレータ11の入力端10における反転されたデ
ータ信号Ｄ′が基準量Ub′の値を下回ると、補助コンパ
レータ11の後に接続されているサンプル・アンド・ホー
ルド回路16が反転されたデータ信号Ｄ′をサンプリング
するためにレリーズされ、そのためにサンプル・アンド
・ホールド回路16はその入力端17でインバータ２の出力
端３に接続されている。別の入力端18を介してサンプル
・アンド・ホールド回路16はたとえばデータ信号Ｄから
導き出されたシステムクロックのクロック信号TSにより
再び阻止され、それによってサンプル・アンド・ホール
ド回路16の出力端19に追加電圧Uzが形成される。この追
加電圧Uzは演算増幅器21を有する加算器20において、別
のディジタル−アナログ変換器23の出力端22に生ずる補
助電圧Uhに加算される。この別のディジタル−アナログ
変換器23は同じくバス15を介して図示されていない計算
機と接続され、また計算機によりデータ信号Ｄの求めら
れた最大値および求められた最小値からの半分の差値に
相当する高さを有する補助電圧Uhを発するように制御さ
れる。加算器20の出力端24にはこうして下記の関係式
（１）により記述され得る和電圧Usが形成される。
ータ信号Ｄ′が基準量Ub′の値を下回ると、補助コンパ
レータ11の後に接続されているサンプル・アンド・ホー
ルド回路16が反転されたデータ信号Ｄ′をサンプリング
するためにレリーズされ、そのためにサンプル・アンド
・ホールド回路16はその入力端17でインバータ２の出力
端３に接続されている。別の入力端18を介してサンプル
・アンド・ホールド回路16はたとえばデータ信号Ｄから
導き出されたシステムクロックのクロック信号TSにより
再び阻止され、それによってサンプル・アンド・ホール
ド回路16の出力端19に追加電圧Uzが形成される。この追
加電圧Uzは演算増幅器21を有する加算器20において、別
のディジタル−アナログ変換器23の出力端22に生ずる補
助電圧Uhに加算される。この別のディジタル−アナログ
変換器23は同じくバス15を介して図示されていない計算
機と接続され、また計算機によりデータ信号Ｄの求めら
れた最大値および求められた最小値からの半分の差値に
相当する高さを有する補助電圧Uhを発するように制御さ
れる。加算器20の出力端24にはこうして下記の関係式
（１）により記述され得る和電圧Usが形成される。
Us＝Uh＋Uz （１） 和電圧Usは基準量Ub′と一緒に、コンパレータ５、７
および９の前に接続されている演算増幅器25、26および
27を有する別の加算器に供給される。その結果、コンパ
レータ５の（他方の）入力端28に下記の関係式（２）に
より記述される基準電圧が生ずる。
および９の前に接続されている演算増幅器25、26および
27を有する別の加算器に供給される。その結果、コンパ
レータ５の（他方の）入力端28に下記の関係式（２）に
より記述される基準電圧が生ずる。
Uref5＝−（−（Uh＋Uz））＝Uh＋Uz （２） 別のコンパレータ７または追加的なコンパレータ９の
それぞれ他方の入力端29または30における基準電圧Uref
7およびUref9は下記の関係式（３）および（４）により
記述される。
それぞれ他方の入力端29または30における基準電圧Uref
7およびUref9は下記の関係式（３）および（４）により
記述される。
Uref7＝−（Ub＋（−（Uh＋Uz）））＝Uh＋Uz−Ub
（３） Uref9＝−（−Ub＋（−（Uh＋Uz）））＝Uh＋Uz＋Ub
（４） コンパレータ５、７および９の後に図３の実施例中に
示されている評価回路31が接続されている。
（３） Uref9＝−（−Ub＋（−（Uh＋Uz）））＝Uh＋Uz＋Ub
（４） コンパレータ５、７および９の後に図３の実施例中に
示されている評価回路31が接続されている。
図１に示されている装置の作動方法をさらに説明する
ため以下に図２を参照する。図２にはダイアグラムＡに
反転されたデータ信号Ｄ′の時間的経過が示されてい
る。ダイアグラムＡには基準量Ub′も記入されている。
図２のダイアグラムＢには時間ｔを横軸にとって追加電
圧Uzの時間的経過が示されている。ダイアグラムＢから
わかるように、追加電圧Uzの時間的経過は零線に関して
のデータ信号Ｄ′のオフセット状の変化を表す。すなわ
ちデータ信号Ｄ′のオフセットは相応に高い追加電圧Uz
により検出され、また個々のコンパレータ５、７および
９に対する基準電圧の発生の際に考慮に入れられ、従っ
てこれらはある程度スライドする基準電圧しきいにより
作動する。従って３つのコンパレータ５、７および９は
データ信号ＤまたはＤ′に関して常に等しいスイッチン
グ点を有し、このことは位相ジッタ測定の場合に高い精
度に通ずる。
ため以下に図２を参照する。図２にはダイアグラムＡに
反転されたデータ信号Ｄ′の時間的経過が示されてい
る。ダイアグラムＡには基準量Ub′も記入されている。
図２のダイアグラムＢには時間ｔを横軸にとって追加電
圧Uzの時間的経過が示されている。ダイアグラムＢから
わかるように、追加電圧Uzの時間的経過は零線に関して
のデータ信号Ｄ′のオフセット状の変化を表す。すなわ
ちデータ信号Ｄ′のオフセットは相応に高い追加電圧Uz
により検出され、また個々のコンパレータ５、７および
９に対する基準電圧の発生の際に考慮に入れられ、従っ
てこれらはある程度スライドする基準電圧しきいにより
作動する。従って３つのコンパレータ５、７および９は
データ信号ＤまたはＤ′に関して常に等しいスイッチン
グ点を有し、このことは位相ジッタ測定の場合に高い精
度に通ずる。
図３にはコンパレータ５、７および９の後に接続され
ている図１による評価回路31の実施例が示されている。
図３からわかるように、前記別のコンパレータ７の後に
タイミング段33が、また前記コンパレータ５の後に第２
のタイミング段34が接続されている。両タイミング段33
および34は出力側でアンド回路35と接続され、このアン
ド回路はさらに直接に前記の追加的なコンパレータ９に
接続されている。
ている図１による評価回路31の実施例が示されている。
図３からわかるように、前記別のコンパレータ７の後に
タイミング段33が、また前記コンパレータ５の後に第２
のタイミング段34が接続されている。両タイミング段33
および34は出力側でアンド回路35と接続され、このアン
ド回路はさらに直接に前記の追加的なコンパレータ９に
接続されている。
出力側でアンド回路35は追加的なタイミング段37と接
続され、その出力端38に図示されている４進データ信号
のパルス43の立ち上がりおよび立ち下がりエッジ41また
は42の零通過を示す信号39および40が生ずる。
続され、その出力端38に図示されている４進データ信号
のパルス43の立ち上がりおよび立ち下がりエッジ41また
は42の零通過を示す信号39および40が生ずる。
図３に示されている以上に説明した評価回路は下記の
ように作動する。
ように作動する。
重要なデータ信号43の立ち上がりエッジ41がまさに位
相ジッタ測定のために検出されるべきであれば、このエ
ッジ41により時点t1で第１のタイミング段33が始動す
る。このタイミング段により設定される継続時間T1は関
連データ信号43の継続時間よりも若干短い。若干遅い時
点t2でエッジ41の零通過の際に第２のタイミング段34が
始動し、その設定される継続時間T2は第１のタイミング
段33の継続時間T1よりは短いが関連データ信号43の予期
すべき最大立ち上がり時間よりは長い。重要なデータ信
号43が上側のしきい＋３に達すると、短い時間間隔にお
いて両タイミング段33および34から、また追加的なコン
パレータ９からアンド回路35が共通に入力を与えられ
る。図２からわかるように、それに基づいてアンド回路
35の出力端44に生ずるトリガ信号Ａが第２のタイミング
段34の立ち下がりにより立ち下がり、それによって追加
的なタイミング段37が始動する。その後に重要なデータ
信号43に相応する評価データ信号39が生ずる。この評価
データ信号39は出力端38における曲線経過に実線の曲線
で記入されている。
相ジッタ測定のために検出されるべきであれば、このエ
ッジ41により時点t1で第１のタイミング段33が始動す
る。このタイミング段により設定される継続時間T1は関
連データ信号43の継続時間よりも若干短い。若干遅い時
点t2でエッジ41の零通過の際に第２のタイミング段34が
始動し、その設定される継続時間T2は第１のタイミング
段33の継続時間T1よりは短いが関連データ信号43の予期
すべき最大立ち上がり時間よりは長い。重要なデータ信
号43が上側のしきい＋３に達すると、短い時間間隔にお
いて両タイミング段33および34から、また追加的なコン
パレータ９からアンド回路35が共通に入力を与えられ
る。図２からわかるように、それに基づいてアンド回路
35の出力端44に生ずるトリガ信号Ａが第２のタイミング
段34の立ち下がりにより立ち下がり、それによって追加
的なタイミング段37が始動する。その後に重要なデータ
信号43に相応する評価データ信号39が生ずる。この評価
データ信号39は出力端38における曲線経過に実線の曲線
で記入されている。
さらに図２および図３からわかるように、前記別のコ
ンパレータ７はアンド回路45の反転入力端と直接に接続
されている。アンド回路45の別の入力端は一方のコンパ
レータ46の出力端と、またアンド回路45の追加的な入力
端は第３のタイミング段36を介して前記の追加的なコン
パレータ９の出力端と接続されている。重要なデータ信
号43の立ち下がりの際にまたはその立ち下がりエッジ42
において、アンド回路45の出力端にトリガパルスＡ′が
発生し、それに応じて追加的なタイミング段37から追加
的なタイミング段37の出力端38に破線で示されている前
記の別の評価データ信号40が発せられる。
ンパレータ７はアンド回路45の反転入力端と直接に接続
されている。アンド回路45の別の入力端は一方のコンパ
レータ46の出力端と、またアンド回路45の追加的な入力
端は第３のタイミング段36を介して前記の追加的なコン
パレータ９の出力端と接続されている。重要なデータ信
号43の立ち下がりの際にまたはその立ち下がりエッジ42
において、アンド回路45の出力端にトリガパルスＡ′が
発生し、それに応じて追加的なタイミング段37から追加
的なタイミング段37の出力端38に破線で示されている前
記の別の評価データ信号40が発せられる。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−126407（ＪＰ，Ａ) 特開 平２−305149（ＪＰ，Ａ) 実開 平５−34727（ＪＰ，Ｕ) 実開 平６−15347（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 25/03 H04L 25/06 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (2)
- 【請求項１】データ信号の少なくとも１つの零通過を検
出する方法であって、 上記データ信号の求められた最大値と上記データ信号の
求められた最小値との半分の差値に対応する補助電圧を
発生し、 上記補助電圧に比例した基準量を上記データ信号の瞬時
値と比較し、この比較の結果により上記データ信号をサ
ンプリングして、上記データ信号のオフセット状変化に
類似した追加電圧を発生し、 上記補助電圧及び上記追加電圧を加算して、和電圧を発
生し、 上記和電圧に応じて、複数の比較器の各々の基準電圧を
発生する ことを特徴とするデータ信号の零通過検出方法。 - 【請求項２】上記複数の比較器の各々が上記データ信号
と上記基準電圧とを比較し、この比較結果に応じて評価
回路が上記データ信号の零通過を示す信号を発生するこ
とを特徴とする請求項１記載の零通過検出方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4426712.6 | 1994-07-21 | ||
| DE4426712A DE4426712C2 (de) | 1994-07-21 | 1994-07-21 | Verfahren zum Erfassen der Nulldurchgänge eines Datensignals |
| PCT/DE1995/000978 WO1996003826A1 (de) | 1994-07-21 | 1995-07-18 | Verfahren zum erfassen der nulldurchgänge eines datensignals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10503070A JPH10503070A (ja) | 1998-03-17 |
| JP3108810B2 true JP3108810B2 (ja) | 2000-11-13 |
Family
ID=6524339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08505365A Expired - Fee Related JP3108810B2 (ja) | 1994-07-21 | 1995-07-18 | データ信号の零通過検出方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5862185A (ja) |
| EP (1) | EP0771501B1 (ja) |
| JP (1) | JP3108810B2 (ja) |
| DE (2) | DE4426712C2 (ja) |
| WO (1) | WO1996003826A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6571186B1 (en) * | 1999-09-14 | 2003-05-27 | Textronix, Inc. | Method of waveform time stamping for minimizing digitization artifacts in time interval distribution measurements |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3727079A (en) * | 1971-12-06 | 1973-04-10 | Ampex | Zero crossing detecting circuit |
| JPS56115023A (en) * | 1980-02-16 | 1981-09-10 | Nec Corp | Automatic threshold level controlling circuit |
| JPS57115022A (en) * | 1981-01-08 | 1982-07-17 | Fuji Xerox Co Ltd | Detecting circuit for zero cross point |
| US4590600A (en) * | 1984-10-25 | 1986-05-20 | Gte Communication Systems Corporation | Dynamic digital equalizer |
| US4759035A (en) * | 1987-10-01 | 1988-07-19 | Adtran | Digitally controlled, all rate equalizer |
| JPH01170214A (ja) * | 1987-12-25 | 1989-07-05 | Hitachi Ltd | 識別回路 |
| GB2232853A (en) * | 1989-05-31 | 1990-12-19 | Philips Electronic Associated | Zero crossing detector arrangements |
| GB9102275D0 (en) * | 1991-02-02 | 1991-03-20 | Cognito Group Ltd | Decoding method and apparatus |
-
1994
- 1994-07-21 DE DE4426712A patent/DE4426712C2/de not_active Expired - Fee Related
-
1995
- 1995-07-18 JP JP08505365A patent/JP3108810B2/ja not_active Expired - Fee Related
- 1995-07-18 EP EP95925729A patent/EP0771501B1/de not_active Expired - Lifetime
- 1995-07-18 DE DE59504278T patent/DE59504278D1/de not_active Expired - Lifetime
- 1995-07-18 WO PCT/DE1995/000978 patent/WO1996003826A1/de active IP Right Grant
- 1995-07-18 US US08/776,468 patent/US5862185A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0771501B1 (de) | 1998-11-18 |
| DE4426712A1 (de) | 1996-02-01 |
| US5862185A (en) | 1999-01-19 |
| EP0771501A1 (de) | 1997-05-07 |
| DE4426712C2 (de) | 1996-06-05 |
| WO1996003826A1 (de) | 1996-02-08 |
| JPH10503070A (ja) | 1998-03-17 |
| DE59504278D1 (de) | 1998-12-24 |
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