JP3102475B2 - Tunnel element - Google Patents
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Landscapes
- Bipolar Transistors (AREA)
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、MOSFET型トンネル
素子に関し、特に微細なゲート長を持つ素子において、
大きな電流駆動能力を有し、多機能動作が可能なトンネ
ル素子に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOSFET type tunnel device, and more particularly to a device having a fine gate length.
The present invention relates to a tunnel element having a large current driving capability and capable of performing a multifunctional operation.
【0002】[0002]
【従来の技術】特願昭58-96766号公報に記載のトンネル
素子の平面構造を図3(a)に、図3(a)におけるA-A'線断面
図を図3(b)に示す。2. Description of the Related Art FIG. 3 (a) shows a planar structure of a tunnel element described in Japanese Patent Application No. 58-96766, and FIG. 3 (b) is a sectional view taken along line AA 'in FIG. 3 (a). .
【0003】半導体基板301上の素子形成領域には絶縁
膜307が存在し、また素子非形成領域ではこの絶縁膜307
が厚くなっている。絶縁膜307上にはゲート308が存在す
る。ゲートに隣接した素子形成領域にはソース302及び
ドレイン303が存在し、互いに反対導電型の極性を持
つ。An insulating film 307 exists in an element forming region on a semiconductor substrate 301, and the insulating film 307 exists in an element non-forming region.
Is thicker. A gate 308 exists on the insulating film 307. A source 302 and a drain 303 exist in an element formation region adjacent to the gate, and have opposite conductivity types.
【0004】今、ソース302の導電型をn型、ドレイン30
3の導電型をp型とする。ゲート308に正電圧を印加して
半導体基板301表面に電子からなるチャネル304を誘起す
ると、ソース302とチャネル304は同導電型のため電気的
に接続される。一方、チャネル304とドレイン303は反対
導電型のためPN接合を形成する。Now, the conductivity type of the source 302 is n-type,
The conductivity type of 3 is p-type. When a positive voltage is applied to the gate 308 to induce a channel 304 made of electrons on the surface of the semiconductor substrate 301, the source 302 and the channel 304 are electrically connected because they have the same conductivity type. On the other hand, the channel 304 and the drain 303 form a PN junction because of the opposite conductivity type.
【0005】ここで、ドレイン303が電気的に縮退する
程度高濃度で、不純物プロファイルが急峻である場合、
チャネル304中の電子はドレイン303内へトンネリングす
ることが可能になる。Here, when the impurity concentration is so high that the drain 303 is electrically degenerated and the impurity profile is steep,
The electrons in the channel 304 can be tunneled into the drain 303.
【0006】図3(c)は、ソース302に対してドレイン303
を順方向にバイアスした時の、図3(b)におけるB-B'線で
のバンドダイアグラムである。反転層304及びドレイン3
03は縮退しているため、反転層304からドレイン303へト
ンネリングにより電子が流れることが可能になる。この
場合、トンネルダイオードにおける順方向バイアスの場
合と同様、負性微分特性が得られる。また前記反転層30
4内の電子濃度は、ゲート308に印加する電圧で変調可能
であり、これに伴いトンネル電流値も変調を受け、この
結果トランジスタ動作が可能となる。FIG. 3C shows that the drain 303 is
FIG. 4 is a band diagram along line BB ′ in FIG. 3B when is biased in the forward direction. Inversion layer 304 and drain 3
Since 03 is degenerated, electrons can flow from the inversion layer 304 to the drain 303 by tunneling. In this case, a negative differential characteristic is obtained as in the case of the forward bias in the tunnel diode. Further, the inversion layer 30
The electron concentration in 4 can be modulated by the voltage applied to the gate 308, and accordingly, the tunnel current value is also modulated. As a result, the transistor can be operated.
【0007】図3(d)は、ソース302に対してドレイン303
を逆方向にバイアスした時の、図3(b)におけるB-B'線で
のバンドダイアグラムである。この場合は、ソース302
に対しド レイン303に正電圧を印加すると、トンネルダ
イオードにおける逆方向バイアスの場合と同様、ドレイ
ン電圧に対し非飽和型の特性が現れる。この場合も電流
値はゲート308に印加する電圧により変調可能であり、
トランジスタ動作が実現できる。FIG. 3D shows that the source 303 is connected to the drain 303.
FIG. 4 is a band diagram along line BB ′ in FIG. 3 (b) when is biased in the reverse direction. In this case, source 302
On the other hand, when a positive voltage is applied to the drain 303, a non-saturated characteristic appears with respect to the drain voltage as in the case of the reverse bias in the tunnel diode. Also in this case, the current value can be modulated by the voltage applied to the gate 308,
Transistor operation can be realized.
【0008】[0008]
【発明が解決しようとする課題】従来のトンネル素子で
は、その動作原理に伝導帯−価電子帯間のバンド間トン
ネリング現象を利用しているため、シリコンなどのよう
な間接バンドギャップ型半導体の場合、バンド間トンネ
リングの際、格子との相互作用が必要になり、トンネル
確率が小さく、電流駆動能力(数10nA)に乏しいという問
題点を持っていた。In the conventional tunnel element, the operation principle utilizes the inter-band tunneling phenomenon between the conduction band and the valence band. Therefore, in the case of an indirect band gap type semiconductor such as silicon or the like, At the time of band-to-band tunneling, interaction with the lattice is required, so that the tunnel probability is small and the current driving capability (several 10 nA) is poor.
【0009】そこで本発明の主な目的は、従来のトンネ
ル素子の持つ乏しい電流駆動能力を大幅に改善し、高速
動作を実現することにある。また他の目的として、メモ
リ、ロジック回路における素子数の大幅な低減を実現す
ることにある。Accordingly, a main object of the present invention is to greatly improve the poor current driving capability of a conventional tunnel element and realize a high-speed operation. Another object is to realize a significant reduction in the number of elements in a memory or a logic circuit.
【0010】[0010]
【0011】[0011]
【0012】[0012]
【課題を解決するための手段】 本発明 は、半導体基板上
に第1の絶縁膜が存在し、該第1の絶縁膜上に第1のゲ
ート電極が存在し、該第1のゲート電極上に第2の絶縁
膜が存在し、該第1及び第2の絶縁膜上に第2のゲート
電極が存在し、該半導体基板の表面に、同導電型を有す
る第1及び第2の拡散層領域が該第2のゲート電極を挟
んで存在し、これらの拡散層領域は第2のゲート電極と
平面的にオーバーラップする部分を有し、且つ第1のゲ
ート電極と平面的にオーバーラップしていない構造を有
し、該第1のゲート電極は、該ゲート長が電子の波長程
度の長さの領域と、該領域より長い電子の波長以上の長
さの領域とを有し、該第1のゲート電極のゲート長の短
い領域の幅が0.1〜50nmであることを特徴とする
トンネル素子に関する。 According to the present invention, there is provided a semiconductor device comprising: a first insulating film on a semiconductor substrate; a first gate electrode on the first insulating film; A second insulating film, a second gate electrode on the first and second insulating films, and first and second diffusion layers having the same conductivity type on the surface of the semiconductor substrate. A region exists with the second gate electrode interposed therebetween, and these diffusion layer regions are in contact with the second gate electrode.
A first gate electrode which has a portion which overlaps in a plane and does not overlap with the first gate electrode, wherein the gate length of the first gate electrode is about the wavelength of electrons; And a region having a length equal to or longer than the wavelength of electrons longer than the region, wherein the width of the region where the gate length of the first gate electrode is short is 0.1 to 50 nm. Related to the element.
【0013】上記本発明においては、第1のゲート電極
のゲート長の短い領域のゲート長が0.1〜50nmで
あることが好ましい。In the present invention, the gate length of the first gate electrode in the region where the gate length is short is preferably 0.1 to 50 nm.
【0014】さらに本発明は、上記のトンネル素子を有
するメモリ及びロジック回路に関する。Further, the present invention relates to a memory and a logic circuit having the above-mentioned tunnel element.
【0015】[0015]
【発明の実施の形態】トンネル素子の参考例の平面図を
図1(a)に示す。また、図1(a)におけるA-A'線断面図を
図1(b)に示す。FIG. 1 (a) is a plan view of a reference example of a tunnel element . FIG. 1B is a cross-sectional view taken along the line AA ′ in FIG.
【0016】1014〜1019cm-3程度のp型不純物を含んだ
半導体基板101上に絶縁膜107が存在し、この絶縁膜107
上に下部ゲート105が存在する。この下部ゲート105上に
は、絶縁膜107を介して上部ゲート106が存在する。An insulating film 107 exists on a semiconductor substrate 101 containing a p-type impurity of about 10 14 to 10 19 cm −3 , and the insulating film 107
There is a lower gate 105 above. On this lower gate 105, there is an upper gate 106 via an insulating film 107.
【0017】下部ゲート105下の絶縁膜107の厚さは数nm
〜数十nm程度であり、下部ゲート105上の絶縁膜107の膜
厚も数nm〜数十nm程度である。The thickness of the insulating film 107 under the lower gate 105 is several nm.
The thickness of the insulating film 107 on the lower gate 105 is also about several nm to several tens nm.
【0018】素子を形成しない領域における絶縁膜107
の膜厚は、素子間の電気的干渉を避けるため、数十nm〜
数百nm程度に厚くなっている。Insulating film 107 in a region where no element is formed
Has a thickness of several tens nm to avoid electrical interference between devices.
It is as thick as several hundred nm.
【0019】半導体基板101の表面には、n型不純物を10
19cm-3以上含んだソース102、ドレイン103が上部ゲート
106を挟んで存在し、上部ゲート106と部分的にオーバー
ラップしている。下部ゲート105のゲート長は電子の波
長程度(〜10nm)と短い。On the surface of the semiconductor substrate 101 , an n-type impurity
Source 102 and drain 103 containing more than 19 cm -3 are upper gate
The upper gate 106 partially overlaps with the upper gate 106. The gate length of the lower gate 105 is as short as about the wavelength of electrons (up to 10 nm).
【0020】次に本実施の形態におけるデバイス動作に
ついて述べる。Next, the device operation in the present embodiment will be described.
【0021】上部ゲート106に正電圧を印加することに
より、半導体基板101表面に反転層104を誘起する。下部
ゲート105の電位が0Vである場合、この反転層104は半導
体基板101の表面に下部ゲート105を挟んで形成され、こ
の下部ゲート105下には形成されない。By applying a positive voltage to the upper gate 106, an inversion layer 104 is induced on the surface of the semiconductor substrate 101. When the potential of the lower gate 105 is 0 V, the inversion layer 104 becomes a semiconductor.
It is formed on the surface of the body substrate 101 with the lower gate 105 interposed therebetween, and is not formed below the lower gate 105.
【0022】図1(b)におけるB-B'線でのバンドダイア
グラムを図1(c)に示す。反転層は下部ゲート105下には
形成されないため、下部ゲート下の半導体基板101表面
には電位バリアが形成される。下部ゲート長は電子の波
長程度であるため、電位バリア幅もこの程度となり、ソ
ース102に対してドレイン103に正電圧を印加すると、ソ
ース側の反転層からドレイン側の反転層へ、電子がトン
ネリングすることが可能になる。電子のトンネリング確
率は電位バリア高に依存するため、下部ゲート105によ
り電位バリア高を変調することにより、トランジスタ動
作が可能になる。FIG. 1C shows a band diagram along the line BB 'in FIG. 1B. Since the inversion layer is not formed below the lower gate 105, a potential barrier is formed on the surface of the semiconductor substrate 101 below the lower gate. Since the lower gate length is about the wavelength of electrons, the potential barrier width is also about this, and when a positive voltage is applied to the drain 103 with respect to the source 102, electrons tunnel from the source side inversion layer to the drain side inversion layer. It becomes possible to do. Since the tunneling probability of electrons depends on the potential barrier height, the transistor operation becomes possible by modulating the potential barrier height by the lower gate 105.
【0023】以上の構造は以下の方法により形成可能で
ある。The above structure can be formed by the following method.
【0024】1018cm-3程度のボロンを含んだシリコン基
板上に、100nmのシリコン酸化膜をCVD法により成長す
る。フォトリソグラフィー技術及びウェットエッチング
技術により、素子形成領域のみ前記酸化膜を除去する。
しかる後に熱酸化により、素子形成領域に厚さ約3nmの
シリコン酸化膜を成長する。A 100 nm silicon oxide film is grown on a silicon substrate containing about 10 18 cm -3 boron by a CVD method. The oxide film is removed only in the element formation region by photolithography and wet etching.
Thereafter, a silicon oxide film having a thickness of about 3 nm is grown in the element formation region by thermal oxidation.
【0025】引き続きCVD法によりポリシリコンを30nm
成長し、このポリシリコンに900℃でリン拡散を行う。
次に電子線リソグラフィー技術及びRIEにより、ポリシ
リコンの加工を行い、ゲート長10nm、ゲート幅10μmを
持つ下部ゲート105を形成する。Subsequently, polysilicon is grown to a thickness of 30 nm by the CVD method.
After growing, this polysilicon is subjected to phosphorus diffusion at 900 ° C.
Next, polysilicon is processed by electron beam lithography and RIE to form a lower gate 105 having a gate length of 10 nm and a gate width of 10 μm.
【0026】次に、フォトリソグラフィー技術及びイオ
ン注入技術により、砒素を50KeVのエネルギーで1016cm
-2程度基板内に選択的に注入し、ソース102、ドレイン1
03を形成する。続いて、CVD法により20nmの膜厚のシリ
コン酸化膜を堆積した後、窒素雰囲気中で900℃のアニ
ールを行い、イオン注入領域の活性化を行う。Next, arsenic is irradiated with energy of 50 KeV to 10 16 cm by photolithography technology and ion implantation technology.
-2 Selectively implant into the substrate, source 102, drain 1
Form 03. Subsequently, after depositing a silicon oxide film having a thickness of 20 nm by the CVD method, annealing is performed at 900 ° C. in a nitrogen atmosphere to activate the ion implantation region.
【0027】次に、フォトリソグラフィー技術及びウェ
ットエッチング技術により、半導体基板101、ソース10
2、ドレイン103、下部ゲート105上の一部の絶縁膜を除
去し、コンタクト孔を開口する。Next, the semiconductor substrate 101 and the source 10 are formed by photolithography and wet etching.
2. A part of the insulating film on the drain 103 and the lower gate 105 is removed, and a contact hole is opened.
【0028】最後に、アルミを約500nmスパッタし、フ
ォトリソグラフィー技術およびRIEにより、電極形成お
よび上部ゲート106形成を行う。Finally, about 500 nm of aluminum is sputtered, and an electrode and an upper gate 106 are formed by photolithography and RIE.
【0029】以上のようにして作製したデバイスにおい
て、上部ゲート106に15V、ソース102に0V、ドレイン103
に1V、下部ゲート105に0Vを印加した場合、室温におい
てドレイン電流が観測された。また、この電流はゲート
長が100nmのデバイスでは観測されないこと、電流の大
きさは温度変化に対し余り変化を示さないことから、こ
の電流はソース・ドレイン間のトンネル電流であると考
えられる。また、この電流は下部ゲート105電圧の増加
に伴い増加し、下部ゲート電圧0.5Vで1μAまで達した。In the device fabricated as described above, the upper gate 106 has 15 V, the source 102 has 0 V, and the drain 103
When 1 V was applied to the lower gate 105 and 0 V was applied to the lower gate 105, a drain current was observed at room temperature. Further, since this current is not observed in a device having a gate length of 100 nm, and the magnitude of the current does not change so much with a temperature change, it is considered that this current is a source-drain tunnel current. This current increased with an increase in the lower gate 105 voltage, and reached 1 μA at the lower gate voltage of 0.5 V.
【0030】本発明のトンネル素子の一実施の形態の平
面図を図2(a)に示す。また、図2(a)におけるA-A'線断
面図を図2(b)に示す。FIG. 2A is a plan view of one embodiment of the tunnel element of the present invention. FIG. 2B is a cross-sectional view taken along the line AA ′ in FIG.
【0031】1014〜1019cm-3程度のp型不純物を含んだ
半導体基板201上に絶縁膜207が存在し、この絶縁膜207
上に下部ゲート205が存在する。この下部ゲート205上に
は、絶縁膜207を介して上部ゲート206が存在する。An insulating film 207 exists on a semiconductor substrate 201 containing a p-type impurity of about 10 14 to 10 19 cm -3.
There is a lower gate 205 above. On this lower gate 205, there is an upper gate 206 via an insulating film 207.
【0032】下部ゲート205下の絶縁膜207の厚さは数nm
〜数十nm程度であり、下部ゲート205上の絶縁膜207の膜
厚も数nm〜数十nm程度である。The thickness of the insulating film 207 under the lower gate 205 is several nm.
The thickness of the insulating film 207 on the lower gate 205 is also several nm to several tens nm.
【0033】素子を形成しない領域における絶縁膜107
の膜厚は、素子間の電気的干渉を避けるため、数十nm〜
数百nm程度に厚くなっている。Insulating film 107 in a region where no element is formed
Has a thickness of several tens nm to avoid electrical interference between devices.
It is as thick as several hundred nm.
【0034】半導体基板201の表面には、n型不純物を10
19cm-3以上含んだソース202、ドレイン203が上部ゲート
206を挟んで存在し、上部ゲート206と部分的にオーバー
ラップしている。下部ゲート205のゲート長は、電子の
波長程度(〜10nm)の短い領域と、電子の波長以上の長さ
をもつ領域の2種の領域からなり、ゲート長の短い領域
の幅は、数十nm程度である。On the surface of the semiconductor substrate 201 , an n-type impurity
Source 202 and drain 203 containing more than 19 cm -3 are upper gate
It is located across 206 and partially overlaps the upper gate 206. The gate length of the lower gate 205 is composed of two types of regions: a region having a short length of about the wavelength of electrons (up to 10 nm) and a region having a length equal to or longer than the wavelength of electrons. nm.
【0035】次に本実施の形態におけるデバイス動作に
ついて述べる。Next, the device operation in this embodiment will be described.
【0036】上部ゲート206に正電圧を印加することに
より、半導体基板201表面に反転層204を誘起する。下部
ゲート205の電位が0Vである場合、この反転層204は半導
体基板201の表面に下部ゲート205を挟んで形成され、こ
の下部ゲート205下には形成されない。By applying a positive voltage to the upper gate 206, an inversion layer 204 is induced on the surface of the semiconductor substrate 201. When the potential of the lower gate 205 is 0 V, the inversion layer 204 becomes a semiconductor.
It is formed on the surface of the body substrate 201 with the lower gate 205 interposed therebetween, and is not formed below the lower gate 205.
【0037】図2(b)におけるB-B'線でのバンドダイア
グラムを図2(c)に示す。反転層は下部ゲート205下には
形成されないため、下部ゲート下の半導体基板201表面
には電位バリアが形成される。下部ゲート長は電子の波
長程度であるため、電位バリア幅もこの程度となり、ソ
ース202に対してドレイン203に正電圧を印加すると、ソ
ース側の反転層からドレイン側の反転層へ、電子がトン
ネリングすることが可能になる。またこの場合、トンネ
リング電流に寄与するゲート長に小さな領域の幅は数十
nm程度であるため、この領域の両側の反転層204内の
電子は、1次元状態に量子化され、離散的なエネルギー
順位が形成される。FIG. 2 (c) shows a band diagram along the line BB 'in FIG. 2 (b). Since the inversion layer is not formed below the lower gate 205, a potential barrier is formed on the surface of the semiconductor substrate 201 below the lower gate. Since the lower gate length is about the wavelength of electrons, the potential barrier width is also about this. When a positive voltage is applied to the drain 203 with respect to the source 202, electrons tunnel from the source-side inversion layer to the drain-side inversion layer. It becomes possible to do. In this case, since the width of the region having a small gate length contributing to the tunneling current is about several tens of nm, the electrons in the inversion layer 204 on both sides of this region are quantized into a one-dimensional state, and the discrete energy Rankings are formed.
【0038】いま、図2(c)のように、ソース202側の反
転層内にエネルギー順位ES1、ES2、ES3が形成され、
ドレイン203側の反転層内にエネルギー順位ED1、
ED2、ED 3が形成されているものとする。また、ソース
側、ドレイン側の反転層内のフェルミエネルギーをそれ
ぞれエネルギー順位EFS、EFDとする。ドレイン電圧が
小さい場合、ED1<ES1<ED2となるためトンネル電流
は流れないが、ドレイン電圧が大きくなりES1=ED2が
成立すると、トンネル電流が流れるようになる。さら
に、ドレイン電圧を増加し、ED2<ES1<ED3となると
トンネル電流は減少するが、 ES1=ED3が成立すると
再びトンネル電流が増加する。このように本実施の形態
においては、ドレイン電圧の増加にともない電流が周期
的に増減する電流電圧特性を得ることができる。 ま
た、電子のトンネリング確率は電位バリア高に依存する
ため、下部ゲート205により電位バリア高を変調するこ
とにより、トランジスタ動作が可能になる。ゲート長の
長い領域は、ソース・ドレイン間のトンネリングが不可
能であるため、この領域ではトンネル電流は流れない。Now, as shown in FIG. 2C, energy levels E S1 , E S2 , and E S3 are formed in the inversion layer on the source 202 side.
The energy order E D1 in the inversion layer on the drain 203 side,
Shall E D2, E D 3 are formed. The Fermi energies in the inversion layers on the source and drain sides are defined as energy orders E FS and E FD , respectively. When the drain voltage is low, the tunnel current does not flow because E D1 <E S1 <E D2 , but when the drain voltage increases and E S1 = E D2 holds, the tunnel current flows. Further, when the drain voltage is increased and E D2 <E S1 <E D3 , the tunnel current decreases. However, when E S1 = E D3 holds, the tunnel current increases again. As described above, in the present embodiment, it is possible to obtain a current-voltage characteristic in which the current periodically increases and decreases as the drain voltage increases. Further, since the tunneling probability of electrons depends on the potential barrier height, the transistor operation becomes possible by modulating the potential barrier height by the lower gate 205. In a region having a long gate length, tunneling between the source and the drain is impossible, so that a tunnel current does not flow in this region.
【0039】以上の構造は以下の方法により形成可能で
ある。The above structure can be formed by the following method.
【0040】1018cm-3程度のボロンを含んだシリコン基
板上に、100nmのシリコン酸化膜をCVD法により成長す
る。フォトリソグラフィー技術及びウェットエッチング
技術により、素子形成領域のみ前記酸化膜を除去する。
しかる後に熱酸化により、素子形成領域に厚さ約3nmの
シリコン酸化膜を成長する。On a silicon substrate containing about 10 18 cm -3 boron, a 100 nm silicon oxide film is grown by CVD. The oxide film is removed only in the element formation region by photolithography and wet etching.
Thereafter, a silicon oxide film having a thickness of about 3 nm is grown in the element formation region by thermal oxidation.
【0041】引き続きCVD法によりポリシリコンを30nm
成長し、このポリシリコンに900℃でリン拡散を行う。
次に電子線リソグラフィー技術及びRIEにより、ポリシ
リコンの加工を行い、下部ゲート205を形成する。この
下部ゲートは、2種類のゲート長(10nm、100nm)を有
してなり、ゲート長の短い領域の幅は30nmである。Subsequently, the polysilicon is grown to a thickness of 30 nm by the CVD method.
After growing, this polysilicon is subjected to phosphorus diffusion at 900 ° C.
Next, the lower gate 205 is formed by processing the polysilicon by electron beam lithography and RIE. This lower gate has two types of gate lengths (10 nm and 100 nm), and the width of the region having a short gate length is 30 nm.
【0042】次に、フォトリソグラフィー技術及びイオ
ン注入技術により、砒素を50KeVのエネルギーで1016cm
-2程度基板内に選択的に注入し、ソース202、ドレイン2
03を形成する。続いて、CVD法により20nmの膜厚のシリ
コン酸化膜を堆積した後、窒素雰囲気中で900℃のアニ
ールを行い、イオン注入領域の活性化を行う。Next, arsenic is irradiated with energy of 50 KeV to 10 16 cm by photolithography technology and ion implantation technology.
-2 Selectively implant into the substrate, source 202, drain 2
Form 03. Subsequently, after depositing a silicon oxide film having a thickness of 20 nm by the CVD method, annealing is performed at 900 ° C. in a nitrogen atmosphere to activate the ion implantation region.
【0043】次に、フォトリソグラフィー技術及びウェ
ットエッチング技術により、半導体基板201、ソース20
2、ドレイン203、下部ゲート205上の一部の絶縁膜を除
去し、コンタクト孔を開口する。Next, the semiconductor substrate 201 and the source 20 are formed by photolithography and wet etching.
2. A part of the insulating film on the drain 203 and the lower gate 205 is removed, and a contact hole is opened.
【0044】最後に、アルミを約500nmスパッタし、フ
ォトリソグラフィー技術およびRIEにより、電極形成お
よび上部ゲート206形成を行う。Finally, about 500 nm of aluminum is sputtered, and an electrode and an upper gate 206 are formed by photolithography and RIE.
【0045】以上のようにして作製したデバイスにおい
て、上部ゲート206を15V、ソース202を0V、下部ゲート2
05を0Vに設定し、ドレイン電圧を印加していった場合、
ドレイン電圧が52mV及び124mVで2つのドレイン電流の
ピークが観測された。また、この電流は100nmの均一な
ゲート長を持つデバイスでは観測されないこと、電流の
大きさは温度変化に対し余り変化を示さないことから、
この電流はソース・ドレイン間のトンネル電流であると
考えられる。また、この電流は下部ゲート205電圧の増
加に伴い増加し、ドレイン電圧50mV、下部ゲート電圧0.
5Vで10nAまで達した。In the device manufactured as described above, the upper gate 206 was set to 15 V, the source 202 was set to 0 V, and the lower gate 2 was set to 0 V.
When 05 is set to 0V and the drain voltage is applied,
Two drain current peaks were observed at drain voltages of 52 mV and 124 mV. In addition, since this current is not observed in a device having a uniform gate length of 100 nm, and the magnitude of the current does not significantly change with temperature,
This current is considered to be a tunnel current between the source and the drain. Also, this current increases as the lower gate 205 voltage increases, and the drain voltage is 50 mV and the lower gate voltage is 0.
It reached 10nA at 5V.
【0046】[0046]
【発明の効果】以上説明したように本発明のトンネル素
子においては、バンド内トンネリング現象を利用するた
め、シリコンなどのような間接バンドギャップ型半導体
においても、従来のバンド間トンネリングを利用したも
ののに比べ、より大きなトンネル電流を確保可能であ
り、ドライブ能力に優れる利点を持つ。また、負性微分
抵抗特性を用いた多値論理により、メモリ、ロジック回
路における素子数の大幅な低減も可能となる。As described above, in the tunnel element of the present invention, the in-band tunneling phenomenon is used. Therefore, even in an indirect band gap type semiconductor such as silicon, the conventional interband tunneling is used. In comparison with this, a larger tunnel current can be secured, and the driving capability is excellent. Further, the number of elements in a memory or a logic circuit can be significantly reduced by multi-valued logic using the negative differential resistance characteristic.
【図1】トンネル素子の参考例の説明図である。FIG. 1 is an explanatory diagram of a reference example of a tunnel element .
【図2】本発明のトンネル素子の説明図である。FIG. 2 is an explanatory diagram of a tunnel element of the present invention.
【図3】従来のトンネル素子の説明図である。FIG. 3 is an explanatory diagram of a conventional tunnel element.
101,201,301 半導体基板 102,202,302 ソース 103,203,303 ドレイン 104,204,304 反転層 105,205 下部ゲート 106,206 上部ゲート 107,207,307 絶縁膜 308 ゲート 101,201,301 Semiconductor substrate 102,202,302 Source 103,203,303 Drain 104,204,304 Inversion layer 105,205 Lower gate 106,206 Upper gate 107,207,307 Insulating film 308 Gate
フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 29/788 29/792 Continued on the front page (51) Int.Cl. 7 Identification code FI H01L 29/788 29/792
Claims (4)
該第1の絶縁膜上に第1のゲート電極が存在し、該第1
のゲート電極上に第2の絶縁膜が存在し、該第1及び第
2の絶縁膜上に第2のゲート電極が存在し、該半導体基板の表面に 、同導電型を有する第1及び第2
の拡散層領域が該第2のゲート電極を挟んで存在し、こ
れらの拡散層領域は第2のゲート電極と平面的にオーバ
ーラップする部分を有し、且つ第1のゲート電極と平面
的にオーバーラップしていない構造を有し、 該第1のゲート電極は、該ゲート長が電子の波長程度の
長さの領域と、該領域より長い電子の波長以上の長さの
領域とを有し、 該第1のゲート電極のゲート長の短い領域の幅が0.1
〜50nmであることを特徴とするトンネル素子。1. A semiconductor device comprising: a first insulating film on a semiconductor substrate;
A first gate electrode is provided on the first insulating film;
A second insulating film is present on the first gate electrode, a second gate electrode is present on the first and second insulating films, and a first and a second conductive film having the same conductivity type are formed on the surface of the semiconductor substrate . 2
Diffusion layer regions are present across the second gate electrode, and these diffusion layer regions overlap the second gate electrode in a planar manner.
A portion having an overlapping portion, and having a structure not overlapping the first gate electrode in a plan view, wherein the first gate electrode has a region whose gate length is about the wavelength of electrons, A region having a length equal to or longer than the wavelength of electrons longer than the region, wherein the width of the region where the gate length of the first gate electrode is short is 0.1
A tunnel element having a thickness of about 50 nm.
領域のゲート長が0.1〜50nmである請求項1記載
のトンネル素子。Wherein said first tunnel device of claim 1, wherein the gate length of a short region of the gate length of the gate electrode is 0.1 to 50 nm.
するメモリ。3. A memory having the tunnel element according to claim 1.
するロジック回路。4. A logic circuit comprising the tunnel element according to claim 1.
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