JP3101290U - 伝送レートを高速化可能なストレージデバイス - Google Patents

Abstract

【課題】 伝送レートを高速化可能なストレージデバイスを提供する。
【解決手段】 主にコントローラA1、少なくとも１個のソリッドステートストレージメディアA2により構成し、該コントローラ内には少なくとも1個の外部システムエンドBに接続するシステムインターフェースA11、処理システム指令のマイクロプロセッサA12、該ソリッドステートストレージメディアとデータ交換が可能なメモリインターフェースA13を具え、該システムインターフェースと該メモリインターフェース間にはデータ圧縮/解凍モジュールを配置し、該システムインターフェースが伝送して来るオリジナルデータに対して対応する微小化データに圧縮し、該システムインターフェースと該メモリインターフェース間に多層式のフロントエンドデータバッファとバックエンドデータバッファを設置し、これにより読出し書込み速度を高速化する。
【選択図】図１

Description

本発明は一種の伝送レートを高速化可能なストレージデバイスに関する。特に一種の多層データバッファを利用し圧縮メカニズムを実施し、伝送レートを高速化するストレージデバイスに係る。

現在、半導体メモリはフラッシュメモリなどのソリッドステートメディアとして日増しに普及している。半導体メモリは消費電力が少なく、信頼性が高く、容量が大きく、読出し書込み速度が速いなどのメリットを具えるため、小型メモリカード、USBモバイルディスクなどのストレージデバイスとして幅広く応用されている。
これらストレージデバイスはソリッドステートストレージメディア、コントローラなどにより構成される。
図１が示すように、ストレージデバイスA内部にはソリッドステートストレージメディアA２、コントローラA１を配置する。該コントローラA１は外部システムエンドBと接続するシステムインターフェースA１１、処理システム指令のマイクロプロセッサA１２、該ソリッドステートストレージメディアA２とデータ交換が可能なメモリインターフェースA１３を具える。さらに、システムエンドBにより、保存しようとするデータを該ソリッドステートストレージメディアA２に書込み、或いは該ソリッドステートストレージメディアA２より必要なデータを読み出す。
また、該システムインターフェースA１１と該メモリインターフェースA１３間にはデータバッファA１４が配置されている。該外部システムエンドBと該ストレージデバイスAではデータ処理速度が異なるため、該データバッファA１４を設置する必要がある。

コンピュータなどの該外部システムエンドBのデータ処理速度は該ストレージデバイスAの読出し書込み速度より速いため、該ストレージデバイスAは該コンピュータシステムエンドBが伝送して来る大量のデータを消化するため、バッファを設ける必要がある。バッファの設置により、該ストレージデバイスAの低速な読出し書込み速度の影響を受け、該コンピュータシステムエンドB全体の処理速度の低下を防止することができる。しかし、該データバッファA１４は主にデータの一時保存に用いられるため、データが誤って読出し書込みされるのを防ぐため、伝送においては、受信と送信を同時に行うことができるよう設計することはできない。そのため、該データバッファA１４は該システムインターフェースA１１が伝送して来る外部データを受取る時、データの出力作業を停止しなければならない。これが該メモリインターフェースA１３にも影響を及ぼし、該メモリインターフェースA１３はデータを該ソリッドステートストレージメディアA２中に保存することができなくなってしまう。

次に図２、３、４を用い、上述のように該データバッファA１４が受信と送信の作業を同時行うことができない状況について詳細に説明する。
図２は第一時間区分において、該システムインターフェースA１１が外部から伝送して来る第一データを該データバッファA１４に渡し一時保存を行う状況を示す。
図３は第二時間区分において、該データバッファA１４は一時保存した第一データを該メモリインターフェースA１３に伝送する状況を示す。この時、該外部システムエンドBは第二時間において、次のデータの伝送を一時停止しなければならない。なぜなら、該データバッファA１４は既に受け取り作業を行うことができないからである。該データバッファA１４が該データバッファA１４内に一時保存したデータを完全に送り出し空になるまで待たなければならない。
該データバッファA１４が空になった時点で初めて、図４が示すように外部から第二データを受取ることができる。しかし、この第三時間区分においては、該データバッファA１４は受取り作業中であるため、データの伝送作業を行うことはできない。このため、該メモリインターフェースA１３もまたこれに従いアイドル状態となり、該ソリッドステートストレージメディアA２もまたデータ保存作業を停止する。

上記のように該データバッファA１４が受信及び送信作業を同時に行うことができないため、該ストレージデバイスAは時間的に連続した状態でデータの読出し書込み作業を行うことができない。これにより、該外部システムエンドBもまた連続してデータの伝送或いは取り出しを行うことはできなくなってしまう。この状況は該ストレージデバイスA本体の読出し書込み速度を低下させるだけでなく、該外部システムエンドBのデータ処理時間も遅延させてしまう。
特開２０００−３０７９１１号公報

上記公知構造の欠点を解決するため、本発明は伝送レートを高速化可能なストレージデバイスの提供を課題とする。
それは、データバッファの伝送設計を改良し、データの受信と同時にデータの伝送も行うことができ、ストレージデバイス本体と外部システムエンドの全体的処理能力を大幅に向上させることができる。
またそれは、ストレージデバイス内部コントローラのデータ処理能力を向上させることによりコントローラは適当な圧縮メカニズムを利用可能となり、外部システムエンドが伝送して来る保存しようとする大量のデータを微小化することが可能となる。こうして、そのデータの伝送量を減らし、同時に伝送データのデータバッファ設計を対応させ、データ伝送時に必要となる時間区分を大幅に短縮し、データの読出し書込み速度を全体的に向上させることができる。

上記課題を解決するため、本発明は下記の伝送レートを高速化可能なストレージデバイスを提供する。
それは主に内部の圧縮メカニズムを通して外部から伝送されるデータの量を大幅に圧縮し、データ伝送時にかかる時間区分を短縮する。こうして、全体的な読出し書込み速度を高速化し、同時に該圧縮メカニズムにより、ソリッドステートストレージメディアはさらに多くのデータを保存可能となるため、製品のコストを低下させる特性も持つ。

本発明はさらに、ストレージデバイスを改良式のデータバッファと内部に具える圧縮メカニズムを結合し、全体的な処理能力を大幅に向上させる。
本発明が提供する伝送レートを高速化可能なストレージデバイスは、ストレージデバイスにデータ圧縮/解凍モジュールを加え、マイクロプロセッサの触発により、システムインターフェースが伝送して来るオリジナルデータに対して予め設定された比率に基づき対応する微小化データに圧縮し、これにより読出し書込み速度を高速化する。

本発明は主にコントローラ、少なくとも１個のソリッドステートストレージメディアにより構成する。該コントローラ内には外部に予め設置するシステムエンドと接続するシステムインターフェース、処理システム指令のマイクロプロセッサ、該ソリッドステートストレージメディアとデータのやり取りを行うメモリインターフェースを含む。該システムインターフェースと該メモリインターフェース間には複数層のデータバッファを配置し、該データバッファは多層式設計を採用する。第一データバッファと第二データバッファは交代式にデータの受取りと伝送作業を同時進行し、該システムインターフェースと該メモリインターフェース間のデータ伝送作業を同時進行する。これにより、ストレージデバイス内の伝送速度を高速化し、外部システムエンドは待つ必要なく、データの読出し書込みを連続して行うことができる。

すなわち、本考案の伝送レートを高速化可能なストレージデバイスは、以下に述べる特徴を有する。

請求項１に記載した本考案の伝送レートを高速化可能なストレージデバイスは、コントローラ、少なくとも１個のソリッドステートストレージメディアにより構成し、該コントローラ内には外部に予め設置するシステムエンドと接続するシステムインターフェース、処理システム指令のマイクロプロセッサ、該ソリッドステートストレージメディアとデータのやり取りを行うメモリインターフェースを含み、該システムインターフェースと該メモリインターフェース間には複数層のデータバッファを配置し、該データバッファは多層式設計を採用し、第一データバッファと第二データバッファは交代式にデータの受取りと伝送作業を同時進行し、該システムインターフェースと該メモリインターフェース間のデータ伝送作業を同時進行することを特徴とする。

請求項２に記載した本考案の伝送レートを高速化可能なストレージデバイスは、コントローラ、少なくとも１個のソリッドステートストレージメディアにより構成し、該コントローラ内には外部に予め設置するシステムエンドと接続するシステムインターフェース、処理システム指令のマイクロプロセッサ、該ソリッドステートストレージメディアとデータのやり取りを行うメモリインターフェースを含み、該ストレージデバイスにはデータ圧縮/解凍モジュールを設置し、それが具える圧縮メカニズムは該システムインターフェースが伝送して来るオリジナルデータに対して予め設定された比率に基づき対応する微小化データに圧縮し、これにより読出し書込み速度を高速化することを特徴とする。

ここで、請求項３に記載するように、前記データ圧縮/解凍モジュールは内部に圧縮メカニズムを具え、前記マイクロプロセッサの触発により、ソリッドステートストレージメディア内に保存する微小化データを解凍し元のオリジナルデータに戻し外部へと伝送することを特徴とすることが望ましい。

また、請求項４に記載するように、前記ストレージデバイスは第一データバッファを具え、該第一データバッフは前記システムインターフェース、前記マイクロプロセッサ、前記データ圧縮/解凍モジュールと電気的に接続することを特徴とすることが望ましい。

請求項５に記載するように、前記コントローラ内には第二データバッファを具え、該第二データバッファは前記メモリインターフェース、前記マイクロプロセッサ、前記ータ圧縮/解凍モジュールと電気的に接続することを特徴とすることが望ましい。

請求項６に記載した本考案の伝送レートを高速化可能なストレージデバイスは、コントローラ、少なくとも１個のソリッドステートストレージメディアにより構成し、該コントローラ内には外部に予め設置するシステムエンドと接続するシステムインターフェース、処理システム指令のマイクロプロセッサ、該ソリッドステートストレージメディアとデータのやり取りを行うメモリインターフェースを含み、該システムインターフェースと該メモリインターフェース間にはデータ圧縮/解凍モジュールを配置し、該システムインターフェースが伝送して来るオリジナルデータに対して予め設定された比率に基づき対応する微小化データに圧縮し、これによりストレージデバイス内での伝送作業を高速化し、
該データ圧縮/解凍モジュールと該システムインターフェース間には多層システムエンドデータバッファにより構成するフロントエンドデータバッファを設置し、該フロントエンドデータバッファは多層式設計を採用し、第一層システムエンドデータバッファと第二層システムエンドデータバッファは交代式にオリジナルデータの受取りと伝送作業を同時進行し、これにより該システムインターフェースと該データ圧縮/解凍モジュール間のオリジナルデータの伝送作業を同時進行し、
該データ圧縮/解凍モジュールと該メモリインターフェース間には多層メモリエンドデータバッファにより構成するバックエンドデータバッファを設置し、該バックエンドデータバッファは多層式設計を採用し、第一層メモリエンドデータバッファと第二層メモリエンドデータバッファは交代式に微小化データの受取りと伝送作業を同時進行し、これにより該メモリインターフェースと該データ圧縮/解凍モジュール間の微小化データの伝送作業を同時進行することを特徴とする。

本発明によれば、多層のデータバッファ設計により、データのインプットとアウトプットを同時に進行し、これにより外部システムエンドはデータの読出し書込み作動を連続し行う。こうして、ストレージデバイスの伝送レートを大幅に高速化することができる。

図３が示すストレージデバイス１は現在、各種携帯式デジタル製品に広く応用されているメモリカード形態、或いはPCに応用されているUSBモバイルディスク、或いは現在なお研究開発段階であるソリッドステートストレージメディア（即ち、フラッシュメモリ）である。
該ストレージデバイス１はコントローラ１０、少なくとも１個のソリッドステートストレージメディア２０により構成する。
該コントローラ１０内にはシステムインターフェース１０４、マイクロプロセッサ１０２、メモリインターフェース１０６を含む。

該システムインターフェース１０４と該メモリインターフェース１０６間には複数層のデータバッファを配置する。本実施例中では２層のデータバッファを配置する。即ち、第一データバッファ１１０と第二データバッファ１１２である。
ここで強調したい点は、本発明は２層のデータバッファ配置に限定されないということである。「２層」は高速伝送を達成するための最小実施数量であり、必要とする伝送レートに応じて、データバッファの層数を増減し、該ストレージデバイス１内部のデータ伝送レートを調整することができる。
該第一データバッファ１１０と該第二データバッファ１１２は階層式設計を採用し、第一層データバッファ１１０と該第二データバッファ１１２は交代に該システムインターフェース１０４と該メモリインターフェース１０６間のデータ伝送作業を同時進行する。その作動方式の詳細については、図６、７、８に基づき説明する。

該外部システムエンド２がデータの連続書き込みを開始しようとする時には、該外部システムエンド２が送信するデータは、図６が示すように、該システムインターフェース１０４を通して第一データを該第一データバッファ１１０に一時保存する。
該第一データバッファ１１０が受取りを完了するとデータの受け取り作業は停止され、第二データバッファ１１２が図７が示すように、続けて第二データの受取りを開始する。これと同時に、該第一データバッファ１１０はデータの受取り作業を停止してはいるが、該メモリインターフェース１０６を通して、該第一データを同時に該ソリッドステートストレージメディア２０中に保存する。
伝送完了時には、該マイクロプロセッサ１０２により該第一データバッファ１１０は空にされ、続いて図８が示すように、外部から送られて来る第三データを受取る。同時に、該第二データバッファ１１２もまた該メモリインターフェース１０６を通して該第二データを同時に該ソリッドステートストレージメディア２０保存する。
こうしてこの階層式データバッファ間の同時進行かつ交代方式作業により、該ストレージデバイス１内部の伝送と読出し書込み速度を向上させ、かつ該外部システムエンド２は待つ必要がなくデータの連続書込みを行うことができる。該外部システムエンド２がデータの読出しを行う時にも同時進行概念を利用し、連続方式でデータの読出し作業を行う。

次に図９が示す本発明の別種の実施例は、データ伝送レートを高速化する別種の設計方式である。それは、ストレージデバイス１内にデータ圧縮/解凍モジュール１０８を設置する。該データ圧縮/解凍モジュール１０８は該マイクロプロセッサ１０２と電気的に接続し該マイクロプロセッサ１０２の触発により作動する。該データ圧縮/解凍モジュール１０８と該システムインターフェース１０４及び該メモリインターフェース１０６間にはそれぞれ第一データバッファ１２４と第二データバッファ１２６を設置する。該第一、第二データバッファ１２４、１２６はデータの一時保存に使用するが、それぞれが保存するデータの形態は異なる。これに関しては後述する。
外部データを該ストレージデバイス１のソリッドステートストレージメディア２０に記録、保存しようとする時には、該システムインターフェース１０４は該外部システムエンド２が伝送して来るオリジナルデータを受取る。続いて、該マイクロプロセッサ１０２は本発明独自の設計であるデータ圧縮モジュール１０８を通して、該オリジナルデータを適当な比率で圧縮する（例えば１：Ｎなどの比率。Ｎの値は採用する圧縮技術により決まる。圧縮程度は２倍、３倍、４倍などの圧縮比率である。）。圧縮作業を施し極めて微小化されたデータは、次に該メモリインターフェース１０６により、該ソリッドステートストレージメディア２０に記録、保存する。
この過程において、データは既に圧縮されている、同一データではあるがその圧縮後は伝送時間が大幅に短縮されている。こうして、該データ圧縮/解凍モジュール１０８と該メモリインターフェース１０６間の伝送レートと該メモリインターフェース１０６と該ソリッドステートストレージメディア２０間の書込み読出し速度を高速化する。

上記実施例で採用する設計において、該システムインターフェース１０４はオリジナルデータを伝送し圧縮を施す前において、該オリジナルデータを該第一データバッファ１２４に一時保存する。次に、該データ圧縮モジュール１０８により一定の伝送速度で該第一データバッファ１２４からオリジナルデータを読出し圧縮を行う。さらに、圧縮後の縮小データを該第二データバッファ１２６に伝送し一時保存する。この時、該マイクロプロセッサ１０２のコントロールにより、該第二データバッファ１２６に一時保存される縮小データは、該メモリインターフェース１０６を通して、該ソリッドステートストレージメディア２０に記録、保存される。

該外部システムエンド２が該ストレージデバイス１のソリッドステートストレージメディア２０中より保存データを読み出す時には、該メモリインターフェース１０６を通して該ソリッドステートストレージメディア２０中から指定の縮小データを読出し、該第二データバッファ１２６に一時保存する。該データ圧縮/解凍モジュール１０８により該第二データバッファ１２６中から読み出された該縮小データは、圧縮と逆の方式で解凍処理を施される。解凍処理を完了後のオリジナルデータは該第一データバッファ１２４に一時保存され、該システムインターフェース１０４により該外部システムエンド２に伝送される。

次に図１０が示す本発明の別種の実施例は、上記の階層式データバッファと圧縮メカニズムを結合させている。そのストレージデバイス１はシステムインターフェース１０４とメモリインターフェース１０６間にデータ圧縮/解凍モジュール１０８を設置する。該データ圧縮/解凍モジュール１０８と該システムインターフェース１０４には階層式設計の第一層データバッファ１３２と第二層データバッファ１３４を設置する。この部分はフロントエンドのデータバッファである。反対に該データ圧縮/解凍モジュール１０８と該メモリインターフェース１０６間には同様に階層式設計の第一層メモリデータバッファ１３６と第二層メモリデータバッファ１３８を設置する。これらはバックエンドのデータバッファである。

該外部システムエンド２がデータの連続書込み作業を行う時には、該データ圧縮/解凍モジュール１０８は該マイクロプロセッサ１０２のコントロールを受け、該システムインターフェース１０４が伝送して来るオリジナルデータに対して一定の比率で圧縮を行い微小化データとする。これにより、該ストレージデバイス１内への伝送作業を高速化する。
該データ圧縮/解凍モジュール１０８における圧縮以前に、フロントエンドデータバッファであるが第一層システムエンドデータバッファ１３２と第二層システムエンドデータバッファ１３４は該オリジナルデータを交代に同時進行で受取り及び伝送作業を行う。また、該第一層システムエンドデータバッファ１３２が該システムインターフェース１０４が伝送して来るオリジナルデータを受取ると同時に、該第二層システムエンドデータバッファ１３４は既に受取りが完了したオリジナルデータを該データ圧縮/解凍モジュール１０８に伝送し、圧縮を行う。こうして、該システムインターフェース１０４と該データ圧縮/解凍モジュール１０８はデータの伝送、受取り、圧縮作業を同時進行することができる。

該データ圧縮/解凍モジュール１０８がデータの圧縮を完了後、該バックエンドデータバッファ中の第一層メモリデータバッファ１３６と該第二層メモリデータバッファ１３８は、交代方式でデータの受取り作業と伝送作業を同時進行する。
該フロントエンドデータバッファと該バックエンドデータバッファの差異点は、該フロントエンドデータバッファは未圧縮のオリジナルデータを一時保存するものであり、該バックエンドデータバッファは圧縮後の微小化データを一時保存するものである点である。こうして、それぞれオリジナルデータと圧縮後の微小化データを交代に受取り、伝送を行う。

図１１、１２、１３、１４は図１０の回路における圧縮動作である。
図中に示す該バックエンドデータバッファの保存容量は該フロントエンドデータバッファの保存容量と同じであるか、或いはデータ圧縮モジュールの圧縮比率に基づき、該フロントエンドデータバッファの保存容量と倍数上の差異がある。
本実施例において、該データバッファの容量と圧縮比率は関係しない方式で設計されている。即ち、該データ圧縮/解凍モジュール１０８は２倍の圧縮比率でオリジナルデータを圧縮するが、該バックエンドデータバッファの保存容量はそれに従い変動することはなく、該フロントエンドデータバッファの保存容量と同量の方式により説明する。

図１１が示すように、システムエンドがデータの書込みを行う時、該システムエンドが伝送して来る第一オリジナルデータは先ず、フロントエンドの第一層システムエンドデータバッファ１３２に一時保存される。
データの保存が完了後、図１２が示すように、該マイクロプロセッサ１０２は該フロントエンドの第二層データバッファ１３４を起動し、続けて第二オリジナルデータを受取る。これと同時に、該マイクロプロセッサ１０２は該データ圧縮/解凍モジュール１０８を起動し、該第一層システムエンドデータバッファ１３２により送られて来る第一オリジナルデータを受取り圧縮を行う。圧縮後に形成される必要保存容量が小さい微小化データを該バックエンド第一層メモリデータバッファ１３６に保存する。
次に図１３が示すように、該フロントエンドの第一層データバッファ１３２は内部データを完全に該データ圧縮/解凍モジュール１０８に伝送後、該マイクロプロセッサ１０２は続いて該フロントエンドの第一層システムエンドデータバッファ１３２を空にし、外部システムエンドの第三オリジナルデータを受取る。これと同時に、該マイクロプロセッサ１０２はもまた該データ圧縮/解凍モジュール１０８を起動し、該第二層システムエンドデータバッファ１３４により送られて来る第二オリジナルデータを受取り、圧縮を行う。圧縮後に生じる第二微小化圧縮データは同様にバックエンドの第一層メモリデータバッファ１３６に保存される。

図１４が示すように、前記のデータ伝送が完了後、該第一層メモリデータバッファ１３６は既に容量がいっぱいの状態であるので、該メモリインターフェース１０６を通して、その内の第一及び第二微小化データ記録を該ソリッドステートストレージメディア２０に一時保存する。かつ同時に、該フロントエンド第一層システムエンドデータバッファ１３２はシステムエンドから受取った第三オリジナルデータを該データ圧縮/解凍モジュール１０８により圧縮後、該バックエンドの第二層データバッファ１３８に保存する。これにより、該フロントエンドの第二層データバッファ１３４は空になり、該システムエンドから次のオリジナルデータを受取ることができるようになる。

上記の多層データバッファの設計により、適当な区画と計画が可能となる。さらに、ストレージデバイス１は連続してしかも同時進行で、システムインターフェースのデータ伝送、システムエンドデータバッファのオリジナルデータの圧縮、一時保存、メモリインターフェースを利用した圧縮後のデータの伝送などの作業を行うことができる。こうして、ストレージデバイスのデータ伝送レートを大幅に高速化することができる。
該データ圧縮/解凍モジュール１０８は本発明の実施例中において、ハードウエアである回路、或いは/及びソフト上による方式に設計、実施することができる。しかも、該コントローラ１０内、或いは該コントローラ１０外において独立し作動することができる。

上記のように、本発明は多層のデータバッファ設計により、データのインプットとアウトプットを同時に進行し、これにより外部システムエンドはデータの読出し書込み作動を連続し行う。こうして、ストレージデバイスの伝送レートを大幅に高速化する。

公知のストレージデバイスの回路概略図である。 図１の作動フローチャートである。 図１の作動フローチャートである。 図１の作動フローチャートである。 本発明ストレージデバイス実施例の回路概略図である。 図５の作動フローチャートである。 図５の作動フローチャートである。 図５の作動フローチャートである。 本発明ストレージデバイス別種の実施例の回路概略図である。 本発明ストレージデバイスのさらに別種の実施例の回路概略図である。 図１０の作動フローチャートである。 図１０の作動フローチャートである。 図１０の作動フローチャートである。 図１０の作動フローチャートである。

符号の説明

A ストレージデバイス
A１ コントローラ
A１１ システムインターフェース
A１２ マイクロプロセッサ
A１３ メモリインターフェース
A１４ データバッファ
A２ ソリッドステートストレージメディア
B 外部システムエンド
１ ストレージデバイス
１０ コントローラ
１０２ マイクロプロセッサ
１０４ システムインターフェース
１０６ メモリインターフェース
１０８ データ圧縮/解凍モジュール
１１０ 第一層データバッファ
１１２ 第二層データバッファ
１２４ 第一データバッファ
１２６ 第二データバッファ
１３２ 第一層システムエンドデータバッファ
１３４ 第二層システムエンドデータバッファ
１３６ 第一層メモリデータバッファ
１３８ 第二層メモリデータバッファ
２０ ソリッドステートストレージメディア２０
２ 外部システムエンド

Claims (6)

1. コントローラ、少なくとも１個のソリッドステートストレージメディアにより構成し、
   該コントローラ内には外部に予め設置するシステムエンドと接続するシステムインターフェース、処理システム指令のマイクロプロセッサ、該ソリッドステートストレージメディアとデータのやり取りを行うメモリインターフェースを含み、
   該システムインターフェースと該メモリインターフェース間には複数層のデータバッファを配置し、該データバッファは多層式設計を採用し、第一データバッファと第二データバッファは交代式にデータの受取りと伝送作業を同時進行し、該システムインターフェースと該メモリインターフェース間のデータ伝送作業を同時進行することを特徴とする伝送レートを高速化可能なストレージデバイス。
2. コントローラ、少なくとも１個のソリッドステートストレージメディアにより構成し、
   該コントローラ内には外部に予め設置するシステムエンドと接続するシステムインターフェース、処理システム指令のマイクロプロセッサ、該ソリッドステートストレージメディアとデータのやり取りを行うメモリインターフェースを含み、
   該ストレージデバイスにはデータ圧縮/解凍モジュールを設置し、それが具える圧縮メカニズムは該システムインターフェースが伝送して来るオリジナルデータに対して予め設定された比率に基づき対応する微小化データに圧縮し、これにより読出し書込み速度を高速化することを特徴とする伝送レートを高速化可能なストレージデバイス。
3. 前記データ圧縮/解凍モジュールは内部に圧縮メカニズムを具え、前記マイクロプロセッサの触発により、ソリッドステートストレージメディア内に保存する微小化データを解凍し元のオリジナルデータに戻し外部へと伝送することを特徴とする請求項２記載の伝送レートを高速化可能なストレージデバイス。
4. 前記ストレージデバイスは第一データバッファを具え、該第一データバッファは前記システムインターフェース、前記マイクロプロセッサ、前記データ圧縮/解凍モジュールと電気的に接続することを特徴とする請求項２記載の伝送レートを高速化可能なストレージデバイス。
5. 前記コントローラ内には第二データバッファを具え、該第二データバッファは前記メモリインターフェース、前記マイクロプロセッサ、前記ータ圧縮/解凍モジュールと電気的に接続することを特徴とする請求項２記載の伝送レートを高速化可能なストレージデバイス。
6. コントローラ、少なくとも１個のソリッドステートストレージメディアにより構成し、
   該コントローラ内には外部に予め設置するシステムエンドと接続するシステムインターフェース、処理システム指令のマイクロプロセッサ、該ソリッドステートストレージメディアとデータのやり取りを行うメモリインターフェースを含み、
   該システムインターフェースと該メモリインターフェース間にはデータ圧縮/解凍モジュールを配置し、該システムインターフェースが伝送して来るオリジナルデータに対して予め設定された比率に基づき対応する微小化データに圧縮し、これによりストレージデバイス内での伝送作業を高速化し、
   該データ圧縮/解凍モジュールと該システムインターフェース間には多層システムエンドデータバッファにより構成するフロントエンドデータバッファを設置し、該フロントエンドデータバッファは多層式設計を採用し、第一層システムエンドデータバッファと第二層システムエンドデータバッファは交代式にオリジナルデータの受取りと伝送作業を同時進行し、これにより該システムインターフェースと該データ圧縮/解凍モジュール間のオリジナルデータの伝送作業を同時進行し、
   該データ圧縮/解凍モジュールと該メモリインターフェース間には多層メモリエンドデータバッファにより構成するバックエンドデータバッファを設置し、該バックエンドデータバッファは多層式設計を採用し、第一層メモリエンドデータバッファと第二層メモリエンドデータバッファは交代式に微小化データの受取りと伝送作業を同時進行し、これにより該メモリインターフェースと該データ圧縮/解凍モジュール間の微小化データの伝送作業を同時進行することを特徴とする伝送レートを高速化可能なストレージデバイス。

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