JP3093789U - 超薄型半導体素子のパッケージ構造 - Google Patents

Abstract

(57)【要約】 【課題】 パッケージ後の厚さが０.４mm以下となる超
薄型半導体素子のパッケージ構造を提供することを目的
とする。 【解決手段】 リードフレーム１０はパッド１１を有す
ると共に、その外側に一定の間隔をもって複数のリード
１３が設置され、パッド１１とリード１３との間及びリ
ード１３同士の間に隙間１５が形成され、パッド１１の
中央に厚さを抑えるためのチップ設置孔１２が形成さ
れ、このチップ設置孔１２の面積はチップ２０の面積よ
り２０％広く、チップ２０は接着剤２２によってリード
フレーム１０におけるチップ設置孔１２に設置され、チ
ップ２０における複数のI／O接点はワイヤ２１によって
リードフレーム１０におけるリード１３と接続され、封
止体３０はエポキシ樹脂であるとともに、チップ２０を
有するリードフレーム１０側に設置されることにより、
チップ２０とワイヤ２１とをパッケージし、又、この封
止体３０はパッド１１とリード１３との間及びリード１
３同士の間の隙間１５に充填され、リード１３の一側は
電気を出力するために外側へ延出する構成とした。

Description

【考案の詳細な説明】

【０００１】

【考案の属する技術分野】

本考案は、特にパッケージ後の厚さが０.４mm以下となる超薄型半導体素子の パッケージ構造に関するものである。

【０００２】

【従来の技術】

より小さく、且つ薄くするために、半導体素子のパッケージ技術には片側パッ ケージという方式があり、この薄型半導体素子のパッケージ構造はリードフレー ム（Lead Frame）を有し、リードフレームにパッド（Chip Pad）を設置すると 共に、外側に一定の間隔をもって複数のリードを設置し、接着剤によってチップ （Chip）をパッドに接着し、そのチップにおけるI／O接点と対応するリードフレ ームにおけるリードとの間をワイヤによって接続して、更に、チップを有するリ ードフレーム側を封止体によってパッケージするものである。

【０００３】 又、上記薄型半導体素子の片側をパッケージする封止体がリードフレームの裏 面に浸入することを防止するために、パッケージを行う前に、このリードフレー ムの裏面にポリイミド（Polyimide；PI）テープを粘着させてから、チップの接 着、ワイヤの設置、パッケージなどの工程を行い、その後、このポリイミドテー プを取り除くとともに、リードフレームの裏面に保護層のメッキ、裁断、成型の 工程を行って半導体素子のパッケージを完成させる。

【０００４】

【考案が解決しようとする課題】

しかしながら、前記従来の技術では片側をパッケージすることにより、薄肉の 半導体素子のパッケージ構造を提供するが、この方式では厚さが０.４mm以下の 超薄型半導体素子のパッケージ構造を製造することができない。

【０００５】 又、図５に示すように、従来の半導体のチップ４０はリードフレーム４１に接 着される前に、０.１０〜０.１５mmまで研磨されるので、チップ４０及びリード フレーム４１の厚さが０.２０〜０.３０mmとなり、更に、チップ４０をリードフ レーム４１に接着するための接着剤４３の厚さを加えると、ワイヤ４４と封止体 ４２の設置空間が極めて少なくなる。しかし、ワイヤ４４の設置高度は一定な高 さの制限があり、かつ封止体４２がワイヤ４４とチップ４０をパッケージするよ うになっているため、半導体の整体厚さを０.４mm以下の厚さにするという要求 に応えることができない。

【０００６】 そこで、案出されたのが本考案であって、パッケージ後の厚さを０.４mm以下 とした超薄型半導体素子のパッケージ構造を提供することを目的としている。

【０００７】

【課題を解決するための手段】

本願の請求項１の考案は、リードフレーム１０と、チップ２０と、封止体３０ と、ワイヤ２１とを有する超薄型半導体素子のパッケージ構造であって、前記リ ードフレーム１０はパッド１１を有すると共に、その外側に一定の間隔をもって 複数のリード１３が設置され、パッド１１とリード１３との間及びリード１３同 士の間に隙間１５が形成され、パッド１１の中央に厚さを抑えるためのチップ設 置孔１２が形成され、このチップ設置孔１２の面積はチップ２０の面積より２０ ％広く、チップ２０は接着剤２２によってリードフレーム１０におけるチップ設 置孔１２に設置され、チップ２０における複数のI／O接点はワイヤ２１によって リードフレーム１０におけるリード１３と接続され、封止体３０はエポキシ樹脂 であるとともに、チップ２０を有するリードフレーム１０側に設置されることに より、チップ２０とワイヤ２１をパッケージし、又、この封止体３０はパッド１ １とリード１３との間及びリード１３同士の間の隙間１５に充填され、リード１ ３の一側は電気を出力するために外側へ延出することを特徴とする。 また、本願の請求項２の考案は、請求項１に記載の超薄型半導体素子のパッケ ージ構造において、チップ設置孔１２の面積はパッド１１と等しく、チップ設置 孔１２の周囲には壁がない状態であり、リードフレーム１０の底面に隙間１５と 連通するエッチング孔１４が形成されると共に、そのエッチング孔１４に封止体 ３０が充填されることを特徴とする。 本願の請求項３の考案は、請求項１に記載の超薄型半導体素子のパッケージ構 造において、チップ設置孔１２の面積はパッド１１より小さく、チップ設置孔１ ２の周囲には壁が形成され、リードフレーム１０の底面に隙間１５と連通するエ ッチング孔１４が形成されると共に、エッチング孔１４に封止体３０が充填され ることを特徴とする。

【０００８】

【作用】

本考案は上記の課題を解決するものであり、チップをチップ設置孔を有するパ ッドに設置して、全体を薄肉にすることより、厚さが０.４mm以下の半導体素子 のパッケージ構造を得ることができる。

【０００９】 以下、添付図面を参照して本考案の好適な実施の形態を詳細に説明する。又、 下記実施例は、単に本考案の好適な実施の形態を示したものにすぎず、本考案の 技術的範囲は、下記実施例そのものに何ら限定されるものではない。

【００１０】 図１は本考案に係わる超薄型半導体素子のパッケージ構造の一実施形態を示し 、リードが外部へ延出しない状態を示す断面図であり、図２は本考案に係わる超 薄型半導体素子のパッケージ構造のリードが外部へ延出する状態を示す断面図で あり、図３は本考案に係わる超薄型半導体素子のパッケージ構造におけるリード フレームの平面図であり、図４は本考案に係わる超薄型半導体素子のパッケージ 構造におけるリードフレームの一部裏面図である。

【００１１】

【考案の実施の形態】

図１に示すように、本考案の超薄型半導体素子のパッケージ構造はリードフレ ーム１０と、チップ２０と、封止体３０と、ワイヤ２１とを有する。

【００１２】 リードフレーム１０はパッド１１を有すると共に、その外側に一定の間隔をも って複数のリード１３が設置され、パッド１１とリード１３との間及びリード１ ３同士の間に隙間１５が形成され、パッド１１の中央に厚さを抑えるためのチッ プ設置孔１２が形成されている。

【００１３】 チップ２０は接着剤２２によってリードフレーム１０におけるチップ設置孔１ ２に設置され、チップ２０における複数のI／O接点はワイヤ２１によってリード フレーム１０におけるリード１３と接続される。

【００１４】 封止体３０はエポキシ樹脂であり、注入、点接着、塗布或いは印刷手段によっ てチップ２０を有するリードフレーム１０側に設置されることにより、チップ２ ０とワイヤ２１をパッケージし、この封止体３０はパッド１１とリード１３との 間及びリード１３同士の間の隙間１５に充填され、リード１３の一側は電気を出 力するために外側へ延出している。

【００１５】 又、前記リードフレーム１０のパッド１１におけるチップ設置孔１２の面積は チップ２０の面積より２０％広い方がよりよく、図１又は図３に示すように、チ ップ設置孔１２の面積がパッド１１と等しい場合は、チップ設置孔１２の周囲に 壁がない状態であり、又、チップ設置孔１２の面積がパッド１１より小さい場合 は（図面なし）、チップ設置孔１２の周囲に壁が形成され、チップ２０を接着す るための接着剤２２の外部へ溢出を防止できる。更に、チップ設置孔１２の表面 に銀、金、ニッケル、パラジウム或いはニッケル−パラジウム合金のメッキ層を 設置することにより、パッド１１とアース用ワイヤ（図面なし）との連接用部材 を提供し、或いはチップ設置孔１２の表面にメッキ層を設置しないまま、壁の表 面に銀、金、ニッケル、パラジウム或いはニッケル−パラジウム合金のメッキ層 を設置することにより、パッド１１とアース用ワイヤ（図面なし）との連接用部 材を提供する。

【００１６】 図１に示すように、前記リードフレーム１０の底面に隙間１５と連通するエッ チング孔１４が形成され、そのエッチング孔１４に封止体３０が充填されること により、封止体３０とリードフレーム１０との結合効果を高める。 リードフレーム１０は単列のデザイン、又は、図３に示すように、マトリック ス状のよう配列にすることにより量産性を向上することができる。前記エッチン グ孔１４がリードフレーム１０におけるリード１３の内側又は裁断部１６の位置 に設置されること（図４の斜線範囲に示す）により、製品を裁断する際の裁断抵 抗が下がって、裁断スピードが向上すると共に、裁断器具の損耗も減少する。

【００１７】 前記リードフレーム１０はその四辺にリード１３を設置する形態或いは二つの 相対する辺にリード１３を設置する形態とすることができる。

【００１８】

【考案の効果】

本考案は上記の構成を有するので、チップを、チップ設置孔を有するパッドに 設置して、全体を薄肉にすることにより、厚さが０.４mm以下の半導体素子のパ ッケージ構造を得ることができる。

【図面の簡単な説明】

【図１】本考案に係わる超薄型半導体素子のパッケージ
構造の一実施形態を示し、リードが外部へ延出しない状
態を示す断面図である。

【図２】本考案に係わる超薄型半導体素子のパッケージ
構造のリードが外部へ延出する状態を示す断面図であ
る。

【図３】本考案に係わる超薄型半導体素子のパッケージ
構造におけるリードフレームの平面図である。

【図４】本考案に係わる超薄型半導体素子のパッケージ
構造におけるリードフレームの一部裏面図である。

【図５】従来の超薄型半導体素子のパッケージ構造を示
す参考図である。

【符号の説明】

１０ リードフレーム １１ パッド １２ チップ設置孔 １３ リード １４ エッチング孔 １５ 隙間 １６ 裁断部 ２０ チップ ２１ ワイヤ ２２ 接着剤 ３０ 封止体 ４０ チップ ４２ 封止体 ４３ 接着剤 ４４ ワイヤ

Claims (3)

【実用新案登録請求の範囲】
1. 【請求項１】 リードフレーム１０と、チップ２０と、
   封止体３０と、ワイヤ２１とを有する超薄型半導体素子
   のパッケージ構造であって、 前記リードフレーム１０はパッド１１を有すると共に、
   その外側に一定の間隔をもって複数のリード１３が設置
   され、パッド１１とリード１３との間及びリード１３同
   士の間に隙間１５が形成され、パッド１１の中央に厚さ
   を抑えるためのチップ設置孔１２が形成され、このチッ
   プ設置孔１２の面積はチップ２０の面積より２０％広
   く、 前記チップ２０は接着剤２２によってリードフレーム１
   ０におけるチップ設置孔１２に設置され、チップ２０に
   おける複数のI／O接点はワイヤ２１によってリードフレ
   ーム１０におけるリード１３と接続され、 封止体３０はエポキシ樹脂であるとともに、チップ２０
   を有するリードフレーム１０側に設置されることによ
   り、チップ２０とワイヤ２１をパッケージし、又、この
   封止体３０はパッド１１とリード１３との間及びリード
   １３同士の間の隙間１５に充填され、リード１３の一側
   は電気を出力するために外側へ延出することを特徴とす
   る超薄型半導体素子のパッケージ構造。
2. 【請求項２】 チップ設置孔１２の面積はパッド１１と
   等しく、チップ設置孔１２の周囲には壁がない状態であ
   り、リードフレーム１０の底面に隙間１５と連通するエ
   ッチング孔１４が形成されると共に、そのエッチング孔
   １４に封止体３０が充填されることを特徴とする請求項
   １に記載の超薄型半導体素子のパッケージ構造。
3. 【請求項３】 チップ設置孔１２の面積はパッド１１よ
   り小さく、チップ設置孔１２の周囲には壁が形成され、
   リードフレーム１０の底面に隙間１５と連通するエッチ
   ング孔１４が形成されると共に、エッチング孔１４に封
   止体３０が充填されることを特徴とする請求項１に記載
   の超薄型半導体素子のパッケージ構造。