JP3087299B2 - Sense circuit - Google Patents
Sense circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 半導体記憶装置特にマスクROM、EPROM、E2PROM等で使
用されるセンス回路に関する。The present invention relates to a semiconductor memory device, and more particularly to a sense circuit used in a mask ROM, an EPROM, an E 2 PROM, and the like.
従来のセンス回路を第２図に示す。P1トランジスタは
負荷回路でメモリセルトランジスタN7、N8の電流情報を
電圧に変換する機能を持つ。I1は負荷回路で変換された
微小電位を電位的に増幅するインバータ回路である。P2
とN2トランジスタから成るインバータ回路はメモリセル
トランジスタN7、N8の電流情報をN1トランジスタを介し
て速やかにP1トランジスタから成る負荷回路に伝える働
きを持つ。ビット線６、７の電位がある所定レベル以下
に落ちるとP3、N4トランジスタからなるインバータ回路
がそれを検出1N3トランジスタから大電流をビット線
６、７に供給しビット線６、７をある所定レベルにもど
す。ある所定レベルはP3とN4トランジスタからなるイン
バータ回路のロジックレベルと置き換えることもでき
る。このロジックレベルはP1、P2、N1、N2トランジスタ
から成るメモリセル電流情報検出回路が検出メモリセル
に電流が流れる時に取る節点４の電位以下十分マージン
を取ったところに設定される。メモリセルの電流能力を
100％負荷回路に伝えるのと製造条件及び電源電圧
（VDD）変動を考慮するからである。通常メモリセルに
電流が流れている時の節点４の電位とP3、N4トランジス
タから成るインバータ回路のロジックレベルとの間の電
位差は電源電圧VDD4.5V時で0.1〜0.2V程度である。FIG. 2 shows a conventional sense circuit. The P1 transistor has a function of converting current information of the memory cell transistors N7 and N8 into a voltage in a load circuit. I1 is an inverter circuit that amplifies the minute potential converted by the load circuit. P2
And an inverter circuit composed of an N2 transistor has a function of rapidly transmitting current information of the memory cell transistors N7 and N8 to a load circuit composed of a P1 transistor via the N1 transistor. When the potential of the bit lines 6 and 7 falls below a certain level, the inverter circuit including the P3 and N4 transistors detects this. Return. The certain level can be replaced with a logic level of an inverter circuit composed of P3 and N4 transistors. This logic level is set at a point where the memory cell current information detection circuit composed of the P1, P2, N1, and N2 transistors has a sufficient margin below the potential of the node 4 taken when a current flows through the detection memory cell. The current capability of the memory cell
This is because the signal is transmitted to the 100% load circuit and the manufacturing conditions and the power supply voltage (V DD ) fluctuation are considered. Normally, the potential difference between the potential at the node 4 when a current flows through the memory cell and the logic level of the inverter circuit composed of the P3 and N4 transistors is about 0.1 to 0.2 V at the power supply voltage V DD of 4.5 V.
ビット線選択線L2は電源電圧VDD、ビット線選択線L1
は接地電位VSSとする。ワード線W1、W2は共に電源電位V
DD、メモリセルトランジスタN8は電流能力が有り、N7は
無いとする。またビット線６の電位は接地電位VSSとす
る。このような状況からビット線選択線L2は接地電位V
SSにビット線選択線L1は電源電位VDDに切り替ったとす
る。The bit line selection line L2 is connected to the power supply voltage V DD and the bit line selection line L1.
Is the ground potential V SS . Word lines W1 and W2 are both at power supply potential V
DD , it is assumed that the memory cell transistor N8 has current capability and N7 does not. The potential of the bit line 6 to the ground potential V SS. Under such circumstances, the bit line selection line L2 is connected to the ground potential V
Assume that the bit line selection line L1 has been switched to the power supply potential VDD at SS .
ビット線６には大きな寄生する容量C1（ビット線７の
場合はC2）が存在するため節点４の電荷は急速にビット
線６に向って移動するしたがって節点４の電位は降下す
る。節点４の電位がP3、N4トランジスタから成るインバ
ータ回路のロジックレベルを切ると節点５の電位が上昇
しN3トランジスタからビット線６へ大電流が供給されビ
ット線６がチャージされる。節点４がP3、N4トランジス
タから成るインバータ回路のロジックレベルに至るまで
N3トランジスタからの電流供給が続く。その後はP1、N
3、P2、N2トランジスタからなるメモリセル電流検出回
路のみがビット線６のチャージをし、結局インバータI1
の出力は電流電位VDDから接地電位VSSへと変化する形と
なる。Since the bit line 6 has a large parasitic capacitance C1 (C2 in the case of the bit line 7), the electric charge of the node 4 moves toward the bit line 6 rapidly, so that the potential of the node 4 drops. When the potential at the node 4 drops below the logic level of the inverter circuit composed of the P3 and N4 transistors, the potential at the node 5 rises, a large current is supplied from the N3 transistor to the bit line 6, and the bit line 6 is charged. Node 4 reaches the logic level of the inverter circuit composed of P3 and N4 transistors
The current supply from the N3 transistor continues. After that, P1, N
Only the memory cell current detection circuit composed of 3, P2, and N2 transistors charges the bit line 6, and consequently the inverter I1
Output changes from the current potential V DD to the ground potential V SS .
ビット線選択線L1、L2が切り替る前N4、P3トランジス
タから成るインバータ回路の出力点５の電位はほぼ接地
電位VSS付近にある。節点４の電位がN4、P3トランジス
タから成るインバータ回路のロジックレベルよりかなり
上にあるためである。このためビット線選択線L2、L1が
切り替って節点５が立ち上がりN3トランジスタをON状態
にするまでの時間が長いという問題点がある。The potential of the output point 5 of the inverter circuit consisting of pre-N4, P3 transistor bit line selecting lines L1, L2 is switched is near approximately ground potential V SS. This is because the potential of the node 4 is significantly higher than the logic level of the inverter circuit including the N4 and P3 transistors. Therefore, there is a problem that it takes a long time until the bit line selection lines L2 and L1 are switched and the node 5 rises to turn on the N3 transistor.
本発明の目的はビット線選択線切り替え後速やかにビ
ット線へのチャージを開始させることすなわちビット線
チャージ時間の短縮化にある。An object of the present invention is to start charging a bit line immediately after switching a bit line selection line, that is, to shorten a bit line charging time.
ａ）ビット線を入力とする第１のインバータ回路と負荷
回路と前記第１のインバータ回路の出力を入力とし前記
ビット線と前記負荷回路間に設けられた電流伝達回路と
から成り、前記ビット線に接続されたメモリセルの電流
情報を検出する機能を有する回路と、 ｂ）ビット線を入力とし前記第１のインバータ回路のロ
ジックレベルより低いロジックレベルを持った第２のイ
ンバータ回路と前記第２のインバータ回路の出力を入力
とし出力を前記ビット線とした大電流供給回路とから成
り、前記ビット線電位が前記第２のインバータ回路のロ
ジックレベルを切った時前記大電流供給回路から前記ビ
ット線へ大電流を供給する機能を有する回路と、から成
るセンス回路において、 前記第１のインバータ回路の出力をゲートとし前記第
２のインバータ回路の出力をソースとしドレインを電源
電位としたＮチャンネル型MOSトランジスタを具備した
ことを特徴とする。a) a first inverter circuit having a bit line as an input, a load circuit, and a current transmission circuit provided between the bit line and the load circuit having an input as an output of the first inverter circuit; A) a circuit having a function of detecting current information of a memory cell connected to the second inverter circuit; b) a second inverter circuit having a bit line as an input and having a logic level lower than a logic level of the first inverter circuit; A large current supply circuit having an input of the output of the inverter circuit as an input and an output of the bit line as the bit line, wherein when the bit line potential drops to a logic level of the second inverter circuit, the large current supply circuit A circuit having a function of supplying a large current to the second inverter. Wherein the output of the capacitor circuit that comprises a N-channel type MOS transistor with a power supply potential to the drain and source.
ビット線レベルが低下すると前記第１のインバータ回
路の出力点が速やかに上昇しＮチャンネル型MOSトラン
ジスタから前記第２のインバータの出力点に電流が供給
され出力点が速やかに上昇しビット線への速やかなチャ
ージすなわちビット線チャージ時間の短縮化を可能にす
る。When the bit line level decreases, the output point of the first inverter circuit quickly rises, a current is supplied from the N-channel MOS transistor to the output point of the second inverter, and the output point rises quickly and the output to the bit line is reduced. It enables quick charging, that is, shortening of the bit line charging time.
第１図に本発明の実施例を示す。第１の回路は従来の
第２図の回路にN9トランジスタをたしたものである。N9
トランジスタは本発明のポイントとなるトランジスタで
ある。第１図と第２図で同番号同記号のものは同意同機
能である。FIG. 1 shows an embodiment of the present invention. The first circuit is obtained by adding an N9 transistor to the conventional circuit shown in FIG. N9
The transistor is a transistor that is a point of the present invention. In FIGS. 1 and 2, those having the same reference numerals have the same functions.
従来例と同状況を考える。 Consider the same situation as the conventional example.
ビット線選択線L2は電源電圧VDD、ビット線選択線L1
は接地電位VSSとする。ワード線W1、W2は共に電源電位V
DD、メモリセルトランジスタN8は電流能力があり、N7は
無いとする。またビット線６の電位は接地電位VSSとす
る。このような状況からビット線選択線L2は接地電位V
SSにビット線選択線L1は電源電位VDDに切り替ったとす
る。The bit line selection line L2 is connected to the power supply voltage V DD and the bit line selection line L1.
Is the ground potential V SS . Word lines W1 and W2 are both at power supply potential V
It is assumed that DD and the memory cell transistor N8 have current capability and N7 does not exist. The potential of the bit line 6 to the ground potential V SS. Under such circumstances, the bit line selection line L2 is connected to the ground potential V
Assume that the bit line selection line L1 has been switched to the power supply potential VDD at SS .
ビット線選択線L1、L2が切り替わる前P2、N2トランジ
スタから成るインバータ回路の出力点３の電位は節点４
の電位がこのインバータ回路のロックレベルより下にあ
るため電源電圧VDDと接地電位VSSの中間より若干上にあ
る。Before the bit line selection lines L1 and L2 are switched, the potential at the output point 3 of the inverter circuit composed of the P2 and N2 transistors is set at the node 4
Potential lies slightly above than the intermediate power supply voltage V DD and the ground potential V SS for below the lock level of the inverter circuit.
ビット線選択線L1、L2が切り替り節点４の電位が低下
するとN9トランジスタを大電流供給トランジスタにする
ゲート電位レベルに節点３のレベルが速やかに上がるた
め節点５の電位上昇は従来に比べより速くなりビット線
選択線切り替え後速やかなビット線６へのチャージが行
なわれることとなる。When the bit line selection lines L1 and L2 are switched and the potential of the node 4 drops, the potential of the node 3 rises quickly to the gate potential level that makes the N9 transistor a large current supply transistor, so the potential rise of the node 5 is faster than before. After the bit line selection line is switched, the bit line 6 is immediately charged.
これによってビット線チャージ時間の短縮化をはかる
ことができる。As a result, the bit line charging time can be reduced.
以上説明してきたように、第１のインバータ回路の出
力をゲートとし第２のインバータ回路の出力をソースと
しドレインを電源電位としたＮチャンネル型MOSトラン
ジスタを具備することによって高速ビット線チャージの
センス回路を提供することができる。As described above, a high-speed bit line charge sensing circuit is provided by including an N-channel MOS transistor in which the output of the first inverter circuit is a gate, the output of the second inverter circuit is a source, and the drain is a power supply potential. Can be provided.
本発明はマスクROMは言うにおよばずEPROMやE2PROMな
どのセンス回路としても応用可能である。The present invention can be applied not only to a mask ROM but also to a sense circuit such as an EPROM or an E 2 PROM.
第１図は本発明の実施例を示す図。 第２図は従来の実施例を示す図。 P1、P2、P3……Ｐチャンネル型トランジスタ N1、N2、N3、N4、N5、N6、N7、N8、N9……Ｎチャンネル
型トランジスタ VDD……電源電圧 VSS……接地電圧 I1……インバータ回路 １、２、３、４、５、６、７……各節点 C1、C2……ビット線寄生容量 L1、L2……ビット線選択線 W1、W2……ワード線FIG. 1 is a diagram showing an embodiment of the present invention. FIG. 2 is a diagram showing a conventional embodiment. P1, P2, P3: P-channel transistors N1, N2, N3, N4, N5, N6, N7, N8, N9: N-channel transistors V DD ... Power supply voltage V SS ... Ground voltage I1 ... Inverter Circuit 1, 2, 3, 4, 5, 6, 7 ... Nodes C1, C2 ... Bit line parasitic capacitance L1, L2 ... Bit line selection lines W1, W2 ... Word lines
Claims (1)
タ回路と負荷回路と前記第１のインバータ回路の出力を
入力とし前記ビット線と前記負荷回路間に設けられた電
流伝達回路とから成り、前記ビット線に接続されたメモ
リセルの電流情報を検出する機能を有する回路と、 ｂ）ビット線を入力とし前記第１のインバータ回路のロ
ジックレベルより低いロジックレベルを持った第２のイ
ンバータ回路と前記第２のインバータ回路の出力を入力
とし出力を前記ビット線とした大電流供給回路とから成
り、前記ビット線電位が前記第２のインバータ回路のロ
ジックレベルを切った時前記大電流供給回路から前記ビ
ット線へ大電流を供給する機能を有する回路と、 から成るセンス回路において、 前記第１のインバータ回路の出力をゲートとし前記第２
のインバータ回路の出力をソースとしドレインを電源電
位としたＮチャンネル型MOSトランジスタを具備したこ
とを特徴とするセンス回路。A) a first inverter circuit and a load circuit having a bit line as an input, and a current transmission circuit provided between the bit line and the load circuit having an output of the first inverter circuit as an input. A) a circuit having a function of detecting current information of a memory cell connected to the bit line; and b) a second inverter having a logic level lower than the logic level of the first inverter circuit, which receives the bit line as an input. And a large current supply circuit that receives the output of the second inverter circuit as an input and uses the output as the bit line, and supplies the large current when the bit line potential drops to a logic level of the second inverter circuit. A circuit having a function of supplying a large current from the circuit to the bit line; and a sense circuit comprising: a gate of an output of the first inverter circuit; 2
A sense circuit comprising an N-channel MOS transistor having an output of the inverter circuit as a source and a drain as a power supply potential.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26408790A JP3087299B2 (en) | 1990-10-02 | 1990-10-02 | Sense circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26408790A JP3087299B2 (en) | 1990-10-02 | 1990-10-02 | Sense circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04141895A JPH04141895A (en) | 1992-05-15 |
| JP3087299B2 true JP3087299B2 (en) | 2000-09-11 |
Family
ID=17398336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26408790A Expired - Lifetime JP3087299B2 (en) | 1990-10-02 | 1990-10-02 | Sense circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3087299B2 (en) |
-
1990
- 1990-10-02 JP JP26408790A patent/JP3087299B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04141895A (en) | 1992-05-15 |
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