JP2724218B2 - Semiconductor integrated circuit - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、基板バイアス発生回路および基板バイアス
レベル制限回路をチップ上に具備した半導体集積回路に
係り、大容量のCMOS構成のDRAM（相補性絶縁ゲート型ダ
イナミック・ランダム・アクセス・メモリ）などに使用
される。The present invention relates to a semiconductor integrated circuit having a substrate bias generating circuit and a substrate bias level limiting circuit on a chip, and has a large capacity CMOS structure. DRAM (Complementary Insulated Gate Dynamic Random Access Memory).
（従来の技術） 半導体集積回路において、基板バイアス発生回路は一
般に広く用いられており、特にDRAMでは、入力アンダー
シュートからメモリセルを保護したり、基板のPN接合の
容量を減少させたりする上で重要な役割を果たしてい
る。この基板バイアス発生回路は、集積回路チップに与
えられる電源電圧を受けて基板バイアス電圧を発生し、
その出力電圧を半導体基板またはウェル領域に印加する
ものである。(Prior Art) In a semiconductor integrated circuit, a substrate bias generation circuit is generally widely used. Particularly in a DRAM, in order to protect a memory cell from an input undershoot or to reduce a capacitance of a PN junction of a substrate. Plays an important role. The substrate bias generation circuit generates a substrate bias voltage by receiving a power supply voltage applied to the integrated circuit chip,
The output voltage is applied to a semiconductor substrate or a well region.
この場合、基板バイアス発生回路が発生する基板バイ
アス電圧のレベルを制限する基板バイアスレベル制限回
路を有さない場合には、基板バイアス発生回路の能力に
よって基板バイアス電圧が決まる。In this case, when there is no substrate bias level limiting circuit for limiting the level of the substrate bias voltage generated by the substrate bias generating circuit, the substrate bias voltage is determined by the capability of the substrate bias generating circuit.
これに対して、基板バイアスレベル制限の容易さと消
費電力の削減を目的として、基板バイアスレベル制限回
路を設ける場合には、基板バイアスレベル制限回路の基
板バイアス電圧制限（設定）レベルによって基板バイア
ス電圧が決まる。On the other hand, when a substrate bias level limiting circuit is provided for the purpose of easily limiting the substrate bias level and reducing power consumption, the substrate bias voltage is controlled by the substrate bias voltage limiting (setting) level of the substrate bias level limiting circuit. Decided.
また、基板バイアス電圧の絶対値は、RAMにおけるホ
ットエレクトロンによるメモリセルデータの破壊や、MO
Sトランジスタのバックゲートバイアス特性や、基板のP
N接合のブレークダウン特性や、その他の回路特性によ
って最適化され、電源電圧に依存するある１つのレベル
に設定される。In addition, the absolute value of the substrate bias voltage is determined by destruction of memory cell data due to hot electrons in RAM, MO
Back gate bias characteristics of S transistor and P of substrate
It is optimized by the breakdown characteristics of the N-junction and other circuit characteristics, and is set to a certain level depending on the power supply voltage.
ところで、DRAMでは、電源投入時のラッチアップ現象
を防ぐために、基板電位が所定のリミット電位まで一旦
低下したことを検知してからメモリセルアレイのキャパ
シタプレート電極やビット線群に定電位を供給するため
の定電位発生回路が動作する、いわゆるパワーオンリセ
ット制御が行われる。即ち、第５図に示すように、電源
の投入により基板バイアス回路の動作が開始して基板電
位が徐々に低下し、所定のリミット電位まで低下した時
点で基板電位の検知が行われ、この検知出力によりプレ
ート電位発生回路とビット線電位発生回路が動作し、こ
れによりメモリセルアレイのキャパシタプレート電極や
ビット線群に対する初期のプリチャージが行われる。By the way, in order to prevent the latch-up phenomenon at the time of turning on the power, the DRAM detects that the substrate potential has once dropped to a predetermined limit potential and then supplies a constant potential to the capacitor plate electrode and the bit line group of the memory cell array. , The so-called power-on reset control is performed. That is, as shown in FIG. 5, when the power is turned on, the operation of the substrate bias circuit starts and the substrate potential gradually decreases. When the substrate potential drops to a predetermined limit potential, the substrate potential is detected. The output activates the plate potential generation circuit and the bit line potential generation circuit, thereby performing an initial precharge on the capacitor plate electrode and the bit line group of the memory cell array.
この初期のプリチャージ時、第６図に示すように、キ
ャパシタプレート電極と基板との間に存在する寄生容量
Cpおよびビット線群と基板との間に存在する寄生容量Cb
およびキャパシタプレート電極とビット線群との間に存
在する寄生容量Cdにそれぞれ充電が行われ、容量結合に
より基板電位がある電位差だけ浮き上がる。この場合、
本来の動作としては、基板バイアス回路の動作が再び開
始し、基板電位が再び徐々に低下し、所定の最適化され
た基板電位に回復しなければならない。At the time of this initial precharge, as shown in FIG. 6, the parasitic capacitance existing between the capacitor plate electrode and the substrate
Cp and the parasitic capacitance Cb existing between the bit line group and the substrate
In addition, the parasitic capacitance Cd existing between the capacitor plate electrode and the bit line group is charged, and the substrate potential rises by a certain potential difference due to the capacitive coupling. in this case,
The original operation is that the operation of the substrate bias circuit starts again, the substrate potential gradually decreases again, and must be restored to a predetermined optimized substrate potential.
しかし、上記寄生容量Cp、Cbが大きい場合、容量結合
後の基板電位は、基板バイアス発生回路の能力（汲み出
し電流）を上回る基板電流が流れる領域までにより浮き
上がる。この場合、Ｐ型基板（またはＰウェル）とこれ
に形成されているN+拡散層とのPN接合が順バイアスさ
れ、第５図中に点線で示すように、基板電位が接地電位
Vss（0V）近傍の正電位にクランプされてしまう。この
ように基板電位が所定の最適化された値に回復すること
ができないと、チップ動作の信頼性が損なわれ、集積回
路としての機能を果たせなくなる。However, when the parasitic capacitances Cp and Cb are large, the substrate potential after capacitive coupling rises to a region where a substrate current that exceeds the capability (pumping current) of the substrate bias generation circuit flows. In this case, the PN junction between the P-type substrate (or P-well) and the N + diffusion layer formed thereon is forward-biased, and as shown by the dotted line in FIG.
It is clamped to the positive potential near Vss (0V). If the substrate potential cannot be restored to a predetermined optimized value in this way, the reliability of chip operation is impaired, and the function as an integrated circuit cannot be performed.
（発明が解決しようとする課題） 上記したように従来のDRAMは、電源投入により基板バ
イアス回路の動作が開始し、この後にプレート電位発生
回路とビット線電位発生回路が動作し、これによりメモ
リセルアレイのキャパシタプレート電極やビット線群に
対する初期のプリチャージが行われた時に、容量結合に
より基板電位が浮き上がって基板電位が所定の最適化さ
れた値に回復することができなくなる場合があり、チッ
プ動作の信頼性が損なわれ、集積回路としての機能を果
たせなくなるという問題がある。(Problems to be Solved by the Invention) As described above, in the conventional DRAM, when the power is turned on, the operation of the substrate bias circuit starts, and thereafter, the plate potential generation circuit and the bit line potential generation circuit operate, thereby causing the memory cell array to operate. When the capacitor plate electrode and bit line group are initially precharged, the substrate potential may rise due to capacitive coupling and the substrate potential may not be able to recover to a predetermined optimized value. Has a problem in that its reliability is impaired and the function as an integrated circuit cannot be performed.
本発明は、上記問題点を解決すべくなされたもので、
その目的は、電源投入後に定電位が発生して集積回路内
の所要部分に供給された時に容量結合により基板電位が
変動しても、基板（またはウェル）電位を所定の最適化
された値に回復させることが可能になり、チップ動作の
信頼性を損なうような不良の発生を防止し得る半導体集
積回路を提供することにある。The present invention has been made to solve the above problems,
The purpose is to set the substrate (or well) potential to a predetermined optimized value even if the substrate potential fluctuates due to capacitive coupling when a constant potential is generated after power-on and supplied to a required portion in the integrated circuit. It is an object of the present invention to provide a semiconductor integrated circuit which can be recovered and can prevent occurrence of a defect that impairs the reliability of chip operation.
［発明の構成］ （課題を解決するための手段） 本発明の半導体集積回路は、制限パルス信号を受け、
この制限パルス信号が第１の論理レベルのときに動作し
て集積回路チップに与えられる電源電圧とは別の基板バ
イアス電圧を発生し、制限パルス信号が第２の論理レベ
ルのときは基板バイアス電圧の発生動作を停止する基板
バイアス発生回路と、通常動作時には第１の基板バイア
ス電圧制限レベルが設定され、電源投入時には上記第１
の基板バイアス電圧制限レベルよりも低いレベルの第２
の基板バイアス電圧制限レベルが設定され、電源投入時
には上記基板バイアス発生回路が発生する基板バイアス
電圧が上記第２の基板バイアス電圧制限レベルより高い
か低いかを検知して上記制限パルス信号を発生し、電源
投入後の通常動作時には上記基板バイアス発生回路が発
生する基板バイアス電圧が上記第１の基板バイアス電圧
制限レベルより高いか低いかを検知して上記制限パルス
信号を発生する基板バイアスレベル制限回路とを具備し
たことを特徴とする。[Structure of the Invention] (Means for Solving the Problems) A semiconductor integrated circuit of the present invention receives a limited pulse signal,
When the limit pulse signal is at the first logic level, it operates to generate a substrate bias voltage different from the power supply voltage applied to the integrated circuit chip, and when the limit pulse signal is at the second logic level, the substrate bias voltage And a first substrate bias voltage limit level during normal operation, and the first substrate bias voltage limiting level during power-on.
Of the second level lower than the substrate bias voltage limit level of
The substrate bias voltage limit level is set, and when the power is turned on, it is detected whether the substrate bias voltage generated by the substrate bias generation circuit is higher or lower than the second substrate bias voltage limit level, and the limit pulse signal is generated. In a normal operation after power-on, a substrate bias level limiting circuit for detecting whether a substrate bias voltage generated by the substrate bias generating circuit is higher or lower than the first substrate bias voltage limiting level and generating the limiting pulse signal And characterized in that:
また本発明の半導体集積回路は、制限パルス信号を受
け、この制限パルス信号に応じて動作が制御され、集積
回路チップに与えられる電源電圧とは別の基板バイアス
電圧を発生する基板バイアス発生回路と、第１の基板バ
イアス電圧制限レベルおよびこの第１の基板バイアス電
圧制限レベルよりも低いレベルの第２の基板バイアス電
圧制限レベルが設定され、上記基板バイアス発生回路が
発生する基板バイアス電圧が上記第１もしくは第２の基
板バイアス電圧制限レベルより高いか低いかを検知して
上記制限パルス信号を発生する基板バイアスレベル制限
回路と、上記基板バイアス発生回路で発生される基板バ
イアス電圧が供給される基板に対してそれぞれ容量を介
して接続されたキャパシタプレート電極およびビット線
群と、上記基板バイアスレベル制限回路で上記基板バイ
アス発生回路が発生する基板バイアス電圧が上記第２の
基板バイアス電圧制限レベルまで低下したことが検知さ
れた後に、上記キャパシタプレート電極およびビット線
群に対する初期のプリチャージを行うプレート電位・ビ
ット線電位発生回路とを具備したことを特徴とする。The semiconductor integrated circuit according to the present invention further includes a substrate bias generation circuit that receives a limit pulse signal, controls an operation according to the limit pulse signal, and generates a substrate bias voltage different from a power supply voltage applied to the integrated circuit chip. A first substrate bias voltage limit level and a second substrate bias voltage limit level lower than the first substrate bias voltage limit level are set, and the substrate bias voltage generated by the substrate bias generation circuit is set to the second A substrate bias level limiting circuit for detecting whether the voltage is higher or lower than the first or second substrate bias voltage limiting level and generating the limiting pulse signal; and a substrate to which the substrate bias voltage generated by the substrate bias generating circuit is supplied. A capacitor plate electrode and a bit line group respectively connected to the After the level limiting circuit detects that the substrate bias voltage generated by the substrate bias generating circuit has decreased to the second substrate bias voltage limiting level, an initial precharge is performed on the capacitor plate electrode and the bit line group. And a plate potential / bit line potential generating circuit.
（作用） 電源投入時の基板バイアス電圧制限レベルを通常動作
時の基板バイアス電圧制限レベルよりも深く設定してお
くと、電源の投入により基板バイアス回路の動作が開始
し、基板電位が徐々に変化し、電源投入時の基板バイア
ス電圧制限レベルまで達した時点で基板バイアスレベル
制限回路により基板電位の検知が行われて初回の制限パ
ルス信号が出力する。これにより、基板バイアス回路の
動作が停止すると共に、この初回の制限パルス信号を初
回制限パルス検知回路が受けて検知信号を出力する。こ
の検知信号出力により、基板バイアスレベル制限回路が
通常動作時の基板バイアス電圧制限レベル（所定のリミ
ットレベル）になるように切換えられる。また、初回制
限パルス検知回路の検知信号出力により定電位発生回路
が動作し、これにより集積回路内の所要部分（例えばメ
モリセルアレイのキャパシタプレート電極やビット線
群）に対する初期のプリチャージが行われる。この時、
電源投入時の基板バイアス電圧制限レベルを通常動作時
よりもずらして設定しているので、容量結合により基板
電位が変動しても、通常動作時の基板バイアス電圧制限
レベル（所定のリミット電位）を若干越える程度とな
り、この後は、基板（またはウェル）電位が所定の最適
化された値に回復する。(Operation) If the substrate bias voltage limit level at power-on is set deeper than the substrate bias voltage limit level at normal operation, the operation of the substrate bias circuit starts upon power-on, and the substrate potential gradually changes. Then, when the substrate bias voltage limit level at the time of turning on the power is reached, the substrate potential is detected by the substrate bias level limiting circuit, and the first limited pulse signal is output. As a result, the operation of the substrate bias circuit is stopped, and the first limited pulse detection circuit receives the first limited pulse signal and outputs a detection signal. By this detection signal output, the substrate bias level limiting circuit is switched to the substrate bias voltage limiting level (predetermined limit level) during normal operation. In addition, the constant potential generation circuit operates in response to the detection signal output of the first-time limit pulse detection circuit, whereby an initial precharge is performed on a required portion (for example, a capacitor plate electrode of a memory cell array or a bit line group) in the integrated circuit. At this time,
Since the substrate bias voltage limit level at power-on is shifted from that in normal operation, even if the substrate potential fluctuates due to capacitive coupling, the substrate bias voltage limit level during normal operation (predetermined limit potential) is set. After that, the potential of the substrate (or well) is restored to a predetermined optimized value.
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
第１図は、CMOS構成のDRAMの一部を示しており、この
RAMチップには、基板バイアス発生回路11、基板バイア
スレベル制限回路12、初回制限パルス検知回路13、プレ
ート電位・ビット線電位発生回路14、メモリセルアレイ
15などが形成されている。FIG. 1 shows a part of a DRAM having a CMOS configuration.
The RAM chip includes a substrate bias generating circuit 11, a substrate bias level limiting circuit 12, an initial limiting pulse detecting circuit 13, a plate potential / bit line potential generating circuit 14, a memory cell array.
15 are formed.
基板バイアス発生回路11は、チップに与えられる電源
電圧Vccとは別の基板バイアス電圧を発生するものであ
り、この動作が基板バイアスレベル制限回路12からの制
限パルス信号LMTの“H"/“L"レベルに対応してオフ／オ
ン状態となるようにスイッチング制御される。この基板
バイアス発生回路11の出力電圧（接地電位Vssよりも低
い負電位）はＮ型半導体基板内のＰ型基板層（Ｐウェ
ル）に印加される。The substrate bias generation circuit 11 generates a substrate bias voltage different from the power supply voltage Vcc applied to the chip, and this operation is performed when the limiting pulse signal LMT from the substrate bias level limiting circuit 12 becomes “H” / “L”. "Switching is controlled to be in an off / on state in accordance with the level. The output voltage (negative potential lower than the ground potential Vss) of the substrate bias generation circuit 11 is applied to a P-type substrate layer (P-well) in the N-type semiconductor substrate.
基板バイアスレベル制限回路12は、基板バイアス電圧
が基板バイアス電圧制限レベルより高いか低いかを検知
して制限パルス信号LMTを出力する。この場合、基板バ
イアス電圧が基板バイアス電圧制限レベルより高い／低
いに対応して制限パルス信号LMTが“L"レベル／“H"レ
ベルになり、この制限パルス信号の“L"レベル／“H"レ
ベルに対応して基板バイアス発生回路11の動作をオン／
オフ状態にスイッチング制御することにより、基板バイ
アス電圧のレベルを制限するものである。また、集積回
路の電源投入時と通常動作時とで基板バイアス電圧制限
レベルが２通りに切換えられ、電源投入時の基板バイア
ス電圧制限レベルV1は通常動作時の基板バイアス電圧制
限レベルV2よりも低く設定されており、初回制限パルス
検知回路13の検知信号出力Ｐが入力すると通常動作時の
基板バイアス電圧制限レベルV2に切換えられるように構
成されている。The substrate bias level limiting circuit 12 detects whether the substrate bias voltage is higher or lower than the substrate bias voltage limiting level and outputs a limiting pulse signal LMT. In this case, the limiting pulse signal LMT changes to "L" level / "H" level in accordance with whether the substrate bias voltage is higher / lower than the substrate bias voltage limiting level, and the "L" level / "H" of the limiting pulse signal. Turns on / off the operation of substrate bias generation circuit 11 according to the level.
By controlling the switching to the off state, the level of the substrate bias voltage is limited. In addition, the substrate bias voltage limit level is switched between two types when the integrated circuit is powered on and during normal operation, and the substrate bias voltage limit level V1 at power-on is lower than the substrate bias voltage limit level V2 during normal operation. When the detection signal output P of the initial limit pulse detection circuit 13 is input, the circuit is switched to the substrate bias voltage limit level V2 in the normal operation.
初回制限パルス検知回路13は、電源投入後に基板バイ
アスレベル制限回路12から初回の制限パルス信号LMTを
受けた時を検知して例えば“L"レベルの検知信号Ｐを出
力する。The first-time limit pulse detection circuit 13 detects when the first-time limit pulse signal LMT is received from the substrate bias level limit circuit 12 after the power is turned on, and outputs, for example, a "L" level detection signal P.
プレート電位・ビット線電位発生回路14は、電源投入
後に、初回の“H"レベルの制限パルス信号LMTが発生す
ることにより初回制限パルス検知回路13から発生する
“L"レベルの検知信号出力Ｐを受けて動作し、メモリセ
ルアレイ15のキャパシタプレート電極やビット線群にそ
れぞれ所定の電位を供給する。The plate potential / bit line potential generating circuit 14 generates an “L” level detection signal output P generated from the initial limit pulse detection circuit 13 by generating an initial “H” level limit pulse signal LMT after power-on. In response to the operation, a predetermined potential is supplied to each of the capacitor plate electrode and the bit line group of the memory cell array 15.
上記DRAMにおいて、電源投入時には、第２図に示すよ
うな動作が行われる。即ち、電源投入により、基板バイ
アスレベル制限回路12が初期化されてその出力LMTが
“L"レベルになり、基板バイアス発生回路11の動作が開
始する。また、電源投入により、初回制限パルス検知回
路13が初期化されてその出力Ｐが“H"レベルになり、基
板バイアスレベル制限回路12の基板バイアス電圧制限レ
ベルが電源投入時の基板バイアス電圧制限レベルV1に設
定されている。基板バイアス発生回路11の動作が開始す
ると、基板電位が徐々に低下し、低く設定されている電
源投入時の基板バイアス電圧制限レベルV1まで低下した
時点で基板バイアスレベル制限回路12により基板電位の
検知が行われて“H"レベルの制限パルス信号LMTが出力
する。In the above DRAM, when power is turned on, an operation as shown in FIG. 2 is performed. That is, when the power is turned on, the substrate bias level limiting circuit 12 is initialized, its output LMT goes to “L” level, and the operation of the substrate bias generating circuit 11 starts. Also, when the power is turned on, the initial limit pulse detecting circuit 13 is initialized and its output P becomes “H” level, and the substrate bias voltage limit level of the substrate bias level limit circuit 12 becomes the substrate bias voltage limit level at power-on. Set to V1. When the operation of the substrate bias generation circuit 11 starts, the substrate potential gradually decreases, and when the substrate bias voltage decreases to the set substrate bias voltage limit level V1 when the power is set to a low level, the substrate potential is detected by the substrate bias level limit circuit 12. Is performed to output the “H” level limit pulse signal LMT.
これにより、基板バイアス発生回路11の動作が停止す
ると共に、この初回の制限パルス信号LMTを初回制限パ
ルス検知回路13が受けると、“L"レベルの検知信号Ｐを
出力する。これにより、基板バイアスレベル制限回路12
の基板バイアス電圧制限レベルが高くなるように、つま
り、通常動作時の基板バイアス電圧制限レベル（所定の
リミットレベル）V2になるように切り換えられると共
に、プレート電位・ビット線電位発生回路14が動作し、
メモリセルアレイ15のキャパシタプレート電極やビット
線群に対する初期のプリチャージを行う。この時、キャ
パシタプレート電極と基板との間およびビット線群と基
板との間にそれぞれ存在する寄生容量にそれぞれ充電が
行われるので、容量結合により基板電位がある電位差だ
け浮き上がる。As a result, the operation of the substrate bias generation circuit 11 is stopped, and when the initial limit pulse signal LMT is received by the initial limit pulse detection circuit 13, an "L" level detection signal P is output. As a result, the substrate bias level limiting circuit 12
Is switched so that the substrate bias voltage limit level becomes higher, that is, the substrate bias voltage limit level (predetermined limit level) V2 during normal operation, and the plate potential / bit line potential generation circuit 14 operates. ,
Initial precharge is performed on the capacitor plate electrode and the bit line group of the memory cell array 15. At this time, the parasitic capacitances existing between the capacitor plate electrode and the substrate and between the bit line group and the substrate are charged, respectively, so that the substrate potential rises by a certain potential difference due to the capacitive coupling.
この場合、電源投入時の基板バイアス電圧制限レベル
V1を低く設定しているので、上記したような容量結合に
より基板電位が浮きがっても、通常動作時の基板バイア
ス電圧制限レベル（所定のリミット電位）V2を若干上回
る程度となり、この後は、本来の動作が行われて基板
（またはウェル）電位が所定の最適化された値に回復す
る。即ち、基板電位が所定のリミット電位V2を越えた時
点で基板バイアスレベル制限回路12により基板電位の検
知が行われて制限パルス信号出力LMTが“L"レベルにな
る。これにより、基板バイアス発生回路11の動作が再び
開始し、基板電位が再び徐々に低下し、所定のリミット
電位V2まで低下した時点で基板バイアスレベル制限回路
12により基板電位の検知が行われて“H"レベルの制限パ
ルス信号LMTが出力する。これにより、基板バイアス発
生回路11の動作が停止する。以後、このような動作を繰
り返す。In this case, the substrate bias voltage limit level at power-on
Since V1 is set low, even if the substrate potential floats due to the capacitive coupling as described above, the level slightly exceeds the substrate bias voltage limit level (predetermined limit potential) V2 during normal operation, and thereafter, The original operation is performed to restore the substrate (or well) potential to a predetermined optimized value. That is, when the substrate potential exceeds a predetermined limit potential V2, the substrate potential is detected by the substrate bias level limiting circuit 12, and the limit pulse signal output LMT becomes the "L" level. As a result, the operation of the substrate bias generation circuit 11 starts again, and when the substrate potential gradually decreases again and drops to the predetermined limit potential V2, the substrate bias level limiting circuit
The substrate potential is detected by 12 and the "H" level limiting pulse signal LMT is output. Thus, the operation of the substrate bias generation circuit 11 stops. Thereafter, such an operation is repeated.
なお、チップ動作の正常時には、Ｐウェルに基板バイ
アス発生回路11から接地電位Vssよりも低い最適化され
た負の基板電位が印加され、通常の動作時には、メモリ
セルアレイ15のキャパシタプレート電極やビット線には
正電位または接地電位が印加されるので、Ｐウェルとこ
れに形成されているＮチャネルMOSトランジスタのドレ
イン・ソース用のN+拡散層とのPN接合には逆バイアスが
印加される。Note that when the chip operation is normal, an optimized negative substrate potential lower than the ground potential Vss is applied to the P well from the substrate bias generation circuit 11, and during normal operation, the capacitor plate electrode and the bit line of the memory cell array 15 are Is applied with a positive potential or a ground potential, a reverse bias is applied to the PN junction between the P well and the N + diffusion layer for the drain and source of the N channel MOS transistor formed therein.
第３図は、前記基板バイアスレベル制限回路12の一具
体例を示しており、Vccは電源電位、Vssは接地電位、31
はCMOSインバータ、32はCMOSインバータ31の入力ノード
と基板電位との間に順方向の向きで直列に接続されたｎ
個のダイオード、33はCMOSインバータ31の出力側に接続
されたバッファ回路、34はCMOSインバータ31の出力ノー
ドとVss電位との間に接続されたＮチャネルMOSトランジ
スタである。このＮチャネルMOSトラジスタ34のゲート
に初回制限パルス検知回路13の検知信号Ｐが入力し、バ
ッファ回路33から制限パルス信号LMTが出力する。FIG. 3 shows a specific example of the substrate bias level limiting circuit 12, where Vcc is a power supply potential, Vss is a ground potential,
Is a CMOS inverter, 32 is an n connected in series in the forward direction between the input node of the CMOS inverter 31 and the substrate potential.
The diodes 33, 33 are buffer circuits connected to the output side of the CMOS inverter 31, and 34 is an N-channel MOS transistor connected between the output node of the CMOS inverter 31 and the Vss potential. The detection signal P of the first-time limit pulse detection circuit 13 is input to the gate of the N-channel MOS transistor 34, and the limit pulse signal LMT is output from the buffer circuit 33.
第３図の回路においては、ＮチャネルMOSトランジス
タ34のゲート入力の“H"レベル（電源投入時）／“L"レ
ベル（通常動作時）に応じてＮチャネルMOSトランジス
タ34がオン／オフ状態になり、CMOSインバータ31の回路
閾値が低く／高くなる。このCMOSインバータ31の回路閾
値が低い時には、基板電位が電源投入時の基板バイアス
電圧制限レベルV1より高い期間でCMOSインバータ31がオ
ンになってバッファ回路33の出力LMTが“L"レベルにな
る。逆に、CMOSインバータ31の回路閾値が高い時には、
基板電位が通常動作時の基板バイアス電圧制限レベルV2
より高い期間でCMOSインバータ31がオンになってバッフ
ァ回路33の出力LMTが“L"レベルになる。In the circuit shown in FIG. 3, the N-channel MOS transistor 34 is turned on / off according to the "H" level (at power-on) / "L" level (during normal operation) of the gate input of the N-channel MOS transistor 34. Therefore, the circuit threshold value of the CMOS inverter 31 becomes low / high. When the circuit threshold value of the CMOS inverter 31 is low, the CMOS inverter 31 is turned on during a period in which the substrate potential is higher than the substrate bias voltage limit level V1 when the power is turned on, and the output LMT of the buffer circuit 33 becomes “L” level. Conversely, when the circuit threshold of the CMOS inverter 31 is high,
Substrate bias voltage limit level V2 when substrate potential is normal operation
During a higher period, the CMOS inverter 31 is turned on, and the output LMT of the buffer circuit 33 becomes “L” level.
第４図は、基板バイアスレベル制限回路12の他の具体
例を示しており、Vccは電源電位、Vssは接地電位、41は
CMOSインバータ、42は上記CMOSインバータ41の入力ノー
ドと基板電位との間に順方向の向きで直列に接続された
（ｎ＋ｍ）個のダイオード、43は上記CMOSインバータ31
の入力ノードと上記（ｎ＋ｍ）個のダイオード42との間
に接続された第１のＮチャネルMOSトランジスタ、44は
上記CMOSインバータ41の入力ノードと基板電位との間に
順方向の向きで直列に接続されたｎ個のダイオード、45
はCMOSインバータ41の入力ノードと上記ｎ個のダイオー
ド44との間に接続された第２のＮチャネルMOSトランジ
スタ、46はCMOSインバータ41の出力側に接続されたバッ
ファ回路、47はインバータである。第１のＮチャネルMO
Sトランジスタ43のゲートには初回制限パルス検知回路1
3の検知信号Ｐが入力し、第２のＮチャネルMOSトランジ
スタ45のゲートには初回制限パルス検知回路13の検知信
号Ｐが上記インバータ47により反転された信号が入力
し、バッファ回路46から制限パルス信号LMTが出力す
る。FIG. 4 shows another specific example of the substrate bias level limiting circuit 12, where Vcc is the power supply potential, Vss is the ground potential, and 41 is
The CMOS inverter 42 is composed of (n + m) diodes connected in series in the forward direction between the input node of the CMOS inverter 41 and the substrate potential, and 43 is the CMOS inverter 31
A first N-channel MOS transistor 44 connected between the input node of the CMOS inverter 41 and the (n + m) diodes 42 is connected in series in the forward direction between the input node of the CMOS inverter 41 and the substrate potential. N connected diodes, 45
Is a second N-channel MOS transistor connected between the input node of the CMOS inverter 41 and the n diodes 44, 46 is a buffer circuit connected to the output side of the CMOS inverter 41, and 47 is an inverter. First N-channel MO
The initial limit pulse detection circuit 1 is connected to the gate of the S transistor 43.
3, a signal obtained by inverting the detection signal P of the initial limit pulse detection circuit 13 by the inverter 47 is input to the gate of the second N-channel MOS transistor 45, and the limit pulse is input from the buffer circuit 46. The signal LMT is output.
第４図の回路においては、第１のＮチャネルMOSトラ
ンジスタ43のゲート入力が“H"レベル（電源投入時）の
時、第１のＮチャネルMOSトランジスタ43がオン／第２
のＮチャネルMOSトランジスタ45がオフ状態になり、CMO
Sインバータ41の入力ノードと基板電位との間に直列接
続された（ｎ＋ｍ）個のダイオード42が有効になり、基
板電位が電源投入時の基板バイアス電圧制限レベルV1よ
り高い期間でCMOSインバータ41がオンになってバッファ
回路46の出力が“L"レベルになる。逆に、第１のＮチャ
ネルMOSトランジスタ43のゲート入力が“L"レベル（通
常動作時）の時、第１のＮチャネルMOSトランジスタ43
がオフ／第２のＮチャネルMOSトランジスタ45がオン状
態になり、CMOSインバータ41の入力ノードと基板電位と
の間に直列接続されたｎ個のダイオード44が有効にな
り、基板電位が通常動作時の基板バイアス電圧制限レベ
ルV2より高い期間でCMOSインバータ41がオンになってバ
ッファ回路46の出力が“L"レベルになる。In the circuit of FIG. 4, when the gate input of the first N-channel MOS transistor 43 is at "H" level (when power is turned on), the first N-channel MOS transistor 43 is turned on / second.
N-channel MOS transistor 45 is turned off, and CMO
The (n + m) diodes 42 connected in series between the input node of the S inverter 41 and the substrate potential are enabled, and the CMOS inverter 41 operates during a period in which the substrate potential is higher than the substrate bias voltage limit level V1 at power-on. The signal is turned on, and the output of the buffer circuit 46 becomes “L” level. Conversely, when the gate input of the first N-channel MOS transistor 43 is at “L” level (during normal operation), the first N-channel MOS transistor 43
Is turned off, the second N-channel MOS transistor 45 is turned on, the n diodes 44 connected in series between the input node of the CMOS inverter 41 and the substrate potential become effective, and the substrate potential is set to the normal operation. During a period higher than the substrate bias voltage limit level V2, the CMOS inverter 41 is turned on, and the output of the buffer circuit 46 becomes the “L” level.
なお、基板バイアスレベル制限回路12の具体例は上記
第３図の回路、第４図の回路に限定されるものではな
い。The specific example of the substrate bias level limiting circuit 12 is not limited to the circuit shown in FIG. 3 and the circuit shown in FIG.
また、本発明の目的を達成するための構成は、第１図
のブロック構成に限定されるものではない。The configuration for achieving the object of the present invention is not limited to the block configuration shown in FIG.
また、上記実施例では、基板バイアス発生回路11の出
力電圧がＰウェルに印加される場合を示したが、Ｎチャ
ネルMOSトランジスタが形成されたＰ型基板に上記基板
バイアス発生回路11の出力電圧が印加される場合にも上
記実施例と同様に実施することが可能であることは言う
までもない。Further, in the above embodiment, the case where the output voltage of the substrate bias generation circuit 11 is applied to the P well, but the output voltage of the substrate bias generation circuit 11 is applied to the P-type substrate on which the N-channel MOS transistor is formed. Needless to say, it can be carried out in the same manner as in the above embodiment when the voltage is applied.
さらには、電源電圧よりも高い正電位を発生する基板
バイアス発生回路の出力電圧が印加されるＮ型基板上ま
たはＮウェル内にＰチャネルMOSトランジスタを形成し
た半導体集積回路においても、上記実施例に準じて実施
することにより上記実施例と同様な効果が得られる。こ
の場合には、電源投入時の基板バイアス電圧制限レベル
を通常動作時よりも高く設定しておけば、容量結合によ
り基板電位が低下しても、通常動作時の基板バイアス電
圧制限レベル（所定のリミット電位）を若干下回る程度
となり、この後は、基板（またはウェル）電位が所定の
最適化された値に回復することが可能になる。Further, in the above-described embodiment, a semiconductor integrated circuit in which a P-channel MOS transistor is formed on an N-type substrate or in an N well to which an output voltage of a substrate bias generation circuit that generates a positive potential higher than a power supply voltage is applied. The effect similar to that of the above-described embodiment can be obtained by carrying out according to the above. In this case, if the substrate bias voltage limit level at power-on is set higher than during normal operation, the substrate bias voltage limit level during normal operation (the predetermined Limit potential), after which the substrate (or well) potential can be restored to a predetermined optimized value.
［発明の効果］ 上述したように本発明の半導体集積回路によれば、電
源投入後に定電位が発生して集積回路内の所要部分に供
給された時に容量結合により基板電位が変動しても、基
板（またはウェル）電位を所定の最適化された値に回復
させることが可能になり、チップ動作の信頼性を損なう
ような不良の発生を防止でき、チップ動作の信頼性を向
上させることができる。[Effects of the Invention] As described above, according to the semiconductor integrated circuit of the present invention, even if the substrate potential fluctuates due to capacitive coupling when a constant potential is generated after power-on and supplied to a required portion in the integrated circuit, It is possible to recover the substrate (or well) potential to a predetermined optimized value, prevent the occurrence of defects that impair the reliability of chip operation, and improve the reliability of chip operation. .
第１図は本発明の一実施例に係るDRAMの一部を示すブロ
ック図、第２図は第１図のRAMの電源投入時の各部の動
作波形を示す図、第３図および第４図は第１図中の基板
バイアスレベル制限回路の相異なる具体例を示す回路
図、第５図は従来のDRAMにおけるパワーオンリセット制
御の動作を示す波形図、第６図はDRAMにおける寄生容量
を示す等価回路図である。 11……基板バイアス発生回路、12……基板バイアスレベ
ル制限回路、13……初回制限パルス検知回路、14……プ
レート電位・ビット線電位発生回路、15……メモリセル
アレイ。FIG. 1 is a block diagram showing a part of a DRAM according to an embodiment of the present invention, FIG. 2 is a diagram showing operation waveforms of respective parts when the power supply of the RAM in FIG. 1 is turned on, and FIGS. 1 is a circuit diagram showing a specific example of the substrate bias level limiting circuit shown in FIG. 1 which is different from that of FIG. 1, FIG. 5 is a waveform diagram showing power-on reset control operation in a conventional DRAM, and FIG. It is an equivalent circuit diagram. 11: substrate bias generating circuit, 12: substrate bias level limiting circuit, 13: initial limiting pulse detecting circuit, 14: plate potential / bit line potential generating circuit, 15: memory cell array.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−136556（ＪＰ，Ａ) 特開 昭62−150586（ＪＰ，Ａ) 特開 昭61−95561（ＪＰ，Ａ) ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-63-136556 (JP, A) JP-A-62-150586 (JP, A) JP-A-61-95561 (JP, A)
Claims (2)
号が第１の論理レベルのときに動作して集積回路チップ
に与えられる電源電圧とは別の基板バイアス電圧を発生
し、制限パルス信号が第２の論理レベルのときは基板バ
イアス電圧の発生動作を停止する基板バイアス発生回路
と、 通常動作時には第１の基板バイアス電圧制限レベルが設
定され、電源投入時には上記第１の基板バイアス電圧制
限レベルよりも低いレベルの第２の基板バイアス電圧制
限レベルが設定され、電源投入時には上記基板バイアス
発生回路が発生する基板バイアス電圧が上記第２の基板
バイアス電圧制限レベルより高いか低いかを検知して上
記制限パルス信号を発生し、電源投入後の通常動作時に
は上記基板バイアス発生回路が発生する基板バイアス電
圧が上記第１の基板バイアス電圧制限レベルより高いか
低いかを検知して上記制限パルス信号を発生する基板バ
イアスレベル制限回路 とを具備したことを特徴とする半導体集積回路。An operation is performed when a limiting pulse signal is at a first logic level to generate a substrate bias voltage different from a power supply voltage applied to an integrated circuit chip. A substrate bias generation circuit for stopping the generation operation of the substrate bias voltage when at the second logic level, a first substrate bias voltage restriction level is set during normal operation, and the first substrate bias voltage restriction level is set at power-on A second substrate bias voltage limit level lower than the second substrate bias voltage limit level is set, and when the power is turned on, it is detected whether the substrate bias voltage generated by the substrate bias generation circuit is higher or lower than the second substrate bias voltage limit level. During the normal operation after the power is turned on, the substrate bias voltage generated by the substrate bias generation circuit is equal to the first bias voltage. A substrate bias level limiting circuit for detecting whether the level is higher or lower than the substrate bias voltage limiting level and generating the limiting pulse signal.
号に応じて動作が制御され、集積回路チップに与えられ
る電源電圧とは別の基板バイアス電圧を発生する基板バ
イアス発生回路と、 第１の基板バイアス電圧制限レベルおよびこの第１の基
板バイアス電圧制限レベルよりも低いレベルの第２の基
板バイアス電圧制限レベルが設定され、上記基板バイア
ス発生回路が発生する基板バイアス電圧が上記第１もし
くは第２の基板バイアス電圧制限レベルより高いか低い
かを検知して上記制限パルス信号を発生する基板バイア
スレベル制限回路と、 上記基板バイアス発生回路で発生される基板バイアス電
圧が供給される基板に対してそれぞれ容量を介して接続
されたキャパシタプレート電極およびビット線群と、 上記基板バイアスレベル制限回路で上記基板バイアス発
生回路が発生する基板バイアス電圧が上記第２の基板バ
イアス電圧制限レベルまで低下したことが検知された後
に、上記キャパシタプレート電極およびビット線群に対
する初期のプリチャージを行うプレート電位・ビット線
電位発生回路 とを具備したことを特徴とする半導体集積回路。2. A substrate bias generation circuit for receiving a limit pulse signal, controlling operation in accordance with the limit pulse signal, and generating a substrate bias voltage different from a power supply voltage applied to an integrated circuit chip; A substrate bias voltage restriction level and a second substrate bias voltage restriction level lower than the first substrate bias voltage restriction level are set, and the substrate bias voltage generated by the substrate bias generation circuit is set to the first or second substrate bias voltage. A substrate bias level limiting circuit that detects whether the substrate bias voltage is higher or lower than the substrate bias voltage limiting level and generates the limiting pulse signal; and a substrate to which the substrate bias voltage generated by the substrate bias generating circuit is supplied. A capacitor plate electrode and a bit line group connected via a capacitor; After detecting that the substrate bias voltage generated by the substrate bias generation circuit has decreased to the second substrate bias voltage limit level, a plate potential and an initial precharge for the capacitor plate electrode and the bit line group are performed. And a bit line potential generating circuit.
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| JP1249079A JP2724218B2 (en) | 1989-09-27 | 1989-09-27 | Semiconductor integrated circuit |
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