JP3068189B2 - データシーケンスを迅速に処理するための方法及び装置 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明はデータシーケンスを迅速に処理するための方
法及び装置、より詳細には、画像を表わすデータシーケ
ンスをパイプラインパラレル処理するための方法及び装
置に関する。

発明の背景 画像を表わすデータシーケンスを処理するための多く
のシステムが開発されている。ここで画像改善システム
と呼ばれ数個のこれらシステムが画像を表わすデータ、
つまり、画像データを得るために提供されているが、こ
こでは画像は、生物学的標本の物理的特徴を表わす。一
例として、患者の内臓の画像を侵入することなく得るた
めの画像改善システム、例えば、核磁気共鳴デバイス、
超音波イメージングデバイス、CAT走査イメージングデ
バイス等が開発されている。これらデバイスは典型的に
は患者の機能組織、例えば、患者の心臓、肺等の画像を
提供するためにデータを取得し、処理するために使用さ
れる。これらのデバイスによって遂行される画像データ
の処理は、主に、結果としての画像の精度及び鮮明度を
確保するために行なわれる。

ここでは画像分析システムと呼ばれる他のシステムが
患者から取られた標本の画像データを得るために提供さ
れている。一例として、血液細胞、骨髄細胞、脳細胞等
を表わす画像データを得るためのデバイスが提供されて
いる。これらシステムは典型的には標本特性、例えば、
血液細胞の数を決定するために画像データを取得し、処
理するように設計されている。これらシステムによって
遂行される画像データの処理は主に画像データをその標
本がその特性を示すか否かを決定するるために分析する
ことにある。

前述の全てのイメージングシステムにおいて、典型的
には、画像を正確に表わすために多量のデータが要求さ
れる。また、取得された画像データから意味ある情報を
得るために、多数のデータ処理ステップが遂行されなけ
ればならない。これは、処理が画像改善システムの場合
に行なわれるように画像データを改善するために遂行さ
れる場合であっても、或は処理が画像分析システムの場
合に行なわれるように画像データを分析するために遂行
される場合であっても同様に真実である。

要求されるデータ処理動作が多数であるために、これ
らシステムの設計者はデータスループットが増加され、
従って、画像改善或は画像分析を遂行するために要求さ
れる時間が短縮されるように、画像データをパイプライ
ン化されたパラレル様式にて、つまり、連続的及び同時
的に処理すための回路を提供することを試みている。但
し、従来の技術によるパイプラインパラレル処理回路の
有効性は、従来の技術のメモリデバイスと処理回路との
間でデータを十分にルートできないという能力不足に起
因する制約を持つ。従って、パイプラインパラレル画像
処理回路のスループットを向上させるためのメモリデバ
イスと複数の処理回路の間でデータを効果的にルーティ
ングするための方法及び装置が要望される。

特に画像分析システムとの関連においては、しばし
ば、メモリ内に格納された画像データのセグメントが処
理できることが要求されるが、ここでこれらのセグメン
トは画像の一部分を表わす。さらに、画像の境界が明確
に定義されるような方法にて画像データを提供できるこ
とが要求される。このような方法にて画像データを提供
することは、画像データのより迅速な評価を可能にす
る。従ってメモリデバイスと複数の処理回路との間で画
像データをルーティングするための装置を提供すること
が要望されるが、ここでは、この装置は、格納された画
像データの任意の部分が選択でき、選択されたそれら画
像部分の境界が明確に定義できるように構成される。

発明の要約 本発明は、データシーケンスを格納するための複数の
メモリ回路を含むデータシーケンスを迅速しに処理する
ための装置を提供するが、ここで、これら複数のメモリ
回路の各々は一つのメモリ入力及びメモリ出力を持つ。
この装置はさらにデータシーケンスを処理するための複
数の処理回路を含むが、ここでこれら複数の処理回路の
各々は出力データシーケンスを提供するためのデータ出
力を含む。これら複数の処理回路の各々はさらに複数の
入力データシーケンスを受信するための第一のマルチプ
レクサ回路を含むが、ここで第一のマルチプレクサ回路
は第一の選択制御信号に応答してその対応する出力デー
タシーケンスを提供するために処理されるべき複数の入
力データシーケンスの少なくとも一つを選択する。複数
のコントローラ回路の各々と複数のメモリ回路と複数の
処理回路との間のデータ伝送を行なうために複数のメモ
リ回路の対応する一つが関連付けられる。これら複数の
コントローラ回路の各々は、複数の出力データシーケン
スを受信し、第二の選択制御信号に応答してこれら複数
のメモリ回路の対応する一つの中に格納されるべき複数
の出力データシーケンスの少なくとも一つを選択するた
めの第二のマルチプレクサ回路を含む。中央プロセッサ
はユーザによって提供された入力に応答して、複数のメ
モリ回路と複数のプロセッサ回路の間のデータシーケン
スの伝送を制御するための第一及び第二の選択制御信号
を提供する。

図面の簡単な説明 図１は本発明の画像取得及び処理システムを示す解説
のためのブロック図であり； 図２は図１に示される画像取得及び処理システム100
の画像プロセッサ112のより詳細な解説のためのブロッ
ク図であり； 図３は図２に示されるアドレスコントローラ202と画
素プロセッサ204の相互接続を図解するブロック図であ
り； 図４は図２に図解されるアドレスコントローラの解説
のためのブロック図であり； 図５は図２に示される画素プロセッサの解説のための
ブロック図であり； 図６は図５に示される画素プロセッサと共に使用され
るための新規の二項フィルタの解説のためのブロック図
であり； 図7A及び7Bは図５の画素プロセッサと共に使用される
ための新規の形態学的処理エンジンの解説のためのブロ
ック図であり； 図８は図５の画素プロセッサと共に使用されるための
新規のプログラム可能算術論理ユニットの解説のための
ダイアグラムであり；そして 図９は本発明と作用されるための特徴プロセッサの解
説のためのダイアグラムである。

発明の詳細な説明 図１には画像取得及び処理システム100が示される。
画像取得及び処理システム100は画像を表わすデータを
取得及び処理するために提供される。本発明の一つの現
時点において好ましいされる実施例においては、画像取
得及び処理システム100は子宮頸部スミア標本分析にお
いて使用されるための人体のチューブ状の細胞を表わす
画像データを取得及び分析できるように構成される。但
し、チューブ技術に熟練した者であれば、本発明は他の
タイプの画像分析を遂行するために容易に適応できるこ
とが認識できるものである。さらに、当業者において
は、本発明は物体の画像を提供するために画像データを
取得及び処理するために構成された画像改善システムに
おいても使用できることが認識できるものである。

画像取得及び処理システム100は画像化されるべき物
体の画像データを収集するための画像収集システム101
を含む。画像収集システム101は画像取得及び処理シス
テム100によって処理されるべき画像データを得るため
の光学システム103を含む。光学システム103は物体を照
射し、画像データを提供するためのデジタルカメラ及び
関連するオプティクスを含む。さらに、画像収集システ
ム101は画像化されるべき物体を位置決めするための物
体位置決めシステム102を含む。画像収集システム101は
また光学システムの焦点を制御するため、及び光学シス
テム103によって導入されるノイズを除去するために画
像信号を修正するための画像取得ボード106を含む。画
像取得ボード106はまた光学システム103から受信される
画像信号をデジタル化するように構成される。

一例として、画像収集システム101は顕微鏡がスライ
ド上に含まれる標本の画像を提供できるようにするため
にスライドを顕微鏡の対物レンズの下に位置決めするた
めの顕微鏡に結合された微動コントローラを含む。これ
らの画像はデジタルカメラに提供され、またストロボ閃
光によって照射されるが、全システムがデータプロセッ
サによって制御される。当業者においては、処理される
べき画像データを得るための他のデバイスを本発明の精
神から逸脱することなく画像収集システム101の代わり
に使用できることを認識できるものである。

本発明のこの現時点において好ましいとされるこの実
施例においては、画像収集システム101は光学システム1
03のカメラの視野画像を提供するように構成される。こ
のカメラは物体位置決めシステム102上に搭載されたス
ライドを走査するように構成され、各スライドに対して
15,000という多数の視野画像を提供する。画像取得及び
処理システム100は光学システム103によって提供された
視野画像の各々を取得及び処理するように構成される。

システムプロセッサ108が画像取得及び処理システム1
00を制御するためにメモリ110及びデータバス104に結合
される。画像収集システム101もまたシステムプロセッ
サに或はこれから制御及び状態情報を送信或は受信する
ためにデータバス104に結合される。図１に示されるよ
うに、システムプロセッサ108は他の複数の画像取得及
び処理システム或は他の複数のデータ処理デバイスとの
間のデータ伝送が可能となるようにデータプロセッサ
網、例えば、イーサネット、或は他の網に結合される。
メモリ110はシステムプロセッサ108によって使用される
ためのプログラムデータ及びインストラクンションを格
納できるように構成される。メモリ110はさらに画像取
得及び処理システム100によって取得された画像データ
或はこれら画像に関連する他のデータを格納できるよう
に構成される。

本発明の一つの現時点において好ましいとされる実施
例においては、光学システム103は視野画像データをア
レイのデータ語にて提供するように構成されるが、ここ
で個々のデータ語はカメラの一つの画素、或は要素と関
連する。さらに、本発明の一つの現時点において好まし
いとされる実施例によると、各データ語は、８ビット二
進データ語とされるが、ここで、データ語の二進値はそ
れと関連する画素上の光の強度に比例する。光学システ
ム103はさらに各視野画像に対するアレイの512x512画素
を表わすアレイの512x512データ語を提供するように構
成される。但し、当業者においては、本発明は同様にし
て各視野画像に対してこれ以上或は以下のデータを提供
するように構成された画像収集システムと共に使用でき
ることも理解できるものである。

複数の画像の実質的に同時的な処理を可能にするため
に、画像取得及び処理システム100は複数の実質的に同
一の画像プロセッサ112−１から112−10を含む。これら
複数の画像プロセッサ112は各々画像取得ボード106から
視野画像データを受信するために画像データバス114に
結合される。システムプロセッサ108はこれら複数の画
像プロセッサ112をデータバス104を通じて監視し、これ
ら視野画像をこれら画像プロセッサ間に割り当てる。個
々の画像プロセッサ112は、単一の視野画像を表わす画
像データを処理するように構成される。個々の画像プロ
セッサ112はさらに、後に詳細に説明されるように、一
つの視野画像が実質的にパラレルにパイプライン処理で
きるように構成される。これら複数の画像プロセッサ11
2−１から112−10はこれら視野画像をパラレルに処理
し、このために画像取得及び処理システム100は視野画
像データを実質的にパイプラインパラレル処理する能力
を持つ。

上に述べられたように、画像取得及び処理システム10
0はスライド上の物体の画像分析を提供できるように構
成される。この目的のために、これら複数の画像プロセ
ッサ112は画像取得ボード106によって提供された画像デ
ータに関する画像分析処理が遂行できるように構成され
る。一例として、本発明のこれら画像プロセッサは距離
変換動作、二進形態学的動作、グレイスケール形態学的
動作、二項フィルタリング動作、ヒストグラム動作、グ
レイレベル累積動作、ラン長符号化動作、画像しきい値
指定動作、算術動作、論理動作）及び影響帯分析動作が
遂行できるように構成される。但し、当業者において
は、画像プロセッサ112は、ここに説明される動作に加
えて、或はこれらの代わりに他の機能が遂行できるよう
に修正できることを理解できるものである。

図２の説明に入るが、各画像プロセッサ112は各々が
複数のアドレスコントローラ202−１から202−６の対応
する一つと関連する複数のメモリ回路200−１から200−
６を含む。メモリ回路200−３及び200−２は画像取得ボ
ード106によって提供される一つ或は複数の視野画像が
格納できるように構成される。上に説明されたように、
各画像プロセッサ112はメモリ回路200−１及び200−２
内に格納された視野画像を表わすデータを実質的にパラ
レルパイプライン処理できるように構成される。メモリ
回路200−１から200−６は処理の際に視野画像の様々な
中間形式を表わすデータを格納するために使用される。
一例として、メモリ回路200−３から200−６は視野画像
のグレイスケール表現、視野画像の距離変換表現等を格
納するために使用される。本発明の一つの現時点におい
て好ましいと見られる実施例においては、各メモリ回路
200は、少なくとも二つの８−ビットグレイスケール画
像、好ましくは、４つの画像が格納できるように構成さ
れる。

アドレスコントローラ202はメモリ回路200を接続網20
7を通じて複数の画素プロセッサ204−１か204−３及び
特徴プロセッサ206とインターフェースするために提供
される。接続網207はデータが任意のアドレスコントロ
ーラと任意の画素プロセッサとの間で転送できるように
アドレスコントローラ202と画素プロセッサ204を結合で
きるように構成される。さらに、接続網207はデータが
任意のアドレスコントローラから同時に個々の画素プロ
セッサ及び特徴プロセッサに伝送できるように構成され
る。一例として、画像プロセッサ112はデータがメモリ
回路200−３から画素プロセッサ204−１に伝送され、同
時に、データがメモリ回路200−３から画素プロセッサ2
04−２及び204−３に伝送されるように構成される。以
下に図３との関連で説明されるようにメモリ回路200と
画素プロセッサ204及び特徴プロセッサ206との間のデー
タ伝送の様々な他の組合わせが可能である。

図３の説明に入り、各アドレスコントローラ202−１
から202−６は各画素プロセッサ204及び特徴プロセッサ
206への独立した接続300−１から300−６を持つ出力を
持つ。従って、各アドレスコントローラ202はその対応
するメモリ回路200から任意の画素プロセッサ204或は、
特徴プロセッサ206にデータを提供することができる。
当業者においては、データが一つのアドレスコントロー
ラから任意の画素プロセッサ及び特徴プロセッサに同時
に提供でき、或は別の方法として、データが任意のアド
レスコントローラの組合わせから同時にこれら画素プロ
セッサに提供できることを理解できるものである。

加えて、各画素プロセッサ204−１から204−３は各ア
ドレスコントローラ202及び残りの画素プロセッサ204へ
の専用の接続302−１から302−３を持つ出力を含む。同
様にして、特徴プロセッサ206は各アドレスコントロー
ラ202への専用接続304を持つ出力を含む。従って、デー
タがアドレスコントローラ202を介して任意の画素プロ
セッサ204と任意のメモリ回路200との間で伝送できる。
同様にして、データが特徴プロセッサ206と任意のメモ
リ回路200との間でそれと関連するコントローラ202を介
して伝送できる。

図２に戻り、複数の画像プロセッサ112はまた特徴プ
ロセッサ206に結合された特徴メモリ回路208を含む。特
徴メモリ回路208は特徴プロセッサ206と画像プロセッサ
112のローカルバス210との間でデータを伝送するように
結合される。任意のメモリ回路200内にデータを格納す
るのに加えて、特徴プロセッサ206はさらに特徴メモリ2
08内にデータを格納できるように構成される。

これら複数の画像プロセッサ112はまた、アドレスコ
ントローラ202、画素プロセッサ204、及び特徴プロセッ
サ206の動作を制御するためにプロセッサバス211に結合
されたDSP/CPU（デジタル信号プロセッサ／中央処理装
置）212を含む。加えて、DSP/CPU212は特徴メモリ208か
らのデータにアクセスできるように構成される。DSP/CP
U212は特徴プロセッサ206からの処理されたデータを受
信し、またそれによって表わされる画像の特徴及び特性
を決定するために画像データを分析するために提供され
る。本発明の一つの現時点において好ましいとされる実
施例においては、DSP/CPU212は子宮頸部スミア標本の部
分の特徴の測定を表わすデータを受信するように構成さ
れる。DSP/CPU212及びシステムプロセッサ108はこの標
本の全体としての状態を決定するために協調して特徴測
定値の分析を行なう。

各画像プロセッサ112のローカルバス210はバスインタ
ーフェース214によって画像取得及び処理システム100の
データバス104に結合される。バスインターフェース214
はDSP/CPU212及びシステムプロセッサ108（図１）によ
ってDSP/CPU212からシステムプロセッサ108へのデータ
及びインストラクションの伝送のために制御される。加
えて、コントローラメモリ215がプログラムデータ及び
インストラクションをDSP/CPU212に提供するためにロー
カルバス210を介してDSP/CPU212に結合される。コント
ローラメモリ215はまたDSP/CPU212によって画像情報、
例えば、画素プロセッサ204及び特徴プロセッサ206から
受信される視野画像データ或は特徴測定値を格納するた
めに使用される。さらに、コントローラメモリ215は、D
SP/CPU212及びシステムプロセッサ108によって画像デー
タ及びデータ分析をDSP/CPU212とシステムプロセッサ10
8との間で伝送するための共有メモリとして使用され
る。

画像バスインターフェース216が画像取得ボード106か
ら画像データを受信するために画像バス114に結合され
る。画像データの画像プロセッサ112への実質的に連続
した伝送を可能にするために、二つのメモリ回路200−
１及び200−２がそれらの関連するアドレスコントロー
ラ202−１及び202−２と共に、視野画像データをそれら
が画素プロセッサ204及び特徴プロセッサ206によって処
理されているときに格納するための待ち行列として使用
される。この目的のために、画像取得ボード106から画
像プロセッサ112に伝送された視野画像データが画像バ
スインターフェース216を介してメモリ回路200−１或は
200−２の一つの中に格納される。アドレスコントロー
ラ202−１及び202−２が共通ノード217を介してメモリ
回路200−１及び200−２並びに画像バスインターフェー
ス216に結合される。画像バスインターフェース216は画
像データの画像取得ボード106から画像プロセッサ112の
メモリ回路200−１及び200−２への転送を制御するよう
に構成される。データバスインターフェース219がまた
共通ノードに画像データのローカルバス210及びバスイ
ンターフェース214を介してのデータバス104からメモリ
回路200−１及び200−２への伝送を制御するために結合
される。システムプロセッサ108はデータバスインター
フェース219をテスト画像、校正画像等を画像プロセッ
サ112に伝送するために、或はメモリ回路200−１及び20
0−２からメモリ110への画像データを保存するために使
用する。共通ノードを介しての情報の伝送を制御するた
めの技法は周知であり、ここで詳細に述べる必要はな
い。

動作において、システムプロセッサ108は視野画像を
画像プロセッサ112に伝送するが、これは画像取得ボー
ド106を視野データを画像データバス114上に置くように
制御し、そして適当な画像プロセッサ112の画像バスイ
ンターフェース216を視野画像データを画像データバス1
14からメモリ回路200−１或は220−２の一つに伝送する
ように制御することによって達成される。視野画像デー
タは全ての処理が完了するまでメモリ回路200−１或は2
00−２内に留まる。これは画像プロセッサが処理中の任
意の時点において元の視野画像データにアクセスするこ
とを可能にするが、これは時々必要となる機能である。
多数の視野画像が処理されなければならないような期間
においては、画像プロセッサ112がメモリ回路200−１内
に格納された画像が処理され、第二の画像がその後の処
理のためにメモリ回路200−２に伝送され、ここに格納
されるように構成される。従って、メモリ回路200−１
及び200−２は、画像プロセッサ112による処理の最中に
視野画像を格納するために使用されるのに加えて、その
後の処理のために追加の視野画像を格納するための待ち
行列としても使用される。

本発明の特に新規の特徴は、各メモリ回路200がパラ
レルに結合され、各々が８−ビットデータ語の単一ビッ
トを受信するように構成された８個のメモリ回路を含む
ことである。アドレスコントローラ202は各メモリ回路2
00に８−ビット書込み制御語を提供するように構成され
るが、ここで、これら８ビットの対応する一つがこれら
８個の個別の１−ビットメモリ回路の一つと関連する。
このようにして、メモリ回路200は、メモリ空間を浪費
することなく、複数の８−ビット、グレイスケールデー
タ語を含む画像データを格納するために使用され、或は
８つの二進画像に関係する８ビットを格納するために使
用される。当業者においては、上に説明のメモリ回路20
0は、全部で８ビットとなる一つ或は複数の画像と関連
する一つの画像を格納するように構成できることを認識
できるものである。

上に説明されたように、本発明の一つの特に新規の特
徴は、アドレスコントローラ202が画素プロセッサ204及
び特徴プロセッサ206によって処理されるべき画像デー
タの一部分を選択できる能力にある。画像データの一部
分の選択は、画素プロセッサ及び特徴プロセッサが画像
データの要求される部分に関してのみ動作を遂行し、こ
れによってデータ処理時間を節約することを可能にす
る。さらに、アドレスコントローラ202はまたメモリ回
路200から画素プロセッサ204及び特徴プロセッサ206に
伝送された一つの画像或は画像の一部分の境界を識別す
るための情報が提供できるように構成される。一つの画
像或は画像の一部分に境界情報を加えることは、その画
像或は画像の一部分のフィルタリング及び距離変換動作
を助けるために必要である。

図４には、アドレスコントローラ202のより詳細な解
説のためのダイアグラムが提供される。図４には一つの
アドレスコントローラ202が図解されるが、当業者にお
いては、図２に示されるアドレスコントローラ202−１
及び202−６の各々は、図４に解説されるアドレスコン
トローラ202と類似に動作することは明らかである。

画像部分を提供するために、アドレスコントローラ20
2はDSP/CPU212（図２）からデータ及びインストラクシ
ョンを受信するように結合された制御回路400を含む。
制御回路400はＸアドレスカウンタ402及びＹアドレスカ
ウンタ404にこれにアドレスデータ及びタイミング信号
を提供できるように結合される。Ｘアドレスカウンタ40
2及びＹアドレスカウンタ404はＸ及びＹアドレスをメモ
リ回路200に提供するように構成されるが、これとアド
レスコントローラ202がメモリ回路からアドレスコント
ローラ202に伝送されるべきデータが選択できるように
関連付けられる。このＸ及びＹアドレスカウンタ402及
び404は、各々、所定の開始アドレスにプログラムする
ことができ、また、カウントアップ或はダウンする能力
を持つ。従って、Ｘ及びＹアドレスカウンタ402及び404
に適当な開始アドレスを提供し、アドレスカウンタを増
分或は減分することによって、アドレスコントローラは
それと関連するメモリ200内に格納された画像の一部分
を左から右へ或は上から下へと選択するようにプログラ
ムすることができる。さらに、Ｘ及びＹアドレスカウン
タ402及び404は、画像データの増分部分がアドレスコン
トローラ202の出力として提供できるように所定の増分
にてカウントするように構成される。Ｘ及びＹアドレス
カウンタ402及び404はまたそのアドレスの画像データが
反復されるようにあるアドレスを反復できるように構成
される。画像の増分部分を提供することは、画像の詳細
がプロセスの結果を累積するために必要でない場合に処
理時間を節約するために有効である。ある画像のデータ
を反復することは、拡張されたサイクル時間を持つプロ
セス、例えば、ヒストグラム動作に対して有効である。

アドレスコントローラ202はまたメモリ回路200によっ
て提供された画像データによって表わされる画像、或は
画像部分の回りの所定の境界が提供できるように構成さ
れる。この目的のために、Ｘ及びＹアドレスカウンタ40
2及び404によって選択されたデータはメモリ回路200か
らマルチプレクサ408にラッチ406を介して提供される。
マルチプレクサ408は遅延カウンタ410及び延長カウンタ
412によってアドレスコントローラのデータ出力として
格納された画像データをラッチ406を介して選択する
か、或は境界レジスタ414から所定の境界データを選択
できるように構成される。遅延カウンタ410及び延長カ
ウンタ412は、境界データがマルチプレクサ408の出力と
して提供されているときアドレスカウンタが不能にされ
るように、それぞれ、Ｘ及びＹアドレスカウンタ402及
び404に結合される。

境界レジスタ414は画像或は画像部分の要求される境
界条件を表わすデータを格納するために提供される。遅
延カウンタ410及び延長カウンタ412はアドレスコントロ
ーラ202によって提供される画像或は画像部分の回りに
どれだけの境界が提供されるかを決定するために提供さ
れる。具体的には、遅延カウンタ410は画像データによ
って表わされる画像、或は画像部分の前に、及び、実際
問題として、後に提供される境界の量を決定し、一方、
延長カウンタは画像データによって表される画像、或は
画像部分の個々のラインの前及び後に提供される境界の
量を決定する。延長カウンタ410はまたＸ及びＹアドレ
スカウンタ402及び404が適当な時間においてあるプロセ
スの結果を格納するためにアドレスを提供することを開
始するようにこれらを遅延するために使用される。

動作において、遅延カウンタ410及び延長カウンタ412
は制御回路400によってマージン値を持つようにプログ
ラムされる。遅延カウンタはマルチプレクサ408をその
出力として境界レジスタ414からの出力をそのプログラ
ムされた境界データによって指定された境界の量を生成
するために要求されるクロックサイクル数だけ提供する
ように制御する。その後、マルチプレクサ408はラッチ4
06からの画像データのラインを提供するように制御され
る。画像データの個々のラインが提供された後に、延長
カウンタ412はマルチプレクサ408を境界レジスタ414か
らの境界データをアドレスコントローラ出力として延長
カウンタ412内にプログラムされたマージン値によって
指定される境界の量を提供できるように選択されたクロ
ックサイクル数だけ提供するように制御する。このよう
にして、メモリ回路200によって提供される一つの画
像、或は画像部分を表わすデータは、一つの境界を含む
が、ここでこの境界の値は境界レジスタ414内に格納さ
れた境界値によって指定され、またこの境界の量は遅延
カウンタ410及び延長カウンタ412内に格納されたマージ
ン値によって決定される。当業者においては、アドレス
カウンタ402及び404がある画像部分が遅延カウンタ41
0、延長カウンタ412、及び境界レジスタ414によって提
供される境界を含めて或はこれ無しに提供されるように
プログラムできることは明白である。

上に述べたように、アドレスコントローラ202はまた
複数の画素プロセッサ204及び特徴プロセッサ206をそれ
とそのアドレスコントローラ202が関連するメモリ回路2
00に結合できるように構成される。従って、マルチプレ
クサ416及びラッチ418が画素プロセッサ204−１から204
−３（図３）の複数の専用の接続302−１から302−２及
び特徴プロセッサ206の専用の接続304に結合される。マ
ルチプレクサ416は制御回路400によって画素プロセッサ
204の一つ、或は特徴プロセッサ206からの入力を選択す
るように制御される。

アドレスコントローラ202によって提供された一つの
画像、或は一つの画像の一部分（画像部分）を表わすデ
ータに対する境界情報を提供するために協力することに
加えて、境界レジスタ414はまた比較器422と協力してそ
のアドレスコントローラ202と関連するメモリ回路200に
対する一意のテスト配列を提供する。マルチプレクサ42
0がメモリ回路200への入力としてマルチプレクサ416或
は境界レジスタ414によって提供されるデータのいずれ
かを選択できるように提供される。そのアドレスコント
ローラ202と関連するメモリ200をテストするために、境
界レジスタ414は制御回路400によってあるテストシーケ
ンスを持つようにプログラムされる。マルチプレクサ42
0は境界レジスタ414からのテストシーケンスを入力とし
てメモリ回路200に提供するように制御される。境界レ
ジスタ414内に格納されたテストシーケンスが１及び０
の一意に並べられたパターンがメモリ回路200内に格納
されるように選択される。その後、データがメモリ回路
からラッチ406を通じて読み出され、比較器422内におい
て境界レジスタ414内のテストシーケンスと比較され
る。メモリ回路200から読み出されたパターンが境界レ
ジスタ414によって生成されたテストシーケンスと同一
でない場合は、比較器422はメモリ回路200内にエラーを
示す。

アドレスコントローラ202を構成する要素は、図４に
示されるように、当業者においては簡単に入手できる任
意の数の市販のデバイスから成る。本発明のこの現時点
において好ましいと考えられる実施例においては、アド
レスコントローラ202は図４との関連で説明される機能
を遂行するように設計されたアプリケーションスペシフ
ィック集積回路から構成される。但し、他のデバイス、
例えば、個別のデバイスをこの替わりに使用することも
容易に可能である。

図２に再び戻り、複数の画素プロセッサ204は画像プ
ロセッサ112に提供された画像データに関してパラレル
パイプラインデータ処理機能が遂行できるように構成さ
れる。具体的には、これらの画素プロセッサ204は距離
変動動作、二進形態学的処理動作、グレイスケール形態
学的処理動作、二項フィルタリング動作、算術動作、論
理動作、しきい値処理動作、影響帯分析が、各々実質的
にパイプライン形式にて遂行できるように構成される。
画素プロセッサ204はDSP/CPU212によって上に示された
任意の機能を遂行するようにプログラムすることができ
る。図５には画素プロセッサ204−１のより詳細な説明
のためのダイアグラムが提供される。図４内のアドレス
コントローラとの関連で上に説明されたように、当業者
においては、図５には一つの画素プロセッサ204−１の
みが示されるが、画素プロセッサ204−２及び204−３の
各々は、図５に示される画素プロセッサ204と実質的に
類似するように構成されることが理解できるものであ
る。

画素プロセッサ204はDSP/CPU212から受信された入力
制御及びデータ信号に応答して画素プロセッサ204を構
成し、この動作を制御するための制御回路500を含む。
制御回路500は制御及びデータ信号を制御データバス502
を介して画素プロセッサ204に提供する。マルチプレク
サ504は制御回路500から受信された制御及びデータ信号
に応答して、図３との関連で上に説明されたように、画
素プロセッサ入力として、アドレスコントローラ202−
１から202−６の任意の一つの専用接続300−１から300
−６の一つから画像データを選択する。同様にして、マ
ルチプレクサ504は残りの画素プロセッサ204−２或は20
4−３のいずれかからの専用接続302−２及び302−３か
らのデータを選択することができる。

マルチプレクサ504は経路Ａ及び経路Ｂとして示され
る同時的な実質的に類似するデータ経路にデータを提供
できるように構成される。具体的には、マルチプレクサ
504は制御回路500からの制御信号に応答して、経路Ａに
提供するためにその入力の任意の一つを選択し、同時に
経路Ｂに提供するためにその入力の任意の一つを選択す
る。一例として、マルチプレクサ504は専用接続300−２
上に受信されたメモリ回路200−２からの画像データを
経路Ａに提供し、同時に、専用接続302−２上に受信さ
れた画素プロセッサ204からの処理されたデータを経路
Ｂに提供するように制御される。もう一例として、マル
チプレクサ504はメモリ回路200−２から受信されたデー
タを経路Ａ及び経路Ｂに同時的に提供するように制御す
ることもできる。

経路Ａ及び経路Ｂは各々画像データのパラレル処理の
ために提供される。画像データに経路Ａの要素によって
提供できるデータ処理は、経路Ｂの要素によって画像デ
ータに提供できるデータ処理と同一であるために、以下
の詳細な説明においては、経路Ａについてのみ説明され
る。但し、当業者においては、経路Ｂの構成及び動作
は、経路Ａとの関連で以下に説明されるものと同一であ
ることが明らかとなるものである。さらに、ここには二
つの経路のみが示されるが、必要であれば、より多くの
経路を簡単に提供できることが明らかになるものであ
る。

マルチプレクサ504によって選択され、経路Ａに提供
される画像データはシフトレジスタ506内に受信され
る。シフトレジスタ506は画素データ語を受信し、その
画素データを構成するビットの選択されたグループが選
択できるようにこれをシフトするように構成される。画
素のこれらのグループは次にマスクレジスタ512内にお
いてマスキングビットと結合される。結果としてのデー
タが次にマルチプレクサ514によって経路Ａからの出力
として選択される。上に説明のデータ処理は、メモリ内
に格納された多重ビットデータ語から二進マスクの適当
なビットを選択し、ある画像を処理に先だってグレイシ
ェードにてマスキングするために有効である。

別の方法においては、ANDゲート510からのマスクされ
た或はマスクされてないデータがしきい値検出器518に
提供される。所定の値がしいき値検出器の出力として、
マスクされた或はマスクされてない画像データが制御回
路500を介してDSP/CPU212によって提供されたしきい値
よりも高い或は低い場合に提供される。しきい値検出器
518からの出力はマルチプレクサ514を介して経路Ａから
の出力として選択される。上に説明のようなしきい値検
出器518の使用は多くの動作に対して有効である。経路
Ａ及び経路Ｂからの出力は複数のマルチプレクサ520−5
26に提供される。これらマルチプレクサ520−526はそれ
らの出力を対応する複数の処理回路528−534に提供でき
るように構成される。こうして、経路Ａ或は経路Ｂから
の出力がマルチプレクサ520−526を介して入力としてい
ずれかの処理ブロック528−534に提供される。

処理回路528−534は、各々、それらの入力に関して独
自のデータ処理機能を遂行し、それらの出力をマルチプ
レクサ536及び540に提供するように構成される。パスス
ルー処理回路528は単にマルチプレクサ520からの出力を
マルチプレクサ536−540に結合するように構成される。
遅延処理回路530はマルチプレクサ514とマルチプレクサ
536及び540の出力の間に遅延を提供するように構成され
る。パススルー処理回路528及び遅延処理回路530は当業
者においては容易に構成できるものである。

図６は画素プロセッサ204のフィルタ処理ブロック532
として使用されるための二項フィルタの解説のためのブ
ロックダイアグラムである。この二項フィルタは複数の
フィルタリングブロック600を含むが、ここで、各フィ
ルタブロックは、二項形状フィルタを生成し、これを適
用できるように構成される。一例として、各フィルタブ
ロック600はシリーズのデータ入力を受信し、その出力
としてシリーズのデータ語を提供するように構成される
が、ここで、各データ語はその入力シーケンスの選択さ
れた部分の総和を表わす。一例として、フィルタリング
ブロックへの入力がデータ語のシーケンス、X₀、X₁、
X₂、X₃、...X_Nである場合、このフィルタリングブロッ
クはその出力としてシリーズのデータビットを提供する
ように構成され、ここで、個々のデータビットはX₀＋2X
₁＋X₂に等しい。

より具体的には、フィルタリングブロック600−１及
び600−２は二つの遅延回路602及び一つの処理ブロック
604を持つように構成される。当業者においては周知の
ように、遅延回路602は１クロックフェーズの間に入る
データが単一クロックパルスだけ遅延されてその出力に
送られるようにクロックパルス遅延が提供されるように
構成される。マルチプレクサ606が二つの遅延或は一つ
の遅延のいずれかを持つデータがその入力として処理ブ
ロックに送られるようにするために提供される。同様に
して、フィルタリングブロック600−３から600−７は、
各々、ブロック600−３によってより詳細に図解される
ように、４遅延フィルタを実現するように構成される。
処理ブロック604は図６に示されるような機能を実現す
るように選択される。つまり、この処理ブロックの出力
がいずれかの入力、いずれかの入力の最大、いずれかの
入力の最小、或は両方の入力の総和に等しくなるように
構成される。

当業者においては、総和機能が選択された場合、フィ
ルタリングブロック600は二項フィルタを提供するよう
に構成されることが理解できるものであるが、ここで、
このフィルタの係数は、マルチプレクサ606によって選
択される信号によって決定される。最大或は最小機能が
処理ブロック604によって実現される場合は、フィルタ
リングブロック600はグレイ−レベル形態学的動作を提
供するように構成され、ここで、比較されるべき画素は
マルチプレクサ606によって選択された信号によって決
定される。こうして、フィルタリング処理ブロック532
が隣接する画素に関する動作を遂行するために提供され
るが、これは、動作されるべき様々な画素が選択される
ように構成可能である。こうして、図６に図解されるフ
ィルタ処理ブロック532は、DSP/CPU212によって制御回
路500を介して、様々な段及び構成の二項フィルタ或は
グレイスケール形態学的フィルタを実現するようにプロ
グラムされる。画像データの二項フィルタリング及びグ
レイスケール形態学的フィルタリングは、両方とも、対
象となる画素への隣接する及び隣接しない付近の画素の
値の影響を決定するために必要となるものである。

図7A及び7Bは変換処理ブロック534のより詳細な解説
のためのブロックダイアグラムである。図7Aの説明に入
るが、変換処理ブロック534は、複数の動作サブブロッ
ク700を含み、これらの各々は、前の段からのデータを
格納するためのレジスタ701（図7B）、及び事前にロー
ドされた定数を格納するためのレジスタ703を含む。各
動作ブロック700はさらにレジスタ701と703の内容を加
算するための加算器705を含む。機能ブロック706がその
入力の最小をその出力として選択する動作、その入力の
最大をその出力として選択する動作、或はその入力の一
つをその出力としてパスする動作を含む様々な機能を実
現するために挿入される。図７に戻り、これら複数の動
作ブロックは画像データを受信するために直列に結合さ
れる。メモリ回路536は距離変動動作を遂行するときに
変換処理ブロック534によって使用されるための画像デ
ータのラインを格納するように構成される。

フィルタ処理ブロック532と同様に、変換処理ブロッ
ク534は付近の画素に関する動作を遂行できるように構
成される。より具体的には、変換処理ブロック534は、
二進或はグレイスケール形態学的動作及び距離変換動作
を実現するように構成される。

本発明の一つの特に新規な特徴は、画素プロセッサ20
4のフィルタ処理ブロック532と変換処理ブロック534が
メモリ回路200及びアドレスコントローラ202と協力して
画素データをパイプライン形式にて実質的に二次元処理
することを可能にする能力にある。上に説明されたよう
に、アドレスコントローラ202はある画像、或はある画
像の一部分（画像部分）の画素を表わすデータがメモリ
回路から画素プロセッサに、左から右、右から左、下か
ら上、或は上から下に提供できるように構成される。あ
る画像の二次元処理を遂行するために、その画像が画素
プロセッサに二つの経路で提供される。つまり、最初
は、その画像が第一のシーケンスにて、例えば、左から
右及び上から下へと向かって提供され、次の時間には、
その画像が第二のシーケンスにて、例えば、上から下及
び右から左へと向かって順に提供される。このようにし
て、フィルタ処理ブロック532及び変換処理ブロック534
はある二次元画像内に含まれる画素の全ての近隣、つま
り、両方の次元内の隣接する及び隣接しない全ての隣接
画素に関してそれらの意図された動作が遂行できるよう
に構成される。

当業者においては、本発明は、画素プロセッサを通じ
ての経路の数を増加させ、アドレスコントローラをメモ
リ回路200への三次元アクセスが可能なように再構成す
ることによって、三つ或はそれ以上の次元を持つ画像が
処理できるように簡単に拡張できることが容易に理解で
きるものである。

図８において、画素プロセッサ204の算術論理ユニッ
ト542（図５）はマルチプレクサ536からＡ入力を受信
し、マルチプレクサ540からＢ入力を受信するように結
合された算術ユニット800を含む。算術ユニット800は入
力に関する標準の算術動作、例えば、定数を加える動
作、二つの入力の加算動作、二つの入力の減算動作等が
遂行できるように構成される。

算術論理ユニット542はまたそれぞれマルチプレクサ5
36及び540からのＡ及びＢ入力に関する論理動作が遂行
できるようにレジスタ804に結合されたマルチプレクサ8
02を含む。より具体的には、マルチプレクサ802はレジ
スタ804からの出力の１ビットをその出力としてその入
力上に受信された制御情報に応答して選択するように構
成される。マルチプレクサ802への制御入力は算術論理
ユニットへのＡ及びＢ入力、つまり、マルチプレクサ53
6及び540（図５）からの出力に結合される。こうして、
レジスタ804内に格納されたデータ語を選択することに
よって、マルチプレクサ802はその制御入力の所で算術
論理ユニットへのＡ及びＢ入力から受信されたデータの
様々な組合わせに応答して所定の算術論理機能を提供す
るために使用できる。マルチプレクサ806は算術論理ユ
ニット542の出力が選択できるように提供される。

上に述べたように、メモリ回路200は、各々、複数の
８−ビット、グレイスケールデータ語を格納する能力を
持ち、或は８個の別個の二進画像と関連する８個の二進
ビットを格納するために使用される。バレルシフトレジ
スタ810は、二進画像の単一ビットをこの単一ビットメ
モリ回路の選択された一つの中に格納するために正しい
８−ビットデータ語ビット位置に位置決めするために使
用される。バレルシフトレジスタ810は、従って、二進
データを格納される前に正しいビット位置に位置決めす
るために使用される。

図９には、特徴プロセッサ206のより詳細な解説のた
めのダイアグラムが提供される。特徴プロセッサ206は
特徴処理ブロック206の制御を助けるためにDSP/CPU212
からのアドレス、制御、及びデータを受信するように構
成された制御回路902を含む。入力マルチプレクサ904は
それぞれアドレスコントローラ202−３から202−６を介
してメモリ回路200−３から200−６からの特徴プロセッ
サへの入力を受信するように構成される。シフト及びし
きい値回路906は画素プロセッサ204との関連で上に説明
されたように、しきい値或はシフト動作を遂行するよう
に構成される。パターンレジスタ908は、上に境界レジ
スタ414及びメモリ回路200との関連で説明されたのと類
似する方法にて、特徴メモリ208をテストするためのテ
スト特徴パターンとして所定のパターンを持つデータが
生成できるように構成される。但し、特徴メモリ208の
テストに関しては、DSP/CPU212が特徴メモリから読み出
されるパターンの精度の検証を行う。ROIカウンタ910
は、アドレスコントローラ202のＸ及びＹアドレスカウ
ンタ402及び404と類似する方法にて関心のある領域を識
別することを可能にするために提供される。アキュムレ
ータ912が当業者において周知の標準の算術動作を遂行
するために提供される。特徴メモリインターフェース91
4及び画像メモリインターフェース916がそれぞれ特徴プ
ロセッサと特徴メモリ208及びメモリ回路200−３から20
0−６をインターフェースするために提供される。

当業者において、上に説明の特徴プロセッサは、DSP/
CPU212によって、テーブル検索動作、ヒストグラム及び
条件付きヒストグラム動作、グレイ−レベル及び条件付
きアキュムレータ動作、並びにラン長符号化動作などの
機能を遂行するようにプログラム可能であることを理解
できるものである。

条件付きヒストグラム動作を除いて、上に挙げた動作
は当分野において周知であり、従って、ここでは詳細に
説明する必要はない。但し、条件付きヒストグラム動作
は、複数のヒストグラム動作を同時に遂行するための新
規の動作である。上に説明の特徴プロセッサによって遂
行される条件付きヒストグラム動作によると、ある画像
が最初に指定される複数の領域に分割される。一例とし
て、ある画像が各オブジェクトと背景が別個の領域とし
て識別されるようにオブジェクトごとに分割される。そ
の後、本発明の条件付きヒストグラム動作に従って、ヒ
ストグラム動作がこの画像に関して各領域に対して別個
のヒストグラム動作が遂行されるような方法にて遂行さ
れる。こうして、上の例においては、各オブジェクトと
背景に関してヒストグラム動作が遂行される。

本発明の数個の現時点において好ましいと考えられる
実施例がここに詳細に説明されたが、当業者において
は、多くの修正及び変形が本発明の真の範囲及び精神か
ら逸脱することなく提供できることは明白である。従っ
て、本発明は、付録の請求の範囲によってのみ限定され
るものである。

フロントページの続き (72)発明者 ブダク，ポール ヴィ. アメリカ合衆国．98053 ワシントン, レッドモンド，ノースイースト セカン ド ストリート 22421 (72)発明者 シュミット，ロバート シー. アメリカ合衆国．98052 ワシントン, レッドモンド，ワンハンドレッドシック スティファースト プレイス ノースイ ースト 10014 (72)発明者 リー，シー−ヨン ジェームズ アメリカ合衆国．98006 ワシントン, ベレヴュー，サウスイースト フォーテ ィシックスス ストリート 14116 (56)参考文献 特開 昭61−275978（ＪＰ，Ａ)

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】データシーケンスを迅速に処理するための
   装置であって、該装置は、 データシーケンスを格納するための複数のメモリ回路
   （200）を含み、各々の該複数のメモリ回路（200）はメ
   モリ入力及びメモリ出力を含み、該装置はさらに、 データシーケンスを処理するための複数の画素プロセッ
   サ（204）を含み、各々の該複数の画素プロセッサは、
   出力データシーケンスを提供するためのデータ出力を持
   ち、該装置がさらに、 複数のコントローラ回路（202）を含み、各々の該複数
   のコントローラ回路はデータシーケンス（302）を該複
   数のメモリ回路（200）と該複数のコントローラ回路（2
   02）との間で伝送するために該複数のメモリ回路（20
   0）の対応する一つと関連しており、 各々の該複数の画素プロセッサ（204）は、複数の入力
   データシーケンス（300−1,・・・,300−６、302−２、
   302−４）を受信するための第一のマルチプレクサ回路
   （504）を含み、該第一のマルチプレクサ回路は、出力
   データシーケンスを提供するために処理されるべき複数
   の入力データシーケンスの少なくとも一つを第一の選択
   制御信号（502）に応答して選択しており、 そして各々の該複数のコントローラ（202）は、複数の
   出力データシーケンスを受信するための、かつ該複数の
   メモリ回路（200）の対応する一つへ格納するために複
   数の出力データシーケンスの少なくとも一つを第二の選
   択制御信号に応答して選択するための第二のマルチプレ
   クサ回路（416）を含み、該装置がさらに、 ユーザによって提供された入力に応答して、該複数のメ
   モリ回路（200）と該複数のコントローラ回路（202）と
   の間のデータシーケンスの伝送を制御するために該第一
   の選択制御信号を提供するための第一の制御回路（50
   0）及び該第二の選択制御信号を提供するための第二の
   制御回路（400）を含むことを特徴とする装置。
2. 【請求項２】各々の該複数のメモリ回路（200）が該複
   数のコントローラ回路（202）の各々からのＸ及びＹア
   ドレスに応答してデータシーケンス（302）を格納及び
   再呼出しし、該複数のコントローラ回路（202）の各々
   がさらに、 該Ｘ及びＹアドレスを該複数のメモリ回路（200）に提
   供するための第一及び第二のアドレスカウンタ（402、4
   04）を含み、該第一及び第二のアドレスカウンタが該第
   二の制御回路（400）から受信されたレジスタ制御信号
   に応答して該Ｘ及びＹアドレスを増加及び減少順に提供
   に、該第一及び第二のアドレスカウンタが該第二の制御
   回路（400）から受信されるプログラムアドレスに応答
   してプログラム可能であり、 該第一及び第二のアドレスカウンタが該Ｘ及びＹアドレ
   スを連続的に提供し、または該第一及び第二のアドレス
   カウンタが該Ｘ及びＹアドレスが一定の係数だけ増加及
   び減少するような態様にて該Ｘ及びＹアドレスを提供す
   るよう該第二の制御回路（400）が該レジスタ制御信号
   を提供するように構成されることを特徴とする請求項１
   に記載の装置。
3. 【請求項３】さらに、特徴プロセッサ（206）と、該特
   徴プロセッサからのデータを受信及び格納するための特
   徴メモリ回路（208）とを含み、該特徴メモリ回路がさ
   らに該特徴プロセッサに出力を提供するように構成さ
   れ、データシーケンス（302）が該複数のメモリ回路（2
   00）から中央処理手段（212）に該特徴プロセッサ（20
   6）及び該特徴メモリ回路（208）を介して伝送され得る
   ことを特徴とする請求項１に記載の装置。
4. 【請求項４】該複数の画素プロセッサ（204）の一つが
   さらに第一及び第二の制御入力部及び複数のデータ入力
   部を含むマルチプレクサ回路（806）を含み、該マルチ
   プレクサ回路が該第一及び第二の制御入力部に存在する
   データに応答して該複数のデータ入力部からの入力の１
   つを該マルチプレクサ回路の出力として提供し、該マル
   チプレクサ回路は該第一及び第二の制御入力部に各々に
   て第一及び第二のデータ入力（Ａ、Ｂ）を受信し、また
   該複数のデータ入力部にて一つのデータ語を受信するよ
   うに構成されており、該マルチプレクサ回路の出力部に
   提供されるデータは該第一及び第二のデータ入力の算術
   論理関数の各値であり、またこの算術論理関数が該デー
   タ語の値によって決定されることを特徴とする請求項１
   に記載の装置。
5. 【請求項５】該複数のコントローラ（202）の各々が、 データシーケンス（302）に加えられるべき境界データ
   を提供するための境界シフトレジスタ手段（414）を含
   み、該境界シフトレジスタ手段が該第二の制御回路（40
   0）によってプログラム可能であり、該境界データが該
   第二の制御回路（400）によって決定され、該境界シフ
   トレジスタ手段が該第二の制御回路（400）から受信さ
   れた制御信号に応答して該境界データをデータシーケン
   スと結合することを特徴とする請求項１に記載の装置。
6. 【請求項６】該境界シフトレジスタ手段がさらにデータ
   シーケンス（302）、及び該境界データを受信するよう
   に構成されたマルチプレクサ回路（420）を含み、該マ
   ルチプレクサ回路（420）が該制御信号に応答して該境
   界データ或はデータシーケンスのいずれかをその出力と
   して提供することを特徴とする請求項５に記載の装置。
7. 【請求項７】各々の該複数の画素プロセッサ（204）
   が、 複数のビットデータ語の任意のデジットを所定のビット
   位置に伝送するシフト動作を遂行するようにプログラム
   可能な第一及び第二のデータ経路（Ａ、Ｂ）を含み、該
   第一及び第二のデータ経路の各々がさらに複数のビット
   データ語に関するしきい値動作を遂行するようにプログ
   ラム可能であり、該複数の画素プロセッサの各々がさら
   に、 入力に関してデータ処理を遂行するようにプログラム可
   能な第一及び第二のデータ処理ブロック手段（532、53
   4）、及び、 該第一及び第二のデータ経路からの出力を受信するため
   の出力マルチプレクサ手段（524、526）を含み、該出力
   マルチプレクサ手段が該第一及び第二のデータ経路から
   の出力を該第一及び第二のデータ処理ブロック手段に提
   供するようにプログラム可能であることを特徴とする請
   求項１に記載の装置。
8. 【請求項８】データシーケンス（302）の多次元処理の
   ための装置であって、このデータシーケンスが複数のデ
   ータ語を含み、該装置が、 データシーケンス（302）を格納するためのメモリ手段
   （200）を含み、該メモリ手段はメモリ制御信号に応答
   する出力を有し、該出力は少なくとも第一及び第二の順
   序でデータシーケンス（302）を提供し、該出力によっ
   て提供されたデータシーケンス（302）をアドレス制御
   信号に応答して処理してデータシーケンス（302）内の
   データ語の少なくとも一部分の値を直接及び間接的に隣
   接するデータ語の値に応答して変更するための処理手段
   （204）、及び、 該メモリ手段（200）及び該処理手段（204）の動作を制
   御するために該メモリ制御信号及び該アドレス制御信号
   を提供するためのデータプロセッサ手段（212）を含
   み、該データプロセッサ手段（212）は、データシーケ
   ンス内のデータ語の少なくとも一部分の値が第一の次元
   内において直接及び間接的に隣接するデータ語に応答し
   て変えられるような第一の順番で第一の時間にデータシ
   ーケンス（302）にアクセスするために該メモリ制御信
   号を提供するように構成され、そして該データプロセッ
   サ手段（212）は、データシーケンス内のデータ語の少
   なくとも一部分の値が第二の次元内において直接及び間
   接的に隣接するデータ語に応答して変えられるような第
   二の順番で第二の時間にデータシーケンス（302）にア
   クセスするために該メモリ制御信号を提供するように構
   成されることを特徴とする装置。
9. 【請求項９】該処理手段（204）がデータシーケンスを
   二項フィルタリングするための手段（532）を含むこと
   を特徴とする請求項８の記載の装置。
10. 【請求項１０】該処理手段（204）がデータシーケンス
    に関して形態学的動作を遂行するための手段（534）を
    含むことを特徴とする請求項８に記載の装置。
11. 【請求項１１】該メモリ手段（200）が、 データシーケンス（302）のデータ語を格納するための
    メモリユニットを含み、該メモリユニットがアドレス信
    号に応答して該メモリユニットの出力として格納されて
    いたデータ語を提供しており、該メモリ手段がさらに、 該メモリユニットにアクセスするために該メモリ制御信
    号に応答して該アドレス信号を提供するためのアドレス
    コントローラ（202）を含み、該アドレスコントローラ
    は、データシーケンスが少なくとも第一及び第二の順番
    で提供されるように該アドレス信号を提供するように構
    成されることを特徴とする請求項８に記載の装置。