JP3067425B2 - 圧電素子駆動回路 - Google Patents
圧電素子駆動回路Info
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- JP3067425B2 JP3067425B2 JP4301329A JP30132992A JP3067425B2 JP 3067425 B2 JP3067425 B2 JP 3067425B2 JP 4301329 A JP4301329 A JP 4301329A JP 30132992 A JP30132992 A JP 30132992A JP 3067425 B2 JP3067425 B2 JP 3067425B2
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- Japan
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- piezoelectric element
- inductor
- voltage
- power supply
- circuit
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- Fuel-Injection Apparatus (AREA)
- General Electrical Machinery Utilizing Piezoelectricity, Electrostriction Or Magnetostriction (AREA)
Description
【０００１】
【産業上の利用分野】本発明は圧電素子駆動回路に関
し、アクチュエータとして用いられる圧電素子を駆動す
る回路に関する。
し、アクチュエータとして用いられる圧電素子を駆動す
る回路に関する。
【０００２】
【従来の技術】内燃機関の燃料噴射弁のアクチュエータ
として、一般にＰＺＴ（チタン酸ジルコン酸鉛）等の圧
電素子が用いられている。
として、一般にＰＺＴ（チタン酸ジルコン酸鉛）等の圧
電素子が用いられている。
【０００３】従来より、特開昭６２−２４８８５１号公
報に記載の如く、ＤＣ−ＤＣコンバータの出力する電源
電圧をＬＣ共振回路により昇圧することにより、圧電素
子の充電時には電源電圧以上の正電圧を印加し、圧電素
子の放電時にはゼロ電位以下の負側電圧を印加する圧電
素子駆動回路がある。
報に記載の如く、ＤＣ−ＤＣコンバータの出力する電源
電圧をＬＣ共振回路により昇圧することにより、圧電素
子の充電時には電源電圧以上の正電圧を印加し、圧電素
子の放電時にはゼロ電位以下の負側電圧を印加する圧電
素子駆動回路がある。
【０００４】
【発明が解決しようとする課題】上記の従来回路では電
源電圧が高い値に変動した場合、圧電素子の放電時に印
加される負側電圧つまり負側へのアンダーシュートが負
側に大きな値となる。
源電圧が高い値に変動した場合、圧電素子の放電時に印
加される負側電圧つまり負側へのアンダーシュートが負
側に大きな値となる。
【０００５】しかし、圧電素子は印加される負側電圧が
負側に大きくなるほど分極劣化が激しくなり、上記電源
電圧の変動により圧電素子の劣化が速くなるという問題
があった。
負側に大きくなるほど分極劣化が激しくなり、上記電源
電圧の変動により圧電素子の劣化が速くなるという問題
があった。
【０００６】本発明は上記の点に鑑みなされたもので、
電源電圧の上昇に応じて放電用インダクタに流れる電流
を制限する放電電流制限回路を設けることにより、圧電
素子の負側電圧が負側に増大することを抑制して圧電素
子の劣化を防止する圧電素子駆動回路を提供することを
目的とする。
電源電圧の上昇に応じて放電用インダクタに流れる電流
を制限する放電電流制限回路を設けることにより、圧電
素子の負側電圧が負側に増大することを抑制して圧電素
子の劣化を防止する圧電素子駆動回路を提供することを
目的とする。
【０００７】
【課題を解決するための手段】本発明の圧電素子駆動回
路は、充電用インダクタと圧電素子の静電容量とにより
構成される第１の共振回路を用いて電源の電圧を越える
高電圧を上記圧電素子に印加して充電を行ない、放電用
インダクタと上記圧電素子の静電容量とにより構成され
る第２の共振回路を用いて上記圧電素子に負側電圧を印
加して放電を行なう圧電素子駆動回路において、上記電
源の正側出力端子にアノードを接続されたダイオードと
上記ダイオードのカソードに一端を接続された抵抗と、
上記抵抗の他端に一端を接続され、他端を上記電源の負
側出力端子に接続されると共に上記放電用インダクタに
電磁結合されたインダクタとにより構成される放電電流
制限回路を有する。
路は、充電用インダクタと圧電素子の静電容量とにより
構成される第１の共振回路を用いて電源の電圧を越える
高電圧を上記圧電素子に印加して充電を行ない、放電用
インダクタと上記圧電素子の静電容量とにより構成され
る第２の共振回路を用いて上記圧電素子に負側電圧を印
加して放電を行なう圧電素子駆動回路において、上記電
源の正側出力端子にアノードを接続されたダイオードと
上記ダイオードのカソードに一端を接続された抵抗と、
上記抵抗の他端に一端を接続され、他端を上記電源の負
側出力端子に接続されると共に上記放電用インダクタに
電磁結合されたインダクタとにより構成される放電電流
制限回路を有する。
【０００８】
【作用】本発明においては、電源電圧が変動により上昇
した場合、放電電流制限回路に流れる電流が増大し、放
電用インダクタに流れる放電電流の制限量が大となるた
め、圧電素子の負側電圧が負側に増大することが抑制さ
れる。
した場合、放電電流制限回路に流れる電流が増大し、放
電用インダクタに流れる放電電流の制限量が大となるた
め、圧電素子の負側電圧が負側に増大することが抑制さ
れる。
【０００９】
【実施例】図１は本発明回路の一実施例の回路構成図を
示す。
示す。
【００１０】同図中、端子１０はバッテリーに接続され
ており、このバッテリーの出力電圧ＶｉがＤＣ−ＤＣコ
ンバータ１１に供給される。
ており、このバッテリーの出力電圧ＶｉがＤＣ−ＤＣコ
ンバータ１１に供給される。
【００１１】スイッチング電源回路としてのＤＣ−ＤＣ
コンバータ１１はトランスと、トランスの１次コイルに
端子１０よりの電流を断続して流すスイッチング素子
と、トランスの２次コイルに誘起される電流を全波整流
するダイオードとより構成されており、上記ＤＣ−ＤＣ
コンバータ１１の出力によって電源用コンデンサＣ２が
充電され、安定化される。
コンバータ１１はトランスと、トランスの１次コイルに
端子１０よりの電流を断続して流すスイッチング素子
と、トランスの２次コイルに誘起される電流を全波整流
するダイオードとより構成されており、上記ＤＣ−ＤＣ
コンバータ１１の出力によって電源用コンデンサＣ２が
充電され、安定化される。
【００１２】ＤＣ−ＤＣコンバータ１１の正側出力端子
は充電用インダクタ１２及びこれに直列接続されたサイ
リスタ１３を通して容量性の圧電素子１４の一端に接続
され、圧電素子１４の他端はＤＣ−ＤＣコンバータ１１
の負側出力端子に接続されている。また、圧電素子１２
の両端間はサイリスタ１５及びこれに直列接続された放
電用インダクタ１６を通して接続されている。
は充電用インダクタ１２及びこれに直列接続されたサイ
リスタ１３を通して容量性の圧電素子１４の一端に接続
され、圧電素子１４の他端はＤＣ−ＤＣコンバータ１１
の負側出力端子に接続されている。また、圧電素子１２
の両端間はサイリスタ１５及びこれに直列接続された放
電用インダクタ１６を通して接続されている。
【００１３】サイリスタ１３及び１５はゲートに接続さ
れた図示しない点弧回路によってスイッチング制御され
る構成とされており、一方がオンのときは他方がオフと
され、かつ、交互にオンとオフを繰り返すようにスイッ
チング制御される。
れた図示しない点弧回路によってスイッチング制御され
る構成とされており、一方がオンのときは他方がオフと
され、かつ、交互にオンとオフを繰り返すようにスイッ
チング制御される。
【００１４】サイリスタ１３がオンのときは、電源用コ
ンデンサＣ２の充電電荷が充電用インダクタ１２及びサ
イリスタ１３を通して圧電素子１４に印加される。すな
わち、サイリスタ１３がオンの時には図示の向きに電流
Ｉ1 が流れ、共振により容量性負荷である圧電素子１４
に電源電圧Ｖ0 より高い電圧ＶP が蓄えられる。
ンデンサＣ２の充電電荷が充電用インダクタ１２及びサ
イリスタ１３を通して圧電素子１４に印加される。すな
わち、サイリスタ１３がオンの時には図示の向きに電流
Ｉ1 が流れ、共振により容量性負荷である圧電素子１４
に電源電圧Ｖ0 より高い電圧ＶP が蓄えられる。
【００１５】その後、サイリスタ１５がオンとされる
と、圧電素子１４の充電負荷がサイリスタ１５及び放電
用インダクタ１６を通して放電される。従って、サイリ
スタ１５がオンのときは、図示の向きに放電電流Ｉ2 が
サイリスタ１５及び放電用インダクタに流れ、オーバー
シュートにより圧電素子１４の端子電圧ＶP は負電圧ま
で低下する。
と、圧電素子１４の充電負荷がサイリスタ１５及び放電
用インダクタ１６を通して放電される。従って、サイリ
スタ１５がオンのときは、図示の向きに放電電流Ｉ2 が
サイリスタ１５及び放電用インダクタに流れ、オーバー
シュートにより圧電素子１４の端子電圧ＶP は負電圧ま
で低下する。
【００１６】一方、インダクタ２０は放電用インダクタ
１６と電磁結合されており、インダクタ２０の一端はＤ
Ｃ−ＤＣコンバータ１１の負側出力端子に接続され、他
端は電流制限用の抵抗２１を介して逆流防止用のダイオ
ード２２のカソードに接続されている。ダイオード２２
のアノードはＤＣ−ＤＣコンバータ１１の正側出力端子
に接続されている。このインダクタ２０と抵抗２１とダ
イオード２２とで放電電流制限回路が構成されている。
１６と電磁結合されており、インダクタ２０の一端はＤ
Ｃ−ＤＣコンバータ１１の負側出力端子に接続され、他
端は電流制限用の抵抗２１を介して逆流防止用のダイオ
ード２２のカソードに接続されている。ダイオード２２
のアノードはＤＣ−ＤＣコンバータ１１の正側出力端子
に接続されている。このインダクタ２０と抵抗２１とダ
イオード２２とで放電電流制限回路が構成されている。
【００１７】ここで、上記の放電電流制限回路が設けら
れてない場合は、ＤＣ−ＤＣコンバータ１１の出力電圧
Ｖ0 が所定値の場合、圧電素子１４の両端電圧は図２の
前半に示す如く例えば充電時に５００Ｖで放電時に−１
００Ｖとなる。ここで出力電圧Ｖ0 が変動により高くな
ると、図２の後半に示す如く圧電素子１４の両端電圧は
例えば充電時に７００Ｖで放電時に−３００Ｖとなる。
れてない場合は、ＤＣ−ＤＣコンバータ１１の出力電圧
Ｖ0 が所定値の場合、圧電素子１４の両端電圧は図２の
前半に示す如く例えば充電時に５００Ｖで放電時に−１
００Ｖとなる。ここで出力電圧Ｖ0 が変動により高くな
ると、図２の後半に示す如く圧電素子１４の両端電圧は
例えば充電時に７００Ｖで放電時に−３００Ｖとなる。
【００１８】これに対して放電電流制限回路を設けた場
合は、ＤＣ−ＤＣコンバータ１１からダイオード２２，
抵抗２１を通してインダクタ２０に電流Ｉ3 が流れる。
電流Ｉ3 は抵抗２１の抵抗値をＲ0 とするとＩ3 ＝Ｖ0
／Ｒ0 で表わされる。放電用インダクタ１６に放電電流
Ｉ2 が流れるとき放電用インダクタ１６と電磁結合した
インダクタ２０に電流Ｉ3 が流れているために放電用イ
ンダクタ１６は飽和しやすくなり、この飽和によって電
流Ｉ2 が制限され、圧電素子に印加される負側電圧が抑
制される。
合は、ＤＣ−ＤＣコンバータ１１からダイオード２２，
抵抗２１を通してインダクタ２０に電流Ｉ3 が流れる。
電流Ｉ3 は抵抗２１の抵抗値をＲ0 とするとＩ3 ＝Ｖ0
／Ｒ0 で表わされる。放電用インダクタ１６に放電電流
Ｉ2 が流れるとき放電用インダクタ１６と電磁結合した
インダクタ２０に電流Ｉ3 が流れているために放電用イ
ンダクタ１６は飽和しやすくなり、この飽和によって電
流Ｉ2 が制限され、圧電素子に印加される負側電圧が抑
制される。
【００１９】この場合、ＤＣ−ＤＣコンバータ１１の出
力電圧Ｖ0 が所定値の場合、圧電素子１４の両端電圧は
図３の前半に示す如く、例えば充電時に５００Ｖで放電
時に−１００Ｖとなる。このときは電流Ｉ3 による負側
電圧の抑制はなされてない。次に出力電圧Ｖ0 が変動に
より高くなると、図３の後半に示す如く圧電素子１４の
両端電圧例えば充電時に７００Ｖとなるが、電圧Ｖ0 の
上昇により電流Ｉ3 が増大して放電電流Ｉ2 が制限され
るために、放電時の圧電素子１４の両端電圧は−１００
Ｖに抑制される。これによって圧電素子１４の分極劣化
が防止される。また、インダクタ２０の巻回数を選定す
ることによりこのインダクタ２０に流れる電流Ｉ3 を小
さくすることが可能であり、回路構成が簡単で信頼性が
高くコストも低くて済む。
力電圧Ｖ0 が所定値の場合、圧電素子１４の両端電圧は
図３の前半に示す如く、例えば充電時に５００Ｖで放電
時に−１００Ｖとなる。このときは電流Ｉ3 による負側
電圧の抑制はなされてない。次に出力電圧Ｖ0 が変動に
より高くなると、図３の後半に示す如く圧電素子１４の
両端電圧例えば充電時に７００Ｖとなるが、電圧Ｖ0 の
上昇により電流Ｉ3 が増大して放電電流Ｉ2 が制限され
るために、放電時の圧電素子１４の両端電圧は−１００
Ｖに抑制される。これによって圧電素子１４の分極劣化
が防止される。また、インダクタ２０の巻回数を選定す
ることによりこのインダクタ２０に流れる電流Ｉ3 を小
さくすることが可能であり、回路構成が簡単で信頼性が
高くコストも低くて済む。
【００２０】
【発明の効果】上述の如く、本発明の圧電素子駆動回路
によれば、電源電圧の上昇に応じて放電用インダクタに
流れる電流を制限する放電電流制限回路を設けることに
より、圧電素子の負側電圧が負側に増大することを抑制
して圧電素子の劣化を防止でき、実用上きわめて有用で
ある。
によれば、電源電圧の上昇に応じて放電用インダクタに
流れる電流を制限する放電電流制限回路を設けることに
より、圧電素子の負側電圧が負側に増大することを抑制
して圧電素子の劣化を防止でき、実用上きわめて有用で
ある。
【図１】本発明回路の回路構成図である。
【図２】従来回路の波形図である。
【図３】本発明回路の波形図である。
１１ ＤＣ−ＤＣコンバータ １２ 充電用インダクタ １３，１５ サイリスタ １４ 圧電素子 １６ 放電用インダクタ ２０ インダクタ ２１ 抵抗 ２２ ダイオード
Claims (1)
- 【請求項１】 充電用インダクタと圧電素子の静電容量
とにより構成される第１の共振回路を用いて電源の電圧
を越える高電圧を上記圧電素子に印加して充電を行な
い、放電用インダクタと上記圧電素子の静電容量とによ
り構成される第２の共振回路を用いて上記圧電素子に負
側電圧を印加して放電を行なう圧電素子駆動回路におい
て、 上記電源の正側出力端子にアノードを接続されたダイオ
ードと上記ダイオードのカソードに一端を接続された抵
抗と、上記抵抗の他端に一端を接続され、他端を上記電
源の負側出力端子に接続されると共に上記放電用インダ
クタに電磁結合されたインダクタとにより構成される放
電電流制限回路を有することを特徴とする圧電素子駆動
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4301329A JP3067425B2 (ja) | 1992-11-11 | 1992-11-11 | 圧電素子駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4301329A JP3067425B2 (ja) | 1992-11-11 | 1992-11-11 | 圧電素子駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151993A JPH06151993A (ja) | 1994-05-31 |
| JP3067425B2 true JP3067425B2 (ja) | 2000-07-17 |
Family
ID=17895552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4301329A Expired - Lifetime JP3067425B2 (ja) | 1992-11-11 | 1992-11-11 | 圧電素子駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3067425B2 (ja) |
-
1992
- 1992-11-11 JP JP4301329A patent/JP3067425B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06151993A (ja) | 1994-05-31 |
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Legal Events
| Date | Code | Title | Description |
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