JP3060950U - 集積回路および集積回路が組み込まれた映像記録再生装置 - Google Patents

Abstract

(57)【要約】 【課題】 主にアナログ信号処理を実行する回路の中に
は材料としてバイポーラ型を適用するチップ２に配設す
るため、回路面積が大きくなってしまうという課題があ
る。 【解決手段】 バイポーラ型半導体２１，ＭＯＳ型半導
体２２には、映像記録再生装置の諸機能を実現する所定
の回路が配設する。そして、この回路には複数の内部回
路が配設される。この内部回路は、構築する素子や取り
扱う信号の属性に応じてアナログ的構成の回路と、デジ
タル的構成の回路に区別し、このアナログ的構成の回路
である内部回路をバイポーラ型半導体２１に配設し、デ
ジタル的構成の回路である内部回路をＭＯＳ型半導体２
２に配設することによって、経済性と性能と構成が最も
良い状態で、バイポーラ型半導体２１やＭＯＳ型半導体
２２や内部端子および外部端子を一つのパッケージに封
入した集積回路２０を形成することが可能になる。

Description

【考案の詳細な説明】

【０００１】

【考案の属する技術分野】

本考案は、集積回路および集積回路が組み込まれた映像記録再生装置に関し、 特に、バイポーラ型半導体およびＭＯＳ型半導体を一つのパッケージに封入した 集積回路および集積回路が組み込まれた映像記録再生装置に関する。

【０００２】

【従来の技術】

従来、この種の半導体集積回路を図１７に示す。 同図において、半導体集積回路１は、複数の半導体から形成されるチップ２お よび３を備える構成になっている。そして、各チップ２，３ごとに所定の種類の 材料で形成させるとともに、同チップ２，３に配設する回路を処理する信号の属 性に基づいて選択する構成を採用している。すなわち、主にアナログ信号処理を 実行する複数の回路は、材料としてバイポーラ型を適用するチップ２に配設する とともに、主にデジタル信号処理を実行する複数の回路は、材料としてＣ−ＭＯ Ｓ型を適用するチップ３に配設している。具体的には、図１８に示すように、バ イポーラ型にて形成したチップ２には、ビデオヘッドアンプ回路２１と、映像信 号処理回路２２と、ビデオ信号切換回路２３と、オーディオ記録再生回路２４と 、オーディオ信号切換回路２５とを配設するとともに、Ｃ−ＭＯＳ型にて形成し たチップ３には、ＭＣＵ（ＭｉｃｒｏＣｏｍｐｕｔｅｒＵｎｉｔ）回路３１と、 サーボ回路３２と、コントロールアンプ回路３３と、ＯＳＤ（ＯｎＳｃｒｅｅｎ Ｄｉｓｐｌａｙ）回路２４とを配設する。このように、主にアナログ信号を取り 扱う回路をバイポーラ型で形成したチップ２に配設し、主にデジタル信号を取り 扱う回路をＣ−ＭＯＳ型で形成したチップ３に配設している。

【０００３】

【考案が解決しようとする課題】

上述した従来の半導体集積回路においては、主にアナログ信号処理を実行する 処理回路の中には、材料としてバイポーラ型を適用するチップ２に配設すると、 回路面積が大きくなってしまうものが含まれる場合があったり、デジタル信号処 理を実行する回路の中には、材料としてＣ−ＭＯＳ型を適用するチップ３に配設 と、回路面積が大きくなったり、回路の処理能力をより向上させることが困難に なってしまうものが含まれる場合があるという課題があった。 本考案は、上記課題にかんがみてなされたもので、所定の機能を実現する複数 の内部回路を有する処理回路について、処理回路単位で適切な所定の材料、すな わち、バイポーラ型半導体およびＭＯＳ型半導体により形成されるチップ上にこ の処理回路を配設するのではなく、内部回路単位で適切なチップ上に各回路を配 設することが可能な集積回路および集積回路が組み込まれた映像記録再生装置の 提供を目的とする。

【０００４】

【課題を解決するための手段】

上記目的を達成するため、請求項１にかかる考案は、少なくとも一つのバイポ ーラ型半導体と、少なくとも一つのＭＯＳ型半導体と、上記バイポーラ型半導体 およびＭＯＳ型半導体と所定の素子を有する外部回路とを接続しつつ所定の信号 の入出力を実行する外部端子と、上記バイポーラ型半導体とＭＯＳ型半導体とを 接続しつつ同半導体間における所定の信号の入出力を実行する内部端子とを一つ のパッケージに封入した構造を備える集積回路であって、上記バイポーラ型半導 体およびＭＯＳ型半導体に組み込む所定の処理を実現する機能がアナログ的構成 とデジタル的構成とからなる場合に、アナログ的構成は上記バイポーラ型半導体 に振り分けるとともに、デジタル的構成は上記ＭＯＳ型半導体に振り分ける構成 としてある。

【０００５】 上記のように構成した請求項１にかかる考案において、集積回路は、少なくと も一つのバイポーラ型半導体と、少なくとも一つのＭＯＳ型半導体と、同バイポ ーラ型半導体およびＭＯＳ型半導体と所定の素子を有する外部回路とを接続しつ つ所定の信号の入出力を実行する外部端子と、上記バイポーラ型半導体とＭＯＳ 型半導体とを接続しつつ同半導体間における所定の信号の入出力を実行する内部 端子とを一つのパッケージに封入した構造を備えている。 ここで、集積回路には、この集積回路が組み込まれる機器の所定の処理機能を 実現するために、複数の内部回路を有する処理回路がバイポーラ型半導体または ＭＯＳ型半導体に組み込まれる。かかる場合、このバイポーラ型半導体およびＭ ＯＳ型半導体に組み込む所定の処理機能を実現する処理回路の内部回路がアナロ グ的構成とデジタル的構成とからなる場合に、アナログ的構成の内部回路は上記 バイポーラ型半導体に振り分け、デジタル的構成の内部回路は上記ＭＯＳ型半導 体に振り分けるようにする。 すなわち、処理機能を実現するために複数の内部回路を備える処理回路を処理 回路単位でバイポーラ型半導体またはＭＯＳ型半導体に配設するのではなく、こ の処理回路の内部回路をアナログ的構成のものとデジタル的構成のものに区別し て、アナログ的構成の内部回路はバイポーラ型半導体に配設させ、デジタル的構 成の内部回路はＭＯＳ型半導体に配設させる。

【０００６】 また、請求項２にかかる考案は、請求項１に記載の集積回路において、上記バ イポーラ型半導体は、少なくとも増幅回路とフィルタ回路とクランパ回路とリミ ッタ回路とを備え、上記ＭＯＳ型半導体は、少なくとも演算回路とメモリ回路と レジスタ回路とカウンタ回路とを備えるとともに、上記バイポーラ型半導体およ びＭＯＳ型半導体には、上記内部端子を介して相互の半導体にて所定の信号通信 を実行するインターフェース回路を備える構成としてある。 上記のように構成した請求項２にかかる考案において、バイポーラ型半導体は 、少なくとも増幅回路とフィルタ回路とクランパ回路とリミッタ回路とを備える 構成とする。そして、ＭＯＳ型半導体は、少なくとも演算回路とメモリ回路とレ ジスタ回路とカウンタ回路とを備える構成とする。 そして、それぞれの半導体に配設されるインターフェース回路は、内部端子を 介して相互に所定の信号通信を実行する。

【０００７】 上述した集積回路は、多種の電気機器に組み込んで各機器の所定の処理機能を 実現させることが可能である。従って、テレビジョンに組み込んでもよいし、デ ジタルカメラやプリンタに組み込んでもよく、特に限定されるものではない。 ここで、このような集積回路を組み込んだ電気機器の具体例として、、請求項 ３にかかる考案は、少なくとも一つのバイポーラ型半導体と、少なくとも一つの ＭＯＳ型半導体とを一つのパッケージに封入した構造に形成する集積回路が組み 込まれた映像記録再生装置であって、上記集積回路は、主に映像信号および音声 信号を記録再生するアナログ的信号処理回路を上記バイポーラ型半導体に集積し 、主に同映像記録再生装置を制御するデジタル的信号処理回路を上記ＭＯＳ型半 導体に集積するとともに、上記バイポーラ型半導体およびＭＯＳ型半導体と外部 に配設された所定の外部回路と所定の信号の入出力および制御を実行する外部端 子と、上記バイポーラ型半導体とＭＯＳ型半導体とを接続し所定の信号の入出力 および制御を実行する内部端子とを備える構成としてある。

【０００８】 上記のように構成した請求項３にかかる考案において、映像記録再生装置には 、少なくとも一つのバイポーラ型半導体と、少なくとも一つのＭＯＳ型半導体と を一つのパッケージに封入した構造に形成する集積回路が組み込まれる。 そして、集積回路は、主に映像信号および音声信号を記録再生するアナログ的 信号処理回路を上記バイポーラ型半導体に集積し、主に同映像記録再生装置を制 御するデジタル的信号処理回路を上記ＭＯＳ型半導体に集積するとともに、上記 バイポーラ型半導体およびＭＯＳ型半導体と外部に配設された所定の外部回路と 所定の信号の入出力および制御を実行する外部端子と、上記バイポーラ型半導体 とＭＯＳ型半導体とを接続し所定の信号の入出力および制御を実行する内部端子 とを一つのパッケージに封入した構造となっている。

【０００９】 さらに、請求項４にかかる考案は、請求項３に記載の集積回路が組み込まれた 映像記録再生装置において、上記バイポーラ型半導体およびＭＯＳ型半導体は、 相互に所定の信号通信を実行するインターフェース回路を備える構成としてある 。 上記のように構成した請求項４にかかる考案において、集積回路のバイポーラ 型半導体およびＭＯＳ型半導体は、相互に所定の信号通信を実行するインターフ ェース回路を備え、これらのインターフェース回路は、内部端子を介して上述し た所定の信号通信を行っている。

【００１０】 さらに、請求項５にかかる考案は、請求項３または請求項４のいずれかに記載 の集積回路が組み込まれた映像記録再生装置において、上記アナログ信号処理回 路は、映像信号に含まれる輝度信号および色信号の記録再生処理と、音声信号の 記録再生処理とを実行する構成としてある。 上記のように構成した請求項５にかかる考案において、バイポーラ型半導体に 集積されているアナログ信号処理回路は、映像記録再生装置にて再生される映像 信号または入力したテレビジョン信号に含まれる映像信号の輝度信号および色信 号を磁気媒体に記録・再生する記録再生処理と、映像記録再生装置にて再生され る音声信号または入力したテレビジョン信号の音声信号について磁気媒体に記録 ・再生する記録再生処理とを実行する。

【００１１】 さらに、請求項６にかかる考案は、請求項３〜請求項５のいずれかに記載の集 積回路が組み込まれた映像記録再生装置において、上記バイポーラ型半導体は、 上記色信号の記録再生処理を実行する場合に、処理の基準になる基準信号を発振 する色信号処理用基準信号発振回路を備える構成としてある。 上記のように構成した請求項６にかかる考案において、バイポーラ型半導体は 、映像信号に含まれる色信号の記録再生処理を実行する場合に、処理の基準にな る基準信号を発振する色信号処理用基準信号発振回路を備える。この基準信号は 、クロック信号であり、処理のタイミングを取得したりするものである。

【００１２】 さらに、請求項７にかかる考案は、請求項３〜請求項６のいずれかに記載の集 積回路が組み込まれた映像記録再生装置において、上記バイポーラ型半導体は、 映像信号に含まれる輝度信号および色信号の記録再生処理に必要な遅延回路を備 えるとともに同遅延回路を駆動するクロック発生回路を備える構成としてある。 上記のように構成した請求項７にかかる考案においては、バイポーラ型半導体 は、映像信号に含まれる輝度信号および色信号を磁気媒体に対して記録または磁 気媒体から再生する記録再生処理に必要な遅延回路を備える。そして、クロック 発生回路から出力されるクロック信号により同遅延回路は駆動する。

【００１３】 さらに、請求項８にかかる考案は、請求項３〜請求項７のいずれかに記載の集 積回路が組み込まれた映像記録再生装置において、上記バイポーラ型半導体は、 映像信号を磁気媒体に記録および再生するために必要な記録用増幅器と再生用前 置増幅器とを備えるとともに、記録および再生を切り換える切換回路を備える構 成としてある。 上記のように構成した請求項８にかかる考案において、バイポーラ型半導体は 、映像信号を磁気媒体に記録および再生するために必要な記録用増幅器と再生用 前置増幅器とを備える。また、切換回路は、所定の条件に応じて、同映像記録再 生装置にて記録動作を実行するか、再生動作を実行するかを切り換える切換制御 を実現する。

【００１４】 さらに、請求項９にかかる考案は、請求項３〜請求項８のいずれかに記載の集 積回路が組み込まれた映像記録再生装置において、上記バイポーラ型半導体は、 磁気媒体より再生した高周波信号を検出するとともに、同高周波信号より所定の 補正信号を発生する補正信号発生回路を備える構成としてある。 上記のように構成した請求項９にかかる考案において、バイポーラ型半導体が 備える補正信号発生回路は、磁気媒体より再生した高周波信号を検出し、検出し た高周波信号により所定の補正信号を発生する。

【００１５】 さらに、請求項１０にかかる考案は、請求項３〜請求項９のいずれかに記載の 集積回路が組み込まれた映像記録再生装置において、上記バイポーラ型半導体は 、磁気媒体より再生した高周波信号を検出するとともに、同高周波信号よりトラ ッキング動作時に利用する検出信号を発生する検出信号発生回路を備える構成と してある。 上記のように構成した請求項１０にかかる考案において、バイポーラ型半導体 が備える検出信号発生回路は、磁気媒体より再生した高周波信号を検出し、検出 した同高周波信号によりトラッキング動作時に利用する検出信号を発生する。

【００１６】 さらに、請求項１１にかかる考案は、請求項３〜請求項１０のいずれかに記載 の集積回路が組み込まれた映像記録再生装置において、上記バイポーラ型半導体 は、再生時に複数の再生ヘッドより再生される再生信号を増幅するとともに、こ れらの再生信号のレベルを比較しつつ、適切な再生ヘッドからの再生信号を出力 する再生信号出力回路を備える構成としてある。 上記のように構成した請求項１１にかかる考案において、バイポーラ型半導体 が備える再生信号出力回路は、磁気媒体に記録された映像信号の再生時に、この 映像信号を複数の再生ヘッドより再生される再生信号を増幅する。そして、増幅 された複数の再生ヘッドによる再生信号のレベルを比較しつつ、適切な再生ヘッ ドからの再生信号を出力する。ここで、適切な再生ヘッドからの再生信号とは、 信号レベルが高い、すなわち、信号が強いものであり、再生される映像の画質が 相対的に良好になるものである。

【００１７】 さらに、請求項１２にかかる考案は、請求項３〜請求項１１のいずれかに記載 の集積回路が組み込まれた映像記録再生装置において、上記ＭＯＳ型半導体は、 デッキ制御と、システム制御と、タイマー制御と、タイマープログラム制御と、 サーボ制御と、同調制御とを実行する所定の制御回路を備えるとともに、各制御 を実現する制御プログラムを格納するメモリを備える構成としてある。 上記のように構成した請求項１２にかかる考案において、ＭＯＳ型半導体が備 える所定の制御回路は、デッキ制御と、システム制御と、タイマー制御と、タイ マープログラム制御と、サーボ制御と、同調制御とを実行する。ここで、この各 制御を実行する制御プログラムはメモリに格納され、上述した各制御回路は、適 宜メモリより該当する制御プログラムを読み出して実行する。

【００１８】 さらに、請求項１３にかかる考案は、請求項３〜請求項１２のいずれかに記載 の集積回路が組み込まれた映像記録再生装置において、上記ＭＯＳ型半導体は、 所定のモータ制御を実行する所定の入力信号を入力する入力端子と、記録再生時 に対応した基準信号をメモリより読み出しつつ出力する基準信号設定回路と、上 記入力信号と上記基準信号とを比較するとともに、誤差を検出する誤差検出回路 と、上記誤差検出回路の検出した誤差をモータ制御を実行するモータドライバに フィードバックするＰＷＭ回路とを備える構成としてある。 上記のように構成した請求項１３にかかる考案において、ＭＯＳ型半導体が備 える基準信号設定回路は、所定のモータ制御を実行する所定の入力信号を入力す る入力端子と、記録再生時に対応した基準信号をメモリより読み出しつつ出力す る。そして、誤差検出回路は、上記入力信号と上記基準信号とを比較するととも に、誤差を検出する。また、ＰＷＭ回路は、上記誤差検出回路の検出した誤差を モータ制御を実行するモータドライバにフィードバックする。

【００１９】 さらに、請求項１４にかかる考案は、請求項３〜請求項１３のいずれかに記載 の集積回路が組み込まれた映像記録再生装置において、上記ＭＯＳ型半導体は、 同半導体にて実行される各制御動作の基準となるクロック信号を発生するクロッ ク回路を備えるとともに、上記バイポーラ型半導体は、上記インターフェース回 路を介して上記ＭＯＳ型半導体のクロック回路よりクロック信号を入力するとと もに、同バイポーラ型半導体の内部回路にて使用できる信号形式に変換するクロ ック取得変換回路を備える構成としてある。 上記のように構成した請求項１４にかかる考案において、ＭＯＳ型半導体が備 えるクロック回路は、同半導体にて実行される各制御動作の基準となるクロック 信号を発生する。一方、バイポーラ型半導体にはクロック信号を発生させるクロ ック回路を配設せず、クロック取得変換回路により上記ＭＯＳ型半導体のクロッ ク回路が発生するクロック信号を上記インターフェース回路を介して入力し、同 バイポーラ型半導体の内部回路にて使用できるクロック信号形式に変換する。

【００２０】 さらに、請求項１５にかかる考案は、請求項３〜請求項１４のいずれかに記載 の集積回路が組み込まれた映像記録再生装置において、上記ＭＯＳ型半導体は、 サーボ制御に使用されるモータの速度を表す速度信号の周期を計数する複数の計 数回路を備えるとともに、同計数回路は、モータの一周期中における回転位置を 表す回転位置信号の周期を計数する構成としてある。 上記のように構成した請求項１５にかかる考案において、上記ＭＯＳ型半導体 が備える複数の計数回路は、サーボ制御に使用されるモータの速度を表す速度信 号の周期を計数する。加えて、同計数回路は、モータの一周期中における回転位 置を表す回転位置信号の周期を計数する。

【００２１】 さらに、請求項１６にかかる考案は、請求項３〜請求項１５のいずれかに記載 の集積回路が組み込まれた映像記録再生装置において、上記ＭＯＳ型半導体は、 制御プログラムを格納したメモリより読み出した各制御プログラムと各制御対象 物から取得する反応信号とに基づいて所定の制御信号を生成し出力する制御信号 生成回路を備える構成としてある。 上記のように構成した請求項１６にかかる考案において、ＭＯＳ型半導体が備 える制御信号生成回路は、上記所定の制御を実現する制御回路がメモリより読み 出す制御プログラムのプログラム内容と、各制御対象物から取得する反応信号、 すなわち、フィードバック信号に基づいて所定の制御信号を生成し出力する。

【００２２】 さらに、請求項１７にかかる考案は、請求項３〜請求項１６のいずれかに記載 の集積回路が組み込まれた映像記録再生装置において、上記ＭＯＳ型半導体は、 低速度のアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路を備えるととも に、同Ａ／Ｄ変換回路は、上記各制御の実行に使用されるとともに、ユーザの操 作を検出する構成としてある。 上記のように構成した請求項１７にかかる考案において、ＭＯＳ型半導体が備 えるＡ／Ｄ変換回路は、内部端子または外部端子より入力する低速度のアナログ 信号をデジタル信号に変換する。そして、同Ａ／Ｄ変換回路に変換されたデジタ ル信号は、ＭＯＳ型半導体に配設される各制御回路における制御の実行に使用さ れる。また、外部端子より入力される本映像記録再生装置のユーザが操作し、発 生した信号を検出するためにも使用される。

【００２３】 さらに、請求項１８にかかる考案は、請求項３〜請求項１７のいずれかに記載 の集積回路が組み込まれた映像記録再生装置において、上記ＭＯＳ型半導体は、 外部回路と所定の信号通信を実行するインターフェース回路を備えるとともに、 同インターフェース回路は、単方向および双方向性の制御を実行する二つの制御 回路を有し、同インターフェース回路は、接続される外部回路に適合する制御回 路を選択する構成としてある。 上記のように構成した請求項１８にかかる考案においては、ＭＯＳ型半導体が 備えるインターフェース回路は、集積回路の外部に設置される外部回路と所定の 信号通信を実行する。そして、同インターフェース回路は、単方向および双方向 性の制御を実行する二つの制御回路を有し、接続される外部回路から入力する信 号または外部回路に出力する信号に適合する制御回路を選択する。

【００２４】 さらに、請求項１９にかかる考案は、請求項３〜請求項１８のいずれかに記載 の集積回路が組み込まれた映像記録再生装置において、上記ＭＯＳ型半導体は、 オンスクリーン表示用のキャラクタ発生回路およびインターフェース回路とを備 える構成としてある。 上記のように構成した請求項１９にかかる考案においては、ＭＯＳ型半導体は 、オンスクリーン表示用のキャラクタ発生回路およびインターフェース回路とを 備える。

【００２５】

【考案の効果】

以上説明したように本考案は、所定の機能を実現する複数の内部回路を有する 処理回路について、処理回路単位で適切な所定の材料、すなわち、バイポーラ型 半導体およびＭＯＳ型半導体により形成される半導体上にこの処理回路を配設す るのではなく、内部回路単位で適切な半導体上に各回路を配設することが可能な 集積回路を提供することができる。 また、請求項２にかかる考案によれば、バイポーラ型半導体およびＭＯＳ型半 導体に配設することができる回路を特定することができる。 さらに、請求項３にかかる考案によれば、所定の機能を実現する複数の内部回路 を有する処理回路について、処理回路単位で適切な所定の材料、すなわち、バイ ポーラ型半導体およびＭＯＳ型半導体により形成される半導体上にこの処理回路 を配設するのではなく、内部回路単位で適切な半導体上に各回路を配設すること が可能な集積回路が組み込まれた映像記録再生装置を提供することができる。 さらに、請求項４にかかる考案によれば、バイポーラ型半導体およびＭＯＳ型 半導体は、集積回路内部にて信号通信を実行することが可能になる。 さらに、請求項５にかかる考案によれば、バイポーラ型半導体およびＭＯＳ型 半導体に適切な回路を配設することにより、映像信号および音声信号についての 記録再生処理を簡易な構成で実現することが可能になる。 さらに、請求項６にかかる考案によれば、バイポーラ型半導体およびＭＯＳ型 半導体に適切な回路を配設することにより、色信号の記録再生処理を簡易な構成 で実現することが可能になる。 さらに、請求項７にかかる考案によれば、バイポーラ型半導体およびＭＯＳ型 半導体に適切な回路を配設することにより、輝度信号および色信号についての記 録再生処理を簡易な構成で実現することが可能になる。

【００２６】 さらに、請求項８にかかる考案によれば、バイポーラ型半導体およびＭＯＳ型 半導体に適切な回路を配設することにより、映像信号を磁気媒体に対する記録お よび再生を簡易な構成で実現することが可能になる。 さらに、請求項９にかかる考案によれば、バイポーラ型半導体およびＭＯＳ型 半導体に適切な回路を配設することにより、映像信号の再生処理を簡易な構成で 実現することが可能になる。 さらに、請求項１０にかかる考案によれば、バイポーラ型半導体およびＭＯＳ 型半導体に適切な回路を配設することにより、映像信号の再生処理およびサーボ 機構におけるトラッキング処理を簡易な構成で実現することが可能になる。 さらに、請求項１１にかかる考案によれば、バイポーラ型半導体およびＭＯＳ 型半導体に適切な回路を配設することにより、適切な映像信号の再生処理を簡易 な構成で実現することが可能になる。 さらに、請求項１２にかかる考案によれば、バイポーラ型半導体およびＭＯＳ 型半導体に適切な回路を配設することにより、所定の制御処理を簡易な構成で実 現することが可能になる。 さらに、請求項１３にかかる考案によれば、バイポーラ型半導体およびＭＯＳ 型半導体に適切な回路を配設することにより、サーボ機構におけるモータ制御処 理を簡易な構成で実現することが可能になる。

【００２７】 さらに、請求項１４にかかる考案によれば、バイポーラ型半導体およびＭＯＳ 型半導体に適切な回路を配設することにより、各制御回路における制御処理を簡 易な構成で実現することが可能になる。 さらに、請求項１５にかかる考案によれば、バイポーラ型半導体およびＭＯＳ 型半導体に適切な回路を配設することにより、サーボ機構におけるサーボ制御処 理を簡易な構成で実現することが可能になる。 さらに、請求項１６にかかる考案によれば、バイポーラ型半導体およびＭＯＳ 型半導体に適切な回路を配設することにより、各制御回路で実行される制御処理 を簡易な構成で実現することが可能になる。 さらに、請求項１７にかかる考案によれば、バイポーラ型半導体およびＭＯＳ 型半導体に適切な回路を配設することにより、各半導体内部に配設された制御回 路は、所定のデジタル信号を取得することが可能になる。 さらに、請求項１８にかかる考案によれば、バイポーラ型半導体およびＭＯＳ 型半導体に適切な回路を配設することにより、集積回路の外部に設置された外部 回路との信号通信を適切に実行することが可能になる。 さらに、請求項１９にかかる考案によれば、バイポーラ型半導体およびＭＯＳ 型半導体に適切な回路を配設することにより、オンスクリーン表示処理を簡易な 構成で実現することが可能になる。

【００２８】

【考案の実施の形態】

以下、図面にもとづいて本考案の実施形態を説明する。 図１および図２は、本考案を一実施形態にかかる集積回路を示したブロック図 である。 同図において、集積回路Ｃ１は、バイポーラ型半導体Ｃ２と、ＭＯＳ型半導体 Ｃ３と、同バイポーラ型半導体Ｃ２およびＭＯＳ型半導体Ｃ３間で所定の信号通 信を実施する場合に信号の送受信を介する内部端子Ｃ４と、バイポーラ型半導体 Ｃ２およびＭＯＳ型半導体Ｃ３が集積回路Ｃ１の外部に設置された外部回路Ｃ７ などと所定の信号通信を実施する場合に信号の送受信を介する外部端子Ｃ５とが 一つのパッケージＣ６に封入される構造となっている。 本実施形態においては、バイポーラ型半導体Ｃ２，ＭＯＳ型半導体Ｃ３，内部 端子Ｃ４および外部端子Ｃ５をそれぞれ一つずつ配設する構成を採用しているが 、むろん、これらを集積回路Ｃ１に配設する個数は特に限定されるものではなく 、適宜変更可能である。

【００２９】 ここで、本実施形態のバイポーラ型半導体Ｃ２およびＭＯＳ型半導体Ｃ３には 、所定の回路が配設されることになる。この回路の配設は、図２に示すように実 施される。すなわち、本集積回路Ｃ１が適用される電気機器にて実行される各種 の機能Ａを実現する回路Ｄ１は、複数の内部回路Ｄ２〜Ｄ５から構成される。こ の内部回路Ｄ２〜Ｄ５は、この内部回路を形成する素子や取り扱う信号の属性に 応じてアナログ的構成の回路と、デジタル的構成の回路に区別される。図２にお いては、内部回路Ｄ１，Ｄ３，Ｄ４がアナログ的構成の回路になり、内部回路Ｄ ２およびＤ５がデジタル的構成の回路になっている。そして、このアナログ的構 成の回路である内部回路Ｄ１，Ｄ３，Ｄ４をバイポーラ型半導体Ｃ２に配設し、 デジタル的構成の回路である内部回路Ｄ２およびＤ５をＭＯＳ型半導体Ｃ３に配 設する。

【００３０】 このような手法に従ってバイポーラ型半導体Ｃ２およびＭＯＳ型半導体Ｃ３に 配設される内部回路の一例を図３に示す。 同図のように、バイポーラ型半導体Ｃ２には、増幅回路Ｃ２１とフィルタ回路 Ｃ２２とクランパ回路Ｃ２３とリミッタ回路Ｃ２４とを配設し、ＭＯＳ型半導体 Ｃ３には、演算回路Ｃ３１とメモリ回路Ｃ３２とレジスタ回路Ｃ３３とカウンタ 回路Ｃ３４とを配設する。また、バイポーラ型半導体Ｃ２およびＭＯＳ型半導体 Ｃ３には、内部端子Ｃ４を介して相互の半導体Ｃ２，Ｃ３にて所定の信号通信を 実行するインターフェース回路Ｃ２５，Ｃ３５も配設する。

【００３１】 次に、本考案の一実施形態にかかる集積回路を適用するビデオデッキの概略ブ ロック図を図４に示す。 同図において、ビデオデッキ１０は、概略、ビデオ信号を記録再生するビデオ 信号処理系１１と、ビデオ信号に含まれる音声を記録再生する音声信号処理系１ ２と、ビデオヘッド１３ａが配設している回転ヘッド１３を所定の速度で回転さ せ、同ビデオヘッド１３ａにてビデオ信号や所定の制御信号を取得する回転ヘッ ド制御系１４と、ビデオ信号を再生などする接続された図示しないテレビジョン のディスプレイ上に所定の文字などを表示させるＯＳＤ（オンスクリーンディス プレイ）制御系１５と、回転ヘッド制御系１４やＯＳＤ制御系１５を制御するコ ントロール回路１６とを備えている。

【００３２】 ここで、ビデオ信号処理系１１は、ビデオヘッドアンプ回路１１ａと、映像信 号処理回路１１ｂと、ビデオ信号切換回路１１ｃとを有し、ビデオヘッド１３ａ において読み取られたビデオ信号は、同ビデオヘッドアンプ回路１１ａにて所定 の増幅および高域補償を実行し、同映像信号処理回路１１ｂに出力される。 そして、同映像信号処理回路１１ｂは、同ビデオヘッドアンプ回路１１ａより 入力したアナログ信号のビデオ信号をデジタル信号変換し、所定のフィルタ処理 を実施するとともにＦＭ復調および周波数復調を実行する。このように復調され たビデオ信号はビデオ信号切換回路１１ｃを介して接続された図示しないテレビ ジョンに出力されるとともに利用者によって視聴可能になっている。

【００３３】 また、音声信号処理系１２は、オーディオ記録再生回路１２ａと、オーディオ 信号切換回路１２ｂとを有し、オーディオ記録再生回路１２ａは、ビデオヘッド １３ａと同じ回転ヘッド１３に配設された音声ヘッド１３ｂにより読み取られた 音声信号に対して所定の増幅を実施するとともに、同増幅された音声信号に所定 のフィルタ処理を実施する。そして、サンプリング処理やノイズ除去処理などの 所定の処理を実施するとともに、オーディオ信号切換回路１２ｂを介して接続さ れた図示しないテレビジョンに出力されるとともに利用者によって視聴可能にな っている。

【００３４】 さらに、回転ヘッド制御系１４は、回転ヘッド１３を回転させるモータや同モ ータと回転ヘッド１３の軸を接続するとともに回転駆動を伝達するモータバンド を備えるサーボ駆動機構１４ａと、このサーボ駆動機構１４ａに回転ヘッド１３ を所定の回転速度によって回転させる電圧あるいは電流を入力した制御信号を所 定の増幅率によって増幅して、サーボ駆動機構１４ａに出力するコントロールア ンプ回路１４ｂと、サーボ回路１４ｃとを有している。このサーボ回路１４ｂは 、ＭＣＵ回路１６に接続するとともに、コントロールアンプ回路１４ｂから入力 する増幅されたビデオヘッド１３ａがビデオテープから読み取ったコントロール 信号をＭＣＵ回路１６に出力するとともに、同ＭＣＵ回路１６から所定のデジタ ル信号の制御信号を入力するとともに、デジタル／アナログ信号変換などの所定 の信号処理を実施し、電流あるいは電圧からなる所定の制御信号を上述したサー ボ駆動機構１４ａに出力し、回転ヘッド１３の回転動作を制御している。

【００３５】 また、ＯＳＤ制御系１５は、ＯＳＤ回路１５ａと、キャラクタ発生回路１５ｂ と、インターフェース回路１５ｃとを備え、キャラクタ発生回路１５ｂにてＯＳ Ｄ表示させる文字や図形データを生成させ、ＯＳＤ回路１５ａにおいてこの文字 データおよび図形データをディスプレイで表示可能にデータ変換する。このデー タ変換された表示データは、インターフェース回路１５ｃに接続されるディスプ レイに出力され、本ビデオデッキ１０の利用者がＯＳＤ表示を見ることが可能に なる。

【００３６】 このように、ビデオデッキ１０は、増幅信号などのアナログ信号を取り扱う各 種のアナログ的構成な回路と、制御信号や画像処理などのデジタル信号を取り扱 う各種のデジタル構成的な回路とから構成される。そして、従来は、アナログ的 な機能を実現する処理回路に内蔵される内部回路がアナログ的構成およびデジタ ル的構成に関わらず集約され、アナログ信号の処理特性に適した材料のバイポー ラ型半導体にチップ化されるとともに、デジタル的な機能を実現する処理回路に 内蔵される内部回路についてもアナログ的構成およびデジタル的構成に関わらず 集約化され、デジタル信号の処理特性に適したＭＯＳ型半導体にチップ化されて いた。 しかし、このように各半導体を形成する材料を取り扱う信号によって実現され る機能に対応させて、同半導体に配設する内部回路を決定すると、例えば、ＭＯ Ｓ型半導体上に内部回路を形成し、デジタル信号によって処理を取り扱う方がバ イポーラ型半導体上に内部回路を形成するより集積効率および処理効率が向上す る内部回路であっても、バイポーラ型半導体に配設しなければならないことにな る。

【００３７】 そこで、上述したビデオデッキ１０の機能を実現する各処理回路を構成する内 部回路をバイポーラ型半導体またはＭＯＳ型半導体に配設する一例を図５に示す 。 同図において、集積回路２０は、バイポーラ型半導体２１およびＭＯＳ型半導 体２２を備える構成になっている。そして、同半導体２１，２２に配設する内部 回路を各内部回路の構成に基づいて選択する手法を採用する。すなわち、バイポ ーラ型半導体２１に配設するとＭＯＳ型半導体２２に配設した場合に比較して回 路面積が小さくなる回路は、バイポーラ型半導体２１に配設するとともに、ＭＯ Ｓ型半導体２２に配設するとバイポーラ型半導体２１に配設した場合に比較して 回路面積が小さくなる回路は、ＭＯＳ型半導体２２に配設する。同様に、バイポ ーラ型半導体２１に配設するとＭＯＳ型半導体２２に配設した場合に比較して回 路の処理速度が速くなる回路については同バイポーラ型半導体２１に配設すると ともに、ＭＯＳ型半導体２２に配設するとバイポーラ型半導体２１に配設した場 合に比較して回路の処理速度が速くなる回路については同ＭＯＳ型半導体２２に 配設する。

【００３８】 具体的には、バイポーラ型半導体２１には、ビデオヘッドアンプ回路１１ａと 、コントロールアンプ回路１４ｂと、オーディオ記録再生回路１２ａと、オーデ ィオ信号切換回路１２ｂとを配設する。また、ＭＯＳ型半導体２２には、ＭＣＵ 回路１６と、サーボ回路１４ｃと、ＯＳＤ回路１５と、映像信号処理回路１１ｂ と、ビデオ信号切換回路１１ｃとを配設する。 そして、このバイポーラ型半導体２１とＭＯＳ型半導体２２とを内部端子２３ により接続し、各半導体２１，２２に配設するインターフェース回路２１ａ，２ ２ａを介して所定データの送受信を実行する。また、集積回路２０には、外部端 子２０ａが配設され、各半導体２１，２２は、集積回路２０の外部に設置される 外部回路２００と所定の信号通信を実行可能になっている。 本実施形態においては、図５に示した内部回路を配設する構成を採用している が、むろん、これは一例を示したものであり、上述した手法に従って選択した他 の内部回路についても配設可能であることはいうまでもない。

【００３９】 次に、バイポーラ型半導体２１に配設するコントロールアンプ１４ｂを構成す る内部回路の一実施例を図６に示す。 同図において、バイポーラ型半導体２１には、ビデオヘッドアンプ１１ａから 入力する映像信号に含まれる色信号の記録再生処理を実行する場合に、処理の基 準になる基準信号を発振する色信号処理用基準信号発振回路２１ａを配設する。 また、上記映像信号に含まれる輝度信号および色信号の記録再生処理に必要な遅 延回路２１ｂと、この遅延回路２１ｂを駆動するクロック発生回路２１ｃとを配 設するとともに、遅延回路２１ｂにて遅延された輝度信号および色信号について 記録再生処理を実行する映像信号記録再生回路２１ｄを配設する。 かかる場合、色信号処理用基準信号発振回路２１ａは、映像信号に含まれる色 信号の記録再生処理を実行する場合に、処理の基準になる基準信号を発振する。 この基準信号は、クロック信号であり、処理のタイミングを取得したりするもの である。そして、遅延回路２１ｂは、映像信号に含まれる輝度信号および色信号 を磁気媒体に対して記録または磁気媒体から再生する記録再生処理に必要な遅延 を上記信号に発生させる。また、遅延回路２１ｂは、クロック発生回路２１ｃか ら出力されるクロック信号により駆動する。

【００４０】 次に、バイポーラ型半導体２１に配設する他の内部回路の一実施例を図７に示 す。 同図において、バイポーラ型半導体２１には、映像信号を磁気媒体に記録およ び再生するために、記録用増幅器２１ｅと再生用前置増幅器２１ｆとを配設する 。そして、映像信号について磁気媒体に映像信号を記録するか、磁気媒体より映 像信号を再生するかを切り換える切換回路２１ｇを配設する。ここで、磁気媒体 に映像信号を記録する場合、この切換回路２１ｇを介して映像信号がビデオヘッ ドアンプ１１ａに出力される。また、磁気媒体より映像信号を再生の場合、この 切換回路２１ｇはビデオヘッドアンプ１１ａから映像信号を取得しつつ、再生用 前置増幅回路２１ｆに出力可能に切換えを実行する。

【００４１】 次に、バイポーラ型半導体２１に配設する他の内部回路の一実施例を図８に示 す。 同図において、バイポーラ型半導体２１には、磁気媒体より読み出された映像 信号をビデオヘッドアンプ１１ａおよび増幅回路２１ｈにて所定の増幅処理を実 行し、この増幅処理された映像信号から高周波信号を検出する高周波検出回路２ １ｉと、検出された高周波信号より所定の補正信号を発生する補正信号発生回路 ２１ｊと、検出した同高周波信号によりトラッキング動作時に利用する検出信号 を発生する検出信号発生回路２１ｋとを配設する。 かかる場合、補正信号発生回路２１ｋは、磁気媒体より再生した映像信号に含 まれる検出された高周波信号により映像に含まれるノイズ成分などを補正する補 正信号を発生する。また、検出信号発生回路２１ｋは、磁気媒体より再生した高 周波信号を検出し、検出した同高周波信号によりサーボ駆動機構１４ａにより実 行されるトラッキング動作時に利用する検出信号を発生する。

【００４２】 次に、バイポーラ型半導体２１に配設する他の内部回路の一実施例を図９に示 す。 同図において、バイポーラ型半導体２１には、再生時に複数の再生ヘッドより 再生される再生信号を増幅しつつ、これらの再生信号のレベルを比較し、適切な 再生ヘッドからの再生信号を出力するレベル比較回路２１ｌを配設する。 かかる場合、レベル比較回路２１ｌは、磁気媒体に記録された映像信号の再生 時に、ビデオヘッドアンプ１１ａおよび増幅回路２１ｈにて所定の増幅処理がな された複数の再生ヘッドによる再生信号のレベルを比較する。そして、適切な再 生ヘッドからの再生信号を出力する。ここで、適切な再生ヘッドからの再生信号 とは、信号レベルが高い、すなわち、信号が強いものであり、再生される映像の 画質が相対的に良好になるものである。

【００４３】 次に、ＭＯＳ型半導体２２に配設する内部回路の一実施例を図１０に示す。 同図において、ＭＯＳ型半導体２２には、デッキ制御を実現するデッキ回路２ ２ａ、システム制御を実現するシステム回路２２ｂ、タイマー制御を実現するタ イマー回路２２ｃ、タイマープログラム制御を実現するタイマープログラム回路 ２２ｄ、サーボ制御を実現するサーボ回路１４ｃ、同調制御を実現する同調回路 ２２ｅなどの複数の制御回路を配設する。そして、各制御回路において実現され る機能に該当する制御プログラムを格納するメモリ回路２２ｆを配設する。 かかる場合、各制御回路２２ａ〜２２ｅおよび１４ｃは、適宜メモリ回路２２ ｆより該当する制御プログラムを読み出して各制御動作を実行する。

【００４４】 次に、ＭＯＳ型半導体２２に配設する他の内部回路の一実施例を図１１に示す 。 同図において、ＭＯＳ型半導体２１は、モータ制御を実行するために所定の入 力信号を入力する入力端子２２ｇと、記録再生時に対応した基準信号をメモリよ り読み出しつつ出力する基準信号設定回路２２ｈと、上記入力信号と上記基準信 号とを比較するとともに、誤差を検出する誤差検出回路２２ｉと、上記誤差検出 回路の検出した誤差をモータ制御を実行するサーボ駆動機構１４ａにフィードバ ックするＰＷＭ回路２２ｊとを配設する。 かかる場合、基準信号設定回路２２ｈは、入力端子２２ｇよりモータ制御を実 行する所定の入力信号を入力する。そして、記録再生時に対応した基準信号をメ モリ２２ｆより読み出しつつ出力する。また、誤差検出回路２２ｉは、上記入力 信号と上記基準信号とを比較するとともに、誤差を検出する。ここで、ＰＷＭ回 路２２ｊは、上記誤差検出回路２２ｉの検出した誤差をモータ制御を実行するサ ーボ駆動機構１４ａにフィードバックする。

【００４５】 次に、ＭＯＳ型半導体２２に配設する他の内部回路の一実施例を図１２に示す 。 同図において、ＭＯＳ型半導体２２には、同半導体にて実行される各制御動作 の基準となるクロック信号を発生するクロック回路２２ｋを配設する。 ここで、バイポーラ型半導体２１は、インターフェース回路２１ａを介してク ロック回路２２ｋよりクロック信号を入力する。そして、同バイポーラ型半導体 ２１には、同半導体２１の内部回路にて使用可能なクロック信号形式に変換する クロック取得変換回路２１ｍを配設する。 かかる場合、クロック回路２２ｋは、同半導体にて実行される各制御動作の基 準となるクロック信号を発生する。一方、バイポーラ型半導体２１には、クロッ ク信号を発生させるクロック回路を配設せず、クロック取得変換回路２１ｍによ りクロック回路２２ｋが発生するクロック信号をインターフェース回路２１ａを 介して取得し、同半導体２１の内部回路にて使用できるクロック信号形式に変換 する。

【００４６】 次に、ＭＯＳ型半導体２２に配設する他の内部回路の一実施例を図１３に示す 。 同図において、ＭＯＳ型半導体２２には、サーボ制御に使用されるモータの速 度を表す速度信号の周期を計数する複数の計数回路２２ｌ１〜２２ｌ３を配設す る。この計数回路２２ｌ１〜２２ｌ３は、モータの一周期中における回転位置を 表す回転位置信号の周期を計数するものである。 かかる場合、複数の計数回路２２ｌ１〜２２ｌ３は、サーボ駆動機構１４ａに て実行されるサーボ制御に使用するモータの速度を表す速度信号の周期をコント ロールアンプ１４ｂを介して計数する。加えて、同計数回路２２ｌ１〜２２ｌ３ は、モータの一周期中における回転位置を表す回転位置信号の周期を計数するこ とも可能になっている。

【００４７】 次に、ＭＯＳ型半導体２２に配設する他の内部回路の一実施例を図１４に示す 。 同図においてＭＯＳ型半導体２２には、制御プログラムを格納したメモリ２２ ｆより読み出した各制御プログラムと各制御対象物から取得する反応信号とに基 づいて所定の制御信号を生成し出力する制御信号生成回路２２ｎを配設する。 かかる場合、制御信号生成回路２２ｎは、上記所定の制御を実現する制御回路 がメモリ２２ｆより読み出す制御プログラムのプログラム内容と、外部端子２０ ａを介して各制御対象物から取得する反応信号、すなわち、フィードバック信号 に基づいて所定の制御信号を生成し出力する。

【００４８】 次に、ＭＯＳ型半導体２２に配設する他の内部回路の一実施例を図１５に示す 。 同図において、ＭＯＳ型半導体２２には、低速度のアナログ信号をデジタル信 号に変換するＡ／Ｄ変換回路２２ｏを配設する。この同Ａ／Ｄ変換回路２２ｏは 、上記各制御の実行に使用されるとともに、ユーザの操作を検出することも可能 になっている。 かかる場合、Ａ／Ｄ変換回路２２ｏは、内部端子２３または外部端子２０ａよ り入力する低速度のアナログ信号をデジタル信号に変換する。そして、同Ａ／Ｄ 変換回路２２ｏにて変換されたデジタル信号は、ＭＯＳ型半導体のチップ２２に 配設される各制御回路における制御の実行に使用される。また、外部端子２０ａ より入力される本ビデオデッキ１０のユーザが操作し、発生した信号を検出する ためにも使用される。

【００４９】 次に、ＭＯＳ型半導体２２に配設する他の内部回路の一実施例を図１６に示す 。 同図において、ＭＯＳ型半導体のチップ２２には、外部回路２００と所定の信 号通信を実行するインターフェース回路２０ｐを配設する。インターフェース回 路２０ｐは、単方向および双方向性の通信制御を実行する二つの制御回路２０ｐ １，２０ｐ２を有し、同インターフェース回路２０ｐは、接続される外部回路２ ００に適合する制御回路２０ｐ１，２０ｐ２を選択することが可能になる。

【００５０】 このように、バイポーラ型半導体２１およびＭＯＳ型半導体２２には、映像記 録再生装置の諸機能を実現する所定の回路が配設されることになる。そして、こ の回路には複数の内部回路が配設される。この内部回路は、構築する素子や取り 扱う信号の属性に応じてアナログ的構成の回路と、デジタル的構成の回路に区別 し、このアナログ的構成の回路である内部回路をバイポーラ型半導体２１に配設 し、デジタル的構成の回路である内部回路をＭＯＳ型半導体２２に配設すること によって、経済性と性能と構成が最も良い状態で、バイポーラ型半導体２１やＭ ＯＳ型半導体２２や内部端子および外部端子を一つのパッケージに封入した集積 回路２０を形成することが可能になる。

【図面の簡単な説明】

【図１】本考案を一実施形態にかかる集積回路を示した
ブロック図である。

【図２】本考案を一実施形態にかかる集積回路を示した
ブロック図である。

【図３】バイポーラ型半導体Ｃ２およびＭＯＳ型半導体
Ｃ３に配設される内部回路の一例である。

【図４】本考案の一実施形態にかかる集積回路を適用す
るビデオデッキの概略ブロック図である。

【図５】ビデオデッキ１０の機能を実現する各処理回路
を構成する内部回路をバイポーラ型半導体またはＭＯＳ
型半導体に配設する一例を示す図である。

【図６】バイポーラ型半導体のチップ２１に配設するコ
ントロールアンプ１４ｂを構成する内部回路の一実施例
を示す図である。

【図７】バイポーラ型半導体のチップ２１に配設する他
の内部回路の一実施例を示す図である。

【図８】バイポーラ型半導体のチップ２１に配設する他
の内部回路の一実施例を示す図である。

【図９】バイポーラ型半導体のチップ２１に配設する他
の内部回路の一実施例を示す図である。

【図１０】ＭＯＳ型半導体のチップ２２に配設する内部
回路の一実施例を示す図である。

【図１１】ＭＯＳ型半導体のチップ２２に配設する他の
内部回路の一実施例を示す図である。

【図１２】ＭＯＳ型半導体のチップ２２に配設する他の
内部回路の一実施例を示す図である。

【図１３】ＭＯＳ型半導体のチップ２２に配設する他の
内部回路の一実施例を示す図である。

【図１４】ＭＯＳ型半導体のチップ２２に配設する他の
内部回路の一実施例を示す図である。

【図１５】ＭＯＳ型半導体のチップ２２に配設する他の
内部回路の一実施例を示す図である。

【図１６】ＭＯＳ型半導体のチップ２２に配設する他の
内部回路の一実施例を示す図である。

【図１７】従来の集積回路の概略ブロック図である。

【図１８】従来の集積回路に配設するバイポーラ型半導
体およびＭＯＳ型半導体のチップと各チップに配設する
回路の構成を示した図である。

【符号の説明】

Ｃ２…バイポーラ型半導体 Ｃ２１…増幅回路 Ｃ２２…フィルタ回路 Ｃ２３…クランパ回路 Ｃ２４…リミッタ回路 Ｃ２５…インターフェース回路 Ｃ３…ＭＯＳ型半導体 Ｃ３１…演算回路 Ｃ３２…メモリ回路 Ｃ３３…レジスタ回路 Ｃ３４…カウンタ回路 Ｃ３５…インターフェース回路

Claims (19)

【実用新案登録請求の範囲】
1. 【請求項１】 少なくとも一つのバイポーラ型半導体
   と、 少なくとも一つのＭＯＳ型半導体と、 上記バイポーラ型半導体およびＭＯＳ型半導体と所定の
   素子を有する外部回路とを接続しつつ所定の信号の入出
   力を実行する外部端子と、 上記バイポーラ型半導体とＭＯＳ型半導体とを接続しつ
   つ同型半導体間における所定の信号の入出力を実行する
   内部端子とを一つのパッケージに封入した構造を備える
   集積回路であって、 上記バイポーラ型半導体およびＭＯＳ型半導体に組み込
   む所定の処理を実現する機能がアナログ的構成とデジタ
   ル的構成とからなる場合に、アナログ的構成は上記バイ
   ポーラ型半導体に振り分けるとともに、デジタル的構成
   は上記ＭＯＳ型半導体に振り分けることを特徴とする集
   積回路。
2. 【請求項２】 上記請求項１に記載の集積回路におい
   て、 上記バイポーラ型半導体は、少なくとも増幅回路とフィ
   ルタ回路とクランパ回路とリミッタ回路とを備え、上記
   ＭＯＳ型半導体は、少なくとも演算回路とメモリ回路と
   レジスタ回路とカウンタ回路とを備えるとともに、 上記バイポーラ型半導体およびＭＯＳ型半導体には、上
   記内部端子を介して相互の半導体にて所定の信号通信を
   実行するインターフェース回路を備えることを特徴とす
   る集積回路。
3. 【請求項３】 少なくとも一つのバイポーラ型半導体
   と、 少なくとも一つのＭＯＳ型半導体とを一つのパッケージ
   に封入した構造に形成する集積回路が組み込まれた映像
   記録再生装置であって、 上記集積回路は、 主に映像信号および音声信号を記録再生するアナログ的
   信号処理回路を上記バイポーラ型半導体に集積し、 主に同映像記録再生装置を制御するデジタル信号的処理
   回路を上記ＭＯＳ型半導体に集積するとともに、 上記バイポーラ型半導体およびＭＯＳ型半導体と外部に
   配設された所定の外部回路と所定の信号の入出力および
   制御を実行する外部端子と、 上記バイポーラ型半導体とＭＯＳ型半導体とを接続し所
   定の信号の入出力および制御を実行する内部端子とを備
   えることを特徴とする集積回路が組み込まれた映像記録
   再生装置。
4. 【請求項４】 上記請求項３に記載の集積回路が組み込
   まれた映像記録再生装置において、 上記バイポーラ型半導体およびＭＯＳ型半導体は、相互
   に所定の信号通信を実行するインターフェース回路を備
   えることを特徴とする集積回路が組み込まれた映像記録
   再生装置。
5. 【請求項５】 上記請求項３または請求項４のいずれか
   に記載の集積回路が組み込まれた映像記録再生装置にお
   いて、 上記アナログ信号処理回路は、映像信号に含まれる輝度
   信号および色信号の記録再生処理と、音声信号の記録再
   生処理とを実行することを特徴とする集積回路が組み込
   まれた映像記録再生装置。
6. 【請求項６】 上記請求項３〜請求項５のいずれかに記
   載の集積回路が組み込まれた映像記録再生装置におい
   て、 上記バイポーラ型半導体は、上記色信号の記録再生処理
   を実行する場合に、処理の基準になる基準信号を発振す
   る色信号処理用基準信号発振回路を備えることを特徴と
   する集積回路が組み込まれた映像記録再生装置。
7. 【請求項７】 上記請求項３〜請求項６のいずれかに記
   載の集積回路が組み込まれた映像記録再生装置におい
   て、 上記バイポーラ型半導体は、映像信号に含まれる輝度信
   号および色信号の記録再生処理に必要な遅延回路を備え
   るとともに、同遅延回路を駆動するクロック発生回路を
   備えることを特徴とする集積回路が組み込まれた映像記
   録再生装置。
8. 【請求項８】 上記請求項３〜請求項７のいずれかに記
   載の集積回路が組み込まれた映像記録再生装置におい
   て、 上記バイポーラ型半導体は、映像信号を磁気媒体に記録
   および再生するために必要な記録用増幅器と再生用前置
   増幅器とを備えるとともに、記録および再生を切り換え
   る切換回路を備えることを特徴とする集積回路が組み込
   まれた映像記録再生装置。
9. 【請求項９】 上記請求項３〜請求項８のいずれかに記
   載の集積回路が組み込まれた映像記録再生装置におい
   て、 上記バイポーラ型半導体は、磁気媒体より再生した高周
   波信号を検出するとともに、同高周波信号より所定の補
   正信号を発生する補正信号発生回路を備えることを特徴
   とする集積回路が組み込まれた映像記録再生装置。
10. 【請求項１０】 上記請求項３〜請求項９のいずれかに
    記載の集積回路が組み込まれた映像記録再生装置におい
    て、 上記バイポーラ型半導体は、磁気媒体より再生した高周
    波信号を検出するとともに、同高周波信号よりトラッキ
    ング動作時に利用する検出信号を発生する検出信号発生
    回路を備えることを特徴とする集積回路が組み込まれた
    映像記録再生装置。
11. 【請求項１１】 上記請求項３〜請求項１０のいずれか
    に記載の集積回路が組み込まれた映像記録再生装置にお
    いて、 上記バイポーラ型半導体は、再生時に複数の再生ヘッド
    より再生される再生信号を増幅するとともに、これらの
    再生信号のレベルを比較しつつ、適切な再生ヘッドから
    の再生信号を出力する再生信号出力回路を備えることを
    特徴とする集積回路が組み込まれた映像記録再生装置。
12. 【請求項１２】 上記請求項３〜請求項１１のいずれか
    に記載の集積回路が組み込まれた映像記録再生装置にお
    いて、 上記ＭＯＳ型半導体は、デッキ制御と、システム制御
    と、タイマー制御と、タイマープログラム制御と、サー
    ボ制御と、同調制御とを実行する所定の制御回路を備え
    るとともに、各制御を実現する制御プログラムを格納す
    るメモリを備えることを特徴とする集積回路が組み込ま
    れた映像記録再生装置。
13. 【請求項１３】 上記請求項３〜請求項１２のいずれか
    に記載の集積回路が組み込まれた映像記録再生装置にお
    いて、 上記ＭＯＳ型半導体は、所定のモータ制御を実行する所
    定の入力信号を入力する入力端子と、記録再生時に対応
    した基準信号をメモリより読み出しつつ出力する基準信
    号設定回路と、 上記入力信号と上記基準信号とを比較するとともに、誤
    差を検出する誤差検出回路と、 上記誤差検出回路の検出した誤差をモータ制御を実行す
    るモータドライバにフィードバックするＰＷＭ回路とを
    備えることを特徴とする集積回路が組み込まれた映像記
    録再生装置。
14. 【請求項１４】 上記請求項３〜請求項１３のいずれか
    に記載の集積回路が組み込まれた映像記録再生装置にお
    いて、 上記ＭＯＳ型半導体は、同半導体にて実行される各制御
    動作の基準となるクロック信号を発生するクロック回路
    を備えるとともに、 上記バイポーラ型半導体は、上記インターフェース回路
    を介して上記ＭＯＳ型半導体のクロック回路よりクロッ
    ク信号を入力するとともに、同バイポーラ型半導体の内
    部回路にて使用できる信号形式に変換するクロック取得
    変換回路を備えることを特徴とする集積回路が組み込ま
    れた映像記録再生装置。
15. 【請求項１５】 上記請求項３〜請求項１４のいずれか
    に記載の集積回路が組み込まれた映像記録再生装置にお
    いて、 上記ＭＯＳ型半導体は、サーボ制御に使用されるモータ
    の速度を表す速度信号の周期を計数する複数の計数回路
    を備えるとともに、同計数回路は、モータの一周期中に
    おける回転位置を表す回転位置信号の周期を計数するこ
    とを特徴とする集積回路が組み込まれた映像記録再生装
    置。
16. 【請求項１６】 上記請求項３〜請求項１５のいずれか
    に記載の集積回路が組み込まれた映像記録再生装置にお
    いて、 上記ＭＯＳ型半導体は、制御プログラムを格納したメモ
    リより読み出した各制御プログラムと各制御対象物から
    取得する反応信号とに基づいて所定の制御信号を生成し
    出力する制御信号生成回路を備えることを特徴とする集
    積回路が組み込まれた映像記録再生装置。
17. 【請求項１７】 上記請求項３〜請求項１６のいずれか
    に記載の集積回路が組み込まれた映像記録再生装置にお
    いて、 上記ＭＯＳ型半導体は、低速度のアナログ信号をデジタ
    ル信号に変換するＡ／Ｄ変換回路を備えるとともに、同
    Ａ／Ｄ変換回路は、上記各制御の実行に使用されるとと
    もに、ユーザの操作を検出することを特徴とする集積回
    路が組み込まれた映像記録再生装置。
18. 【請求項１８】 上記請求項３〜請求項１７のいずれか
    に記載の集積回路が組み込まれた映像記録再生装置にお
    いて、 上記ＭＯＳ型半導体は、外部回路と所定の信号通信を実
    行するインターフェース回路を備えるとともに、同イン
    ターフェース回路は、単方向および双方向性の制御を実
    行する二つの制御回路を有し、同インターフェース回路
    は、接続される外部回路に適合する制御回路を選択する
    ことを特徴とする集積回路が組み込まれた映像記録再生
    装置。
19. 【請求項１９】 上記請求項３〜請求項１８のいずれか
    に記載の集積回路が組み込まれた映像記録再生装置にお
    いて、 上記ＭＯＳ型半導体は、オンスクリーン表示用のキャラ
    クタ発生回路と、インターフェース回路とを備えること
    を特徴とする集積回路が組み込まれた映像記録再生装
    置。