JP3055989B2 - Ｄｃｍｅ装置のチャネルチェックテスト方式 - Google Patents
Ｄｃｍｅ装置のチャネルチェックテスト方式Info
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- JP3055989B2 JP3055989B2 JP3319525A JP31952591A JP3055989B2 JP 3055989 B2 JP3055989 B2 JP 3055989B2 JP 3319525 A JP3319525 A JP 3319525A JP 31952591 A JP31952591 A JP 31952591A JP 3055989 B2 JP3055989 B2 JP 3055989B2
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- Japan
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- bit
- circuit
- signal
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- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、高能率伝送技術である
ＤＳＩ技術と高能率符号化技術である可変ビット型ＡＤ
ＰＣＭ符号化技術とを組み合わせて伝送路の回線効率を
向上させるＤＣＭＥ装置のチャネルチェックテスト方式
に関する。
ＤＳＩ技術と高能率符号化技術である可変ビット型ＡＤ
ＰＣＭ符号化技術とを組み合わせて伝送路の回線効率を
向上させるＤＣＭＥ装置のチャネルチェックテスト方式
に関する。
【０００２】
【従来の技術】従来、この種のＤＣＭＥ（Ｄｉｇｉｔａ
ｌ Ｃｉｒｃｕｉｔ Ｍｕｌｔｉｐｌｉｃａｔｉｏｎ
Ｅｑｕｉｐｍｅｎｔ）装置のチャネルチェックテスト方
式は、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｌｅｃｏｍｍ
ｕｎｉｃａｔｉｏｎ Ｓａｔｅｌｌｉｔｅ Ｏｒｇａｎ
ｉｚａｔｉｏｎ（以後ＩＮＴＥＬＳＡＴと称する）から
提案されているＤＣＭＥ装置の標準化案（ＩＥＳＳ−５
０１ Ｒｅｖ．２）に記述されているチャネルチェック
テストが一般化されている。
ｌ Ｃｉｒｃｕｉｔ Ｍｕｌｔｉｐｌｉｃａｔｉｏｎ
Ｅｑｕｉｐｍｅｎｔ）装置のチャネルチェックテスト方
式は、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｌｅｃｏｍｍ
ｕｎｉｃａｔｉｏｎ Ｓａｔｅｌｌｉｔｅ Ｏｒｇａｎ
ｉｚａｔｉｏｎ（以後ＩＮＴＥＬＳＡＴと称する）から
提案されているＤＣＭＥ装置の標準化案（ＩＥＳＳ−５
０１ Ｒｅｖ．２）に記述されているチャネルチェック
テストが一般化されている。
【０００３】この方式による従来例を図５で示す。図５
は従来例のブロック図である。送信側において、予め用
意された送信テストパターンを発生するテストパターン
発生回路５１と、この発生されたテストパターン（通常
の８ビット ＰＣＭ信号）を指定された符号化ビット数
でＡＤＰＣＭ符号化するＡＤＰＣＭ符号化回路（ＡＤＰ
ＣＭ ＣＯＤ）５３と、テストパターンのＰＣＭ信号と
ＡＤＰＣＭ信号とを入力し何れかを伝送路信号パルス列
のタイムスロットに挿入して伝送路に送り出す送信部５
３とで構成されている。
は従来例のブロック図である。送信側において、予め用
意された送信テストパターンを発生するテストパターン
発生回路５１と、この発生されたテストパターン（通常
の８ビット ＰＣＭ信号）を指定された符号化ビット数
でＡＤＰＣＭ符号化するＡＤＰＣＭ符号化回路（ＡＤＰ
ＣＭ ＣＯＤ）５３と、テストパターンのＰＣＭ信号と
ＡＤＰＣＭ信号とを入力し何れかを伝送路信号パルス列
のタイムスロットに挿入して伝送路に送り出す送信部５
３とで構成されている。
【０００４】受信側において、受信部５４からのテスト
パターンのＡＤＰＣＭ信号をＰＣＭ信号に復号するＡＤ
ＰＣＭ復号化回路（ＡＤＰＣＭ ＤＥＣ）５５と、受信
テストパターンの期待値を発生する期待値発生回路５７
と、復号された復号ＰＣＭ信号と期待値信号とを入力し
ビット比較し、誤り数の累積値から回線品質を判定し判
定出力信号を出力する比較判定回路５６とから構成され
ている。
パターンのＡＤＰＣＭ信号をＰＣＭ信号に復号するＡＤ
ＰＣＭ復号化回路（ＡＤＰＣＭ ＤＥＣ）５５と、受信
テストパターンの期待値を発生する期待値発生回路５７
と、復号された復号ＰＣＭ信号と期待値信号とを入力し
ビット比較し、誤り数の累積値から回線品質を判定し判
定出力信号を出力する比較判定回路５６とから構成され
ている。
【０００５】
【発明が解決しようとする課題】このように従来のチャ
ネルチェックテスト方式では、ＡＤＰＣＭアルゴリズム
の符号化ビット数に関係なく１組の送信テストパターン
とその期待値だけを比較し、かつ一つの閾値により回線
良否を判定している。それ故、判定精度を上げるために
閾値を小さな値にすると符号化ビット数が小さい時に規
格われを起こし、それと反対に閾値を大きな値にして符
号化ビット数が小さい時でも規格に入るようにすると判
定精度が低下すると言う問題点がある。
ネルチェックテスト方式では、ＡＤＰＣＭアルゴリズム
の符号化ビット数に関係なく１組の送信テストパターン
とその期待値だけを比較し、かつ一つの閾値により回線
良否を判定している。それ故、判定精度を上げるために
閾値を小さな値にすると符号化ビット数が小さい時に規
格われを起こし、それと反対に閾値を大きな値にして符
号化ビット数が小さい時でも規格に入るようにすると判
定精度が低下すると言う問題点がある。
【０００６】
【課題を解決するための手段】本発明のＤＣＭＥ装置の
チャネルチェックテスト方式は、送信側において、テス
トパターン用のＰＣＭ信号と、前記ＰＣＭ信号をビット
数の異る複数の符号化ビットでそれぞれＡＤＰＣＭ符号
化し得られる複数のＡＤＰＣＭ信号との中から任意に選
択されたテストパターン信号を、伝送路信号パルス列の
指定されたタイムスロットに挿入し、伝送路へ送出し、
受信側において、前記伝送路からの前記テストパターン
信号を復号し得られた復号ＰＣＭ符号とあらかじめ用意
された前記復号ＰＣＭ信号の受信期待値を示す受信期待
値信号とをビット比較し、このビット誤りの累積値から
回線品質を判定している。
チャネルチェックテスト方式は、送信側において、テス
トパターン用のＰＣＭ信号と、前記ＰＣＭ信号をビット
数の異る複数の符号化ビットでそれぞれＡＤＰＣＭ符号
化し得られる複数のＡＤＰＣＭ信号との中から任意に選
択されたテストパターン信号を、伝送路信号パルス列の
指定されたタイムスロットに挿入し、伝送路へ送出し、
受信側において、前記伝送路からの前記テストパターン
信号を復号し得られた復号ＰＣＭ符号とあらかじめ用意
された前記復号ＰＣＭ信号の受信期待値を示す受信期待
値信号とをビット比較し、このビット誤りの累積値から
回線品質を判定している。
【０００７】又、複数の複数の前記ＡＤＰＣＭ信号はそ
れぞれ異るテストパターン用のＰＣＭ信号を符号化し得
ても良い。
れぞれ異るテストパターン用のＰＣＭ信号を符号化し得
ても良い。
【０００８】
【実施例】次に、本発明の実施例を図を用いて説明す
る。図１は第１の実施例の送信側のブロック図である。
送信テストパターン格納メモリを収容するテストパター
ン発生回路１，符号化モードが５ビットの５ｂｉｔＰＣ
Ｍ／ＡＤＣＭ符号化回路（５ｂｉｔ ＡＤＰＣＭ ＣＯ
Ｄ）２，符号化モードが４ビットの４ｂｉｔＰＣＭ／Ａ
ＤＰＣＭ符号化回路（４ｂｉｔ ＡＤＰＣＭ ＣＯＤ）
３，符号化モードが３ビットの３ｂｉｔ ＰＣＭ／ＡＤ
ＰＣＭ符号化回路（３ｂｉｔ ＡＤＰＣＭ ＣＯＤ）
４，ビット指定回路７，選択回路５，送信部６から構成
される。
る。図１は第１の実施例の送信側のブロック図である。
送信テストパターン格納メモリを収容するテストパター
ン発生回路１，符号化モードが５ビットの５ｂｉｔＰＣ
Ｍ／ＡＤＣＭ符号化回路（５ｂｉｔ ＡＤＰＣＭ ＣＯ
Ｄ）２，符号化モードが４ビットの４ｂｉｔＰＣＭ／Ａ
ＤＰＣＭ符号化回路（４ｂｉｔ ＡＤＰＣＭ ＣＯＤ）
３，符号化モードが３ビットの３ｂｉｔ ＰＣＭ／ＡＤ
ＰＣＭ符号化回路（３ｂｉｔ ＡＤＰＣＭ ＣＯＤ）
４，ビット指定回路７，選択回路５，送信部６から構成
される。
【０００９】本実施例のＤＣＭＥ装置のチャネルチェッ
クテスト方式は、基本的にはＩＮＴＥＬＳＡＴから提案
されているチャネルチェックテスト方式を継承してお
り、テストパターン発生回路１には８ビットＰＣＭ信号
の送信テストパターンが格納されており順次読みださ
れ、５ｂｉｔＰＣＭ／ＡＤＰＣＭ符号化回路２，４ｂｉ
ｔＰＣＭ／ＡＤＰＣＭ符号化回路３，３ｂｉｔＰＣＭ／
ＡＤＰＣＭ符号化回路４及び選択回路５に送られる。
クテスト方式は、基本的にはＩＮＴＥＬＳＡＴから提案
されているチャネルチェックテスト方式を継承してお
り、テストパターン発生回路１には８ビットＰＣＭ信号
の送信テストパターンが格納されており順次読みださ
れ、５ｂｉｔＰＣＭ／ＡＤＰＣＭ符号化回路２，４ｂｉ
ｔＰＣＭ／ＡＤＰＣＭ符号化回路３，３ｂｉｔＰＣＭ／
ＡＤＰＣＭ符号化回路４及び選択回路５に送られる。
【００１０】５ｂｉｔＰＣＭ／ＡＤＰＣＭ符号化回路２
では、テストパターン発生回路１から出力されるＰＣＭ
信号１０１を５ビットのＡＤＰＣＭ信号１０２に符号変
換して選択回路５に送出する。同様に４ｂｉｔＰＣＭ／
ＡＤＰＣＭ符号化回路３では、４ビットのＡＤＰＣＭ信
号１０３に符号変換する。また、３ｂｉｔＰＣＭ／ＡＤ
ＰＣＭ符号化回路４では、３ビットのＡＤＰＣＭ信号１
０４に符号変換する。
では、テストパターン発生回路１から出力されるＰＣＭ
信号１０１を５ビットのＡＤＰＣＭ信号１０２に符号変
換して選択回路５に送出する。同様に４ｂｉｔＰＣＭ／
ＡＤＰＣＭ符号化回路３では、４ビットのＡＤＰＣＭ信
号１０３に符号変換する。また、３ｂｉｔＰＣＭ／ＡＤ
ＰＣＭ符号化回路４では、３ビットのＡＤＰＣＭ信号１
０４に符号変換する。
【００１１】ビット指定回路７では、外部より入力され
るチャネルチェックテストの伝送モード指定（８ビット
ＰＣＭ信号のトランスペアレント伝送、５ビットＡＤＰ
ＣＭ伝送、４ビットＡＤＰＣＭ伝送、３ビットＡＤＰＣ
Ｍ伝送の中から１つを指定）に応じて選択回路５に制御
信号１０５を出力する。
るチャネルチェックテストの伝送モード指定（８ビット
ＰＣＭ信号のトランスペアレント伝送、５ビットＡＤＰ
ＣＭ伝送、４ビットＡＤＰＣＭ伝送、３ビットＡＤＰＣ
Ｍ伝送の中から１つを指定）に応じて選択回路５に制御
信号１０５を出力する。
【００１２】選択回路５では、この制御信号によりＰＣ
Ｍ信号１０１と、５ビットのＡＤＰＣＭ信号１０２と、
４ビットのＡＤＰＣＭ信号１０３と、３ビットのＡＤＰ
ＣＭ信号１０４の中から送信テストパターンを選択しＤ
ＣＭＥ装置の送信部６に出力する。
Ｍ信号１０１と、５ビットのＡＤＰＣＭ信号１０２と、
４ビットのＡＤＰＣＭ信号１０３と、３ビットのＡＤＰ
ＣＭ信号１０４の中から送信テストパターンを選択しＤ
ＣＭＥ装置の送信部６に出力する。
【００１３】送信部６では、選択回路５から出力される
送信テストパターンとビット指定回路７から出力される
ビット数制御信号１０６とを予め決められた送信信号の
ビット位置に配置し伝送路に送り出す。
送信テストパターンとビット指定回路７から出力される
ビット数制御信号１０６とを予め決められた送信信号の
ビット位置に配置し伝送路に送り出す。
【００１４】図２は第１の実施例の受信側のブロック図
である。受信部８，制御回路１０，分配回路３，５ｂｉ
ｔＡＤＰＣＭ／ＰＣＭ復号化回路（５ｂｉｔ ＡＤＰＣ
ＭＤＥＣ）１１，４ｂｉｔＡＤＰＣＭ／ＰＣＭ復号化回
路（４ｂｉｔ ＡＤＰＣＭＤＥＣ）１２，３ｂｉｔＡＤ
ＰＣＭ／ＰＣＭ復号化回路（３ｂｉｔ ＡＤＰＣＭ Ｄ
ＥＣ）１３，および受信期待値をそれぞれメモリしたＰ
ＣＭ期待値発生回路１４，５ｂｉｔ期待値発生回路１
５，４ｂｉｔ期待値発生回路１６，３ｂｉｔ期待値発生
回路１７、更に第一の選択回路１８，第二の選択回路１
９，ビット比較回路２０，判定回路２１より構成されて
いる。
である。受信部８，制御回路１０，分配回路３，５ｂｉ
ｔＡＤＰＣＭ／ＰＣＭ復号化回路（５ｂｉｔ ＡＤＰＣ
ＭＤＥＣ）１１，４ｂｉｔＡＤＰＣＭ／ＰＣＭ復号化回
路（４ｂｉｔ ＡＤＰＣＭＤＥＣ）１２，３ｂｉｔＡＤ
ＰＣＭ／ＰＣＭ復号化回路（３ｂｉｔ ＡＤＰＣＭ Ｄ
ＥＣ）１３，および受信期待値をそれぞれメモリしたＰ
ＣＭ期待値発生回路１４，５ｂｉｔ期待値発生回路１
５，４ｂｉｔ期待値発生回路１６，３ｂｉｔ期待値発生
回路１７、更に第一の選択回路１８，第二の選択回路１
９，ビット比較回路２０，判定回路２１より構成されて
いる。
【００１５】受信部８では受信された受信信号の予め決
められたビット位置から受信テストパターンとビット数
制御ビットとを抜き出し前者を分配回路９へ、また、後
者を制御回路１０へ出力する。制御回路１０では、受信
部８から出力されるビット数制御ビットから制御信号１
０７を生成し分配回路９，第一の選択回路１８及び第二
の選択回路１９へ出力する。
められたビット位置から受信テストパターンとビット数
制御ビットとを抜き出し前者を分配回路９へ、また、後
者を制御回路１０へ出力する。制御回路１０では、受信
部８から出力されるビット数制御ビットから制御信号１
０７を生成し分配回路９，第一の選択回路１８及び第二
の選択回路１９へ出力する。
【００１６】分配回路９では、制御回路１０からの制御
信号１０７に応じて受信部８から出力される受信テスト
パターン信号１１１を、第一の選択回路１８，５ｂｉｔ
ＡＤＰＣＭ／ＰＣＭ復号化回路１１，４ｂｉｔＡＤＰＣ
Ｍ／ＰＣＭ復号化回路１２，３ｂｉｔＡＤＰＣＭ／ＡＤ
ＰＣＭ復号化回路１３の中のいずれかに振り向け出力す
る。
信号１０７に応じて受信部８から出力される受信テスト
パターン信号１１１を、第一の選択回路１８，５ｂｉｔ
ＡＤＰＣＭ／ＰＣＭ復号化回路１１，４ｂｉｔＡＤＰＣ
Ｍ／ＰＣＭ復号化回路１２，３ｂｉｔＡＤＰＣＭ／ＡＤ
ＰＣＭ復号化回路１３の中のいずれかに振り向け出力す
る。
【００１７】５ｂｉｔＡＤＰＣＭ／ＰＣＭ復号化回路１
１では、分配回路４からの受信テストパターンを５ビッ
トＡＤＰＣＭアルゴリズムで復号ＰＣＭ信号１０８に復
号し第一の選択回路１８に出力する。同様に４ｂｉｔＡ
ＤＰＣＭ／ＰＣＭ復号化回路１２では、復号ＰＣＭ信号
１０９に復号する。３ｂｉｔＡＤＰＣＭ／ＡＤＰＣＭ復
号化回路６では、復号ＰＣＭ信号１１０に復号する。
１では、分配回路４からの受信テストパターンを５ビッ
トＡＤＰＣＭアルゴリズムで復号ＰＣＭ信号１０８に復
号し第一の選択回路１８に出力する。同様に４ｂｉｔＡ
ＤＰＣＭ／ＰＣＭ復号化回路１２では、復号ＰＣＭ信号
１０９に復号する。３ｂｉｔＡＤＰＣＭ／ＡＤＰＣＭ復
号化回路６では、復号ＰＣＭ信号１１０に復号する。
【００１８】ＰＣＭ期待値発生回路１４には、トランス
ペアレント伝送時の受信期待値が格納されており順次読
みだされ第二の選択回路１９に送られる。また、５ｂｉ
ｔ期待値発生回路１５には、５ｂｉｔＡＤＰＣＭ伝送時
の受信期待値が格納されており順次読みだされ第二の選
択回路１２に送られている。同様に４ｂｉｔ期待値発生
回路１６には、４ｂｉｔＡＤＰＣＭ伝送時の受信期待値
が格納されており順次読みだされ第二の選択回路１２に
送られている。３ｂｉｔ期待値発生回路１７には、３ｂ
ｉｔＡＤＰＣＭ伝送時の受信期待値が格納されており順
次読みだされ第二の選択回路１２に送られている。
ペアレント伝送時の受信期待値が格納されており順次読
みだされ第二の選択回路１９に送られる。また、５ｂｉ
ｔ期待値発生回路１５には、５ｂｉｔＡＤＰＣＭ伝送時
の受信期待値が格納されており順次読みだされ第二の選
択回路１２に送られている。同様に４ｂｉｔ期待値発生
回路１６には、４ｂｉｔＡＤＰＣＭ伝送時の受信期待値
が格納されており順次読みだされ第二の選択回路１２に
送られている。３ｂｉｔ期待値発生回路１７には、３ｂ
ｉｔＡＤＰＣＭ伝送時の受信期待値が格納されており順
次読みだされ第二の選択回路１２に送られている。
【００１９】第一の選択回路１８では、制御回路１０か
ら出力される制御信号１０７により、受信テストパター
ン信号１１１，復号ＰＣＭ信号１０８，復号ＰＣＭ信号
１０９，復号ＰＣＭ信号１１０の中から１つを選択しビ
ット比較回路２０に出力する。
ら出力される制御信号１０７により、受信テストパター
ン信号１１１，復号ＰＣＭ信号１０８，復号ＰＣＭ信号
１０９，復号ＰＣＭ信号１１０の中から１つを選択しビ
ット比較回路２０に出力する。
【００２０】第二の選択回路１９でも、制御回路１０か
ら出力される制御信号１０７により、各受信期待値信号
の中から第一の選択回路１８が選択する符号モードと同
じ符号モードの受信期待値信号を選択しビット比較回路
２０に出力する。
ら出力される制御信号１０７により、各受信期待値信号
の中から第一の選択回路１８が選択する符号モードと同
じ符号モードの受信期待値信号を選択しビット比較回路
２０に出力する。
【００２１】ビット比較回路２０では、第一の選択回路
１８から出力される受信テストパターン信号と第二の選
択回路１９から出力される受信期待値信号とをビット単
位で比較し、異なるビット数を判定回路２１に出力す
る。
１８から出力される受信テストパターン信号と第二の選
択回路１９から出力される受信期待値信号とをビット単
位で比較し、異なるビット数を判定回路２１に出力す
る。
【００２２】判定回路２１では、ビット比較回路２０の
出力を順次積分し、指定された観測時間毎にこの積分値
が、予め決められた閾値以内に入っているかどうかによ
って、チャネルチェックテストの良否の判定をしその結
果を出力する。
出力を順次積分し、指定された観測時間毎にこの積分値
が、予め決められた閾値以内に入っているかどうかによ
って、チャネルチェックテストの良否の判定をしその結
果を出力する。
【００２３】この時、例えば図１のテストパターン発生
回路１の送信テストパターンがＰＣＭ／ＡＤＰＣＭ変換
及びＡＤＰＣＭ／ＰＣＭ変換を受けた信号パターンであ
り、かつこの送信テストパターンと図２のＰＣＭ期待値
発生回路１４の発生する受信期待値とが等しけれは、国
際電信電話諮問委員会（ＣＣＩＴＴ：Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ Ｔｅｌｅｇｒａｍ ａｎｄ Ｔｅｌｅｐｈ
ｏｎｅ Ｃｏｎｓｕｌｔａｔｉｖｅ Ｃｏｍｉｔｔｅ
ｅ）からの勧告案Ｇ．７２１に記述されている同期タン
デム理論（Ｓｙｎｃｈｒｏｎｏｕｓ ｃｏｄｉｎｇ ａ
ｄｊｕｓｔｍｅｎｔ）と同じ原理によりＰＣＭ／ＡＤＰ
ＣＭ変換による変換誤差が蓄積せず受信側の受信信号と
受信期待値とが一致する。例えば、ＩＮＴＥＬＳＡＴ仕
様ＩＥＳＳ−５０１ Ｒｅｖ．２の送信テストパターン
を用いた場合の受信側の受信信号と受信期待値との不一
致ビット数の理論的計算値を図４のａ列で示す。
回路１の送信テストパターンがＰＣＭ／ＡＤＰＣＭ変換
及びＡＤＰＣＭ／ＰＣＭ変換を受けた信号パターンであ
り、かつこの送信テストパターンと図２のＰＣＭ期待値
発生回路１４の発生する受信期待値とが等しけれは、国
際電信電話諮問委員会（ＣＣＩＴＴ：Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ Ｔｅｌｅｇｒａｍ ａｎｄ Ｔｅｌｅｐｈ
ｏｎｅ Ｃｏｎｓｕｌｔａｔｉｖｅ Ｃｏｍｉｔｔｅ
ｅ）からの勧告案Ｇ．７２１に記述されている同期タン
デム理論（Ｓｙｎｃｈｒｏｎｏｕｓ ｃｏｄｉｎｇ ａ
ｄｊｕｓｔｍｅｎｔ）と同じ原理によりＰＣＭ／ＡＤＰ
ＣＭ変換による変換誤差が蓄積せず受信側の受信信号と
受信期待値とが一致する。例えば、ＩＮＴＥＬＳＡＴ仕
様ＩＥＳＳ−５０１ Ｒｅｖ．２の送信テストパターン
を用いた場合の受信側の受信信号と受信期待値との不一
致ビット数の理論的計算値を図４のａ列で示す。
【００２４】また、前記送信テストパターンの上位６ビ
ットと図２の５ｂｉｔ期待値発生回路１５に格納される
受信期待値の上位６ビットとが等しい場合の受信側の受
信信号と受信期待値との不一致ビット数（上位６ビット
のみ比較した場合）の理論的計算値は図４のｂ列のよう
になり不一致ビットの合計が６４２ビットとなる。
ットと図２の５ｂｉｔ期待値発生回路１５に格納される
受信期待値の上位６ビットとが等しい場合の受信側の受
信信号と受信期待値との不一致ビット数（上位６ビット
のみ比較した場合）の理論的計算値は図４のｂ列のよう
になり不一致ビットの合計が６４２ビットとなる。
【００２５】また、前記送信テストパターンの上位５ビ
ットの図２の４ｂｉｔ期待値発生回路１６に格納される
受信期待値の上位５ビットとが等しい場合の受信側の受
信信号と受信期待値との不一致ビット数（上位５ビット
のみ比較した場合）の理論的計算値は図４のｃ列のよう
になり不一致ビットの合計が６３５ビットとなる。
ットの図２の４ｂｉｔ期待値発生回路１６に格納される
受信期待値の上位５ビットとが等しい場合の受信側の受
信信号と受信期待値との不一致ビット数（上位５ビット
のみ比較した場合）の理論的計算値は図４のｃ列のよう
になり不一致ビットの合計が６３５ビットとなる。
【００２６】また、前記送信テストパターンの上位４ビ
ットの図２の３ｂｉｔ期待値発生回路１７に格納される
受信期待値の上位４ビットとが等しい場合の受信側の受
信信号と受信期待値との不一致ビット数（上位４ビット
のみ比較した場合）の理論的計算値は図４のｄ列のよう
になり不一致ビットの合計が７７７ビットとなる。
ットの図２の３ｂｉｔ期待値発生回路１７に格納される
受信期待値の上位４ビットとが等しい場合の受信側の受
信信号と受信期待値との不一致ビット数（上位４ビット
のみ比較した場合）の理論的計算値は図４のｄ列のよう
になり不一致ビットの合計が７７７ビットとなる。
【００２７】そこで、判定閾値を７７７以上にして、伝
送モードに応じてビット比較回路での比較ビット数をか
えれば、例えばトランスペアレント伝送時は８ビット、
５ビットＡＤＰＣＭ伝送時は６ビット、４ビットＡＤＰ
ＣＭ伝送時は５ビット、３ビットＡＤＰＣＭ伝送時は４
ビットとかえれは一元的に判定可能なチャネルチェック
テストが実現できる。
送モードに応じてビット比較回路での比較ビット数をか
えれば、例えばトランスペアレント伝送時は８ビット、
５ビットＡＤＰＣＭ伝送時は６ビット、４ビットＡＤＰ
ＣＭ伝送時は５ビット、３ビットＡＤＰＣＭ伝送時は４
ビットとかえれは一元的に判定可能なチャネルチェック
テストが実現できる。
【００２８】次に第２の実施例を図３を用いて説明す
る。図３は第２の実施例の送信側のブロック図である。
第１の実施例との相違はテストパターン発生回路が各符
号モード毎に設けられている点で、他は同様である。即
ち、４つの符号モード毎にそれぞれのモードに最適なテ
ストパターンを格納したメモリを有するＰＣＭテストパ
ターン発生回路３１，５ｂｉｔテストパターン発生回路
３２，４ｂｉｔテストパターン発生回路３３，３ｂｉｔ
テストパターン発生回路３４が設けられている。このた
め第１の実施例に比べて更に高精度のチャンネルチェッ
クテストが可能となる。尚第２の実施例の受信側は第１
の実施例における受信側と同構成であるが、受信期待値
は送信側テストパターンに対応した期待値となる。
る。図３は第２の実施例の送信側のブロック図である。
第１の実施例との相違はテストパターン発生回路が各符
号モード毎に設けられている点で、他は同様である。即
ち、４つの符号モード毎にそれぞれのモードに最適なテ
ストパターンを格納したメモリを有するＰＣＭテストパ
ターン発生回路３１，５ｂｉｔテストパターン発生回路
３２，４ｂｉｔテストパターン発生回路３３，３ｂｉｔ
テストパターン発生回路３４が設けられている。このた
め第１の実施例に比べて更に高精度のチャンネルチェッ
クテストが可能となる。尚第２の実施例の受信側は第１
の実施例における受信側と同構成であるが、受信期待値
は送信側テストパターンに対応した期待値となる。
【００２９】
【発明の効果】以上説明したように本発明は、ＰＣＭ／
ＡＤＰＣＭ変換の符号化ビットの変化に対応しテストパ
ターン信号の符号モードを簡単に切換えることができ
る。又符号モード毎のテストパターン信号の設定も可能
であり常にその伝送モードに最適なチャネルチェックテ
ストが行える。このためチャネルチェックテストの精度
向上に役立つ効果がある。
ＡＤＰＣＭ変換の符号化ビットの変化に対応しテストパ
ターン信号の符号モードを簡単に切換えることができ
る。又符号モード毎のテストパターン信号の設定も可能
であり常にその伝送モードに最適なチャネルチェックテ
ストが行える。このためチャネルチェックテストの精度
向上に役立つ効果がある。
【図１】本発明の第１の実施例の送信側のブロック図で
ある。
ある。
【図２】本発明の第１の実施例の受信側のブロック図で
ある。
ある。
【図３】本発明の第２の実施例の送信側のブロック図で
ある。
ある。
【図４】ＤＣＭＥ装置のチャネルチェックテストの理論
的計算値による良否判定図である。
的計算値による良否判定図である。
【図５】従来のＤＣＭＥ装置のチャネルチェックテスト
方式のブロック図である。
方式のブロック図である。
１ テストパターン発生回路 ２，３５ ５ｂｉｔＰＣＭ／ＡＤＰＣＭ符号化回路
（５ｂｉｔ ＡＤＰＣＭＣＯＤ） ３，３６ ４ｂｉｔＰＣＭ／ＡＤＰＣＭ符号化回路
（４ｂｉｔ ＡＤＰＣＭＣＯＤ） ４，３７ ３ｂｉｔＰＣＭ／ＡＤＰＣＭ符号化回路
（３ｂｉｔ ＡＤＰＣＭＣＯＤ） ５，３８ ビット指定回路 ６，４０ 送信部 ７，３９ 選択回路 ８ 受信部 ９ 分配回路 １０ 制御回路 １１ ５ｂｉｔＡＤＰＣＭ／ＰＣＭ復号化回路（５ｂ
ｉｔ ＡＤＰＣＭ ＤＥＣ） １２ ４ｂｉｔＡＤＰＣＭ／ＰＣＭ復号化回路（４ｂ
ｉｔ ＡＤＰＣＭ ＤＥＣ） １３ ３ｂｉｔＡＤＰＣＭ／ＰＣＭ復号化回路（３ｂ
ｉｔ ＡＤＰＣＭ ＤＥＣ） １４ ＰＣＭ期待値発生回路 １５ ５ｂｉｔ期待値発生回路 １６ ４ｂｉｔ期待値発生回路 １７ ３ｂｉｔ期待値発生回路 １８ 第一の選択回路 １９ 第二の選択回路 ２０ ビット比較回路 ２１ 判定回路 ３１ ＰＣＭテストパターン発生回路 ３２ ５ｂｉｔテストパターン発生回路 ３３ ４ｂｉｔテストパターン発生回路 ３４ ３ｂｉｔテストパターン発生回路
（５ｂｉｔ ＡＤＰＣＭＣＯＤ） ３，３６ ４ｂｉｔＰＣＭ／ＡＤＰＣＭ符号化回路
（４ｂｉｔ ＡＤＰＣＭＣＯＤ） ４，３７ ３ｂｉｔＰＣＭ／ＡＤＰＣＭ符号化回路
（３ｂｉｔ ＡＤＰＣＭＣＯＤ） ５，３８ ビット指定回路 ６，４０ 送信部 ７，３９ 選択回路 ８ 受信部 ９ 分配回路 １０ 制御回路 １１ ５ｂｉｔＡＤＰＣＭ／ＰＣＭ復号化回路（５ｂ
ｉｔ ＡＤＰＣＭ ＤＥＣ） １２ ４ｂｉｔＡＤＰＣＭ／ＰＣＭ復号化回路（４ｂ
ｉｔ ＡＤＰＣＭ ＤＥＣ） １３ ３ｂｉｔＡＤＰＣＭ／ＰＣＭ復号化回路（３ｂ
ｉｔ ＡＤＰＣＭ ＤＥＣ） １４ ＰＣＭ期待値発生回路 １５ ５ｂｉｔ期待値発生回路 １６ ４ｂｉｔ期待値発生回路 １７ ３ｂｉｔ期待値発生回路 １８ 第一の選択回路 １９ 第二の選択回路 ２０ ビット比較回路 ２１ 判定回路 ３１ ＰＣＭテストパターン発生回路 ３２ ５ｂｉｔテストパターン発生回路 ３３ ４ｂｉｔテストパターン発生回路 ３４ ３ｂｉｔテストパターン発生回路
フロントページの続き (72)発明者 山村 健一 宮城県黒川郡大和町吉岡字雷神２番地宮 城日本電気株式会社内 (58)調査した分野(Int.Cl.7，ＤＢ名) H04B 14/00 - 14/06 H04B 17/00 H04J 3/14,3/17
Claims (2)
- 【請求項１】 送信側において、テストパターン用のＰ
ＣＭ信号と前記ＰＣＭ信号をビット数の異る複数の符号
化ビットでそれぞれＡＤＰＣＭ符号化し得られる複数の
ＡＤＰＣＭ信号との中から任意に選択されたテストパタ
ーン信号を伝送路信号パルス列の指定されたタイムスロ
ットに挿入し伝送路へ送出し、受信側において、前記伝
送路からの任意に選択された前記テストパターン信号を
復号し得られた復号ＰＣＭ符号とあらかじめ用意された
前記復号ＰＣＭ信号の受信期待値を示す受信期待値信号
とをビット比較しこのビット誤りの累積値から回線品質
を判定することを特徴とする可変ビット型ＡＤＰＣＭを
用いたＤＣＭＥ装置のチャネルチェックテスト方式。 - 【請求項２】 複数の前記ＡＤＰＣＭ信号はそれぞれ異
るテストパターン用のＰＣＭ信号を符号化し得ることを
特徴とする請求項１記載のＤＣＭＥ装置のチャネルチェ
ックテスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3319525A JP3055989B2 (ja) | 1991-12-04 | 1991-12-04 | Ｄｃｍｅ装置のチャネルチェックテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3319525A JP3055989B2 (ja) | 1991-12-04 | 1991-12-04 | Ｄｃｍｅ装置のチャネルチェックテスト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206960A JPH05206960A (ja) | 1993-08-13 |
| JP3055989B2 true JP3055989B2 (ja) | 2000-06-26 |
Family
ID=18111210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3319525A Expired - Lifetime JP3055989B2 (ja) | 1991-12-04 | 1991-12-04 | Ｄｃｍｅ装置のチャネルチェックテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3055989B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009187162A (ja) * | 2008-02-05 | 2009-08-20 | Nec Corp | 光入出力装置 |
-
1991
- 1991-12-04 JP JP3319525A patent/JP3055989B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05206960A (ja) | 1993-08-13 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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