JP3055975B2 - Connection circuit between semiconductor integrated circuits - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体集積回路に利用
され、特に、CMOS型半導体集積回路の出力信号をバ
イポーラ型半導体集積回路またはMOS型半導体集積回
路の入力に接続する接続回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a connection circuit for use in a semiconductor integrated circuit, and more particularly to a connection circuit for connecting an output signal of a CMOS type semiconductor integrated circuit to an input of a bipolar type semiconductor integrated circuit or a MOS type semiconductor integrated circuit.
【0002】[0002]
【従来の技術】従来のCMOS型半導体集積回路とバイ
ポーラ型半導体集積回路間の接続回路を図6に示す。図
6においてCMOS型半導体集積回路の出力バッファ4
0から出力されたCMOSレベル電圧の出力信号は、接
続回路としての、バイポーラ構造で構成されたレベル変
換素子50、例えばBiCMOSゲートアレイ等を用い
てバイポーラ型半導体集積回路のECLレベル電圧に変
換し、バイポーラ型半導体集積回路のECLレベル電圧
の入力バッファ60に入力していた。2. Description of the Related Art FIG. 6 shows a conventional connection circuit between a CMOS semiconductor integrated circuit and a bipolar semiconductor integrated circuit. In FIG. 6, the output buffer 4 of the CMOS type semiconductor integrated circuit is shown.
The output signal of the CMOS level voltage output from 0 is converted into an ECL level voltage of a bipolar semiconductor integrated circuit by using a level conversion element 50 having a bipolar structure, for example, a BiCMOS gate array as a connection circuit, The input was made to the input buffer 60 of the ECL level voltage of the bipolar semiconductor integrated circuit.
【0003】[0003]
【発明が解決しようとする課題】従来のCMOS型半導
体集積回路とバイポーラ型半導体集積回路間の接続回路
は、出力回路の負荷が大きいために動作速度が遅くな
り、高速の信号伝搬が困難である欠点があった。また、
レベル変換素子を用いているため、二つの半導体集積回
路以外にレベル変換素子の挿入が必要であり、そのた
め、消費電力が増大する欠点があった。A conventional connection circuit between a CMOS semiconductor integrated circuit and a bipolar semiconductor integrated circuit has a low operation speed due to a large load on an output circuit, and it is difficult to transmit signals at high speed. There were drawbacks. Also,
Since the level conversion element is used, it is necessary to insert a level conversion element in addition to the two semiconductor integrated circuits, and there is a disadvantage that power consumption increases.
【0004】本発明の目的は、前記の欠点を除去するこ
とにより、高速の信号伝搬が可能で、かつ消費電力の小
さい半導体集積回路間の接続回路を提供することにあ
る。An object of the present invention is to provide a connection circuit between semiconductor integrated circuits that can transmit signals at high speed and consumes less power by eliminating the above-mentioned disadvantages.
【0005】[0005]
【課題を解決するための手段】本発明は、第一の半導体
集積回路と、第二の半導体集積回路と、前記第一の半導
体集積回路の出力信号を前記第二の半導体集積回路に入
力する信号伝搬手段とを備えた半導体集積回路間の接続
回路において、前記信号伝搬手段は、前記第一の半導体
集積回路内に含まれ、内部信号が入力される入力端子
と、電源と接地電位間に縦続接続された第一および第二
のNチャネルMOSトランジスタと、第一および第二の
NチャネルMOSトランジスタの共通接続点から取り出
された第一の出力端子と、前記入力端子に入力される入
力信号を入力し、前記第一および第二のNチャネルMO
Sトランジスタのゲートに対して互いに逆相のゲート電
圧を印加する第一のゲート電圧回路とを含む出力回路
と、前記出力回路の出力端子が接続された前記第二の半
導体集積回路の第一の入力端子に一端が接続され他端が
接地電位に接続された第一の終端抵抗とを含むことを特
徴とする。According to the present invention, a first semiconductor integrated circuit, a second semiconductor integrated circuit, and an output signal of the first semiconductor integrated circuit are input to the second semiconductor integrated circuit. In the connection circuit between the semiconductor integrated circuits having signal propagation means, the signal propagation means is included in the first semiconductor integrated circuit, an input terminal to which an internal signal is input, and a power supply and a ground potential First and second N-channel MOS transistors connected in cascade, a first output terminal extracted from a common connection point of the first and second N-channel MOS transistors, and an input signal input to the input terminal And the first and second N-channel MOs
An output circuit including a first gate voltage circuit that applies gate voltages of opposite phases to the gate of the S transistor; and a first gate circuit of the second semiconductor integrated circuit to which an output terminal of the output circuit is connected. A first terminal resistor having one end connected to the input terminal and the other end connected to the ground potential.
【0006】また、本発明は、請求項1に記載の半導体
集積回路間の接続回路において、前記信号伝搬手段は、
前記第一の半導体集積回路内に含まれ、第二の出力端子
が前記第二の半導体集積回路の第二の入力端子に接続さ
れ基準信号を出力する基準信号出力回路を含むことがで
きる。Further, according to the present invention, in the connection circuit between the semiconductor integrated circuits according to the first aspect, the signal propagation means includes:
A reference signal output circuit included in the first semiconductor integrated circuit and having a second output terminal connected to a second input terminal of the second semiconductor integrated circuit and outputting a reference signal can be included.
【0007】また、本発明は、前記基準信号出力回路
は、ドレインおよびゲートがともに前記電源に接続され
た第三のNチャネルMOSトランジスタと、ドレインが
前記第三のNチャネルMOSトランジスタのソースにソ
ースが接地電位にゲートが前記電源にそれぞれ接続され
た第四のNチャネルMOSトランジスタと、ドレインが
前記電源にゲートが前記第三および第四のNチャネルM
OSトランジスタの共通接続点にそれぞれ接続された第
五のNチャネルMOSトランジスタと、ドレインが前記
第五のNチャネルMOSトランジスタのソースおよび前
記第二の出力端子にソースが接地電位にゲートが前記電
源にそれぞれ接続された第六のNチャネルMOSトラン
ジスタとを含むことができる。In the present invention, the reference signal output circuit includes a third N-channel MOS transistor having a drain and a gate connected to the power supply, and a drain connected to a source of the third N-channel MOS transistor. A fourth N-channel MOS transistor having a gate connected to the power supply and a drain connected to the power supply, and a drain connected to the power supply and a gate connected to the third and fourth N-channel MOS transistors.
A fifth N-channel MOS transistor connected to a common connection point of the OS transistors, a drain connected to the source and the second output terminal of the fifth N-channel MOS transistor, a source connected to the ground potential, and a gate connected to the power supply. And a sixth N-channel MOS transistor connected to each other.
【0008】また、本発明は、第一の半導体集積回路
と、第二の半導体集積回路と、前記第一の半導体集積回
路の出力信号を前記第二の半導体集積回路に入力する信
号伝搬手段とを備えた半導体集積回路間の接続回路にお
いて、前記信号伝搬手段は、前記第一の半導体集積回路
内に含まれ、内部信号が入力される入力端子と、電源と
接地電位間に縦続接続された第一および第二のPチャネ
ルMOSトランジスタと、この第一および第二のPチャ
ネルMOSトランジスタの共通接続点から取り出された
第一の出力端子と、前記入力端子に入力される入力信号
を入力し、前記第一および第二のPチャネルMOSトラ
ンジスタのゲートに対して互いに逆相のゲート電圧を印
加する第一のゲート電圧回路と、前記電源と接地電位間
に縦続接続された第三および第四のPチャネルMOSト
ランジスタと、この第三および第四のPチャネルMOS
トランジスタの共通接続点から取り出された第二の出力
端子と、前記入力端子に入力される入力信号を入力し、
前記第三および第四のPチャネルMOSトランジスタの
ゲートに対してそれぞれ前記第二および第一のPチャネ
ルMOSトランジスタのゲート電圧と同相のゲート電圧
を印加する第二のゲート電圧回路とを含む出力回路と、
前記出力回路の第一および第二の出力端子がそれぞれ接
続された前記第二の半導体集積回路の第一および第二の
入力端子に一端がそれぞれ接続され他端が前記電源にそ
れぞれ接続された第一および第二の終端抵抗とを含むこ
とを特徴とする。Further, the present invention provides a first semiconductor integrated circuit, a second semiconductor integrated circuit, and signal propagation means for inputting an output signal of the first semiconductor integrated circuit to the second semiconductor integrated circuit. In the connection circuit between semiconductor integrated circuits, the signal propagation means is included in the first semiconductor integrated circuit, and is cascaded between an input terminal to which an internal signal is input and a power supply and a ground potential. First and second P-channel MOS transistors, a first output terminal taken out from a common connection point of the first and second P-channel MOS transistors, and an input signal input to the input terminal. A first gate voltage circuit for applying gate voltages of mutually opposite phases to the gates of the first and second P-channel MOS transistors, and a first gate voltage circuit cascaded between the power supply and a ground potential. A and fourth P-channel MOS transistor, the third and fourth P-channel MOS
A second output terminal extracted from the common connection point of the transistors, and an input signal input to the input terminal,
A second gate voltage circuit for applying a gate voltage having the same phase as the gate voltage of the second and first P-channel MOS transistors to the gates of the third and fourth P-channel MOS transistors, respectively. When,
One end is respectively connected to the first and second input terminals of the second semiconductor integrated circuit to which the first and second output terminals of the output circuit are respectively connected, and the other end is connected to the power supply, respectively. And a first and a second terminating resistor.
【0009】また、本発明は、第一の半導体集積回路
と、第二の半導体集積回路と、前記第一の半導体集積回
路の出力信号を前記第二の半導体集積回路に入力する信
号伝搬手段とを備えた半導体集積回路間の接続回路にお
いて、前記信号伝搬手段は、前記第一の半導体集積回路
内に含まれ、内部信号が入力される入力端子と、電源と
接地電位間に縦続接続された第一および第二のNチャネ
ルMOSトランジスタと、この第一および第二のNチャ
ネルMOSトランジスタの共通接続点から取り出された
第一の出力端子と、前記入力端子に入力される入力信号
を入力し前記第一および第二のNチャネルMOSトラン
ジスタのゲートに対して互いに逆相のゲート電圧を印加
する第一のゲート電圧回路と、前記電源と接地電位間に
縦続接続された第三および第四のNチャネルMOSトラ
ンジスタと、この第三および第四のNチャネルMOSト
ランジスタの共通接続点から取り出された第二の出力端
子と、前記入力端子に入力された入力信号を入力し、前
記第三および第四のNチャネルMOSトランジスタのゲ
ートに対してそれぞれ第二および第一のNチャネルMO
Sトランジスタのゲート電圧と同相のゲート電圧を印加
する第二のゲート電圧回路とを含む出力回路と、前記出
力回路の第一および第二の出力端子がそれぞれ接続され
た前記第二の半導体集積回路の第一および第二の入力端
子に一端がそれぞれ接続され他端が接地電位にそれぞれ
接続された第三および第四の終端抵抗とを含むことを特
徴とする。Further, the present invention provides a first semiconductor integrated circuit, a second semiconductor integrated circuit, and signal propagation means for inputting an output signal of the first semiconductor integrated circuit to the second semiconductor integrated circuit. In the connection circuit between semiconductor integrated circuits, the signal propagation means is included in the first semiconductor integrated circuit, and is cascaded between an input terminal to which an internal signal is input and a power supply and a ground potential. First and second N-channel MOS transistors, a first output terminal extracted from a common connection point of the first and second N-channel MOS transistors, and an input signal input to the input terminal. A first gate voltage circuit for applying gate voltages of opposite phases to the gates of the first and second N-channel MOS transistors; and a third cascade-connected between the power supply and a ground potential. And a fourth N-channel MOS transistor; a second output terminal extracted from a common connection point of the third and fourth N-channel MOS transistors; and an input signal input to the input terminal. The second and first N-channel MOS transistors are respectively connected to the gates of the third and fourth N-channel MOS transistors.
An output circuit including a second gate voltage circuit for applying a gate voltage having the same phase as the gate voltage of the S transistor; and the second semiconductor integrated circuit to which first and second output terminals of the output circuit are connected, respectively. And third and fourth terminating resistors having one end connected to the first and second input terminals and the other end connected to the ground potential, respectively.
【0010】また、本発明は、前記第一および第二のゲ
ート電圧回路は、前記入力端子を直接一方のMOSトラ
ンジスタのゲートに接続する接続線と、入力が前記入力
端子に出力が他方のMOSトランジスタのゲートに接続
された第一のインバータ回路とを含むことができる。In the present invention, the first and second gate voltage circuits preferably include a connection line for directly connecting the input terminal to the gate of one of the MOS transistors, an input having an input to the input terminal and an output having the other MOS transistor. A first inverter circuit connected to the gate of the transistor.
【0011】また、本発明は、前記第一および第二のゲ
ート電圧回路は、入力が前記入力端子に出力が一方のM
OSトランジスタのゲートに接続された第二のインバー
タ回路と、入力が前記入力端子に接続された第三のイン
バータ回路と、入力が前記第三のインバータ回路の出力
に出力が他方のMOSトランジスタのゲートにそれぞれ
接続された第四のインバータ回路とを含むことができ
る。Further, according to the present invention, in the first and second gate voltage circuits, an input is provided to the input terminal and an output is provided to one of the M terminals.
A second inverter circuit connected to the gate of the OS transistor; a third inverter circuit having an input connected to the input terminal; an input being an output of the third inverter circuit and an output being a gate of the other MOS transistor; And a fourth inverter circuit respectively connected to the third inverter circuit.
【0012】また、本発明は、前記第一の半導体集積回
路はCMOS型半導体集積回路であり、前記第二の半導
体集積回路はバイポーラ型半導体集積回路であることが
好ましい。In the present invention, the first semiconductor integrated circuit is preferably a CMOS type semiconductor integrated circuit, and the second semiconductor integrated circuit is preferably a bipolar type semiconductor integrated circuit.
【0013】また、本発明は、前記第一の半導体集積回
路はCMOS型半導体集積回路であり、前記第二の半導
体集積回路はMOS型半導体集積回路であることが好ま
しい。Further, in the present invention, it is preferable that the first semiconductor integrated circuit is a CMOS type semiconductor integrated circuit and the second semiconductor integrated circuit is a MOS type semiconductor integrated circuit.
【0014】また、本発明は、前記第一の半導体集積回
路はMOS型半導体集積回路であり、前記第二の半導体
集積回路はバイポーラ型半導体集積回路であることが好
ましい。In the present invention, it is preferable that the first semiconductor integrated circuit is a MOS type semiconductor integrated circuit, and the second semiconductor integrated circuit is a bipolar type semiconductor integrated circuit.
【0015】[0015]
【作用】第一の半導体集積回路内の出力回路はプシュプ
ル増幅器を構成し、終端抵抗とにより、第二の半導体集
積回路の入力端子の信号の入力電位を、出力回路を構成
するトランジスタがNチャネルMOSトランジスタの場
合には、VTNをNチャネルMOSトランジスタのしき
い値電圧として、(電源電圧−VTN)と接地電位との
間の入力電位VIHとなり、PチャネルMOSトランジ
スタの場合には、VTPをPチャネルMOSトランジス
タのしきい値電圧として、VTPと電源電圧との間の入
力電位VILとなる。The output circuit in the first semiconductor integrated circuit constitutes a push-pull amplifier, and the terminating resistor determines the input potential of the signal at the input terminal of the second semiconductor integrated circuit. In the case of a MOS transistor, VTN is set as the threshold voltage of the N-channel MOS transistor, and becomes an input potential VIH between (power supply voltage-VTN) and the ground potential. In the case of a P-channel MOS transistor, VTP is set to P The input potential VIL between VTP and the power supply voltage is set as the threshold voltage of the channel MOS transistor.
【0016】これにより、出力回路の入力端子に論理レ
ベル「1」および「0」が入力されたときの第二の半導
体集積回路の入力端子の入力信号の論理振幅は、出力回
路がNチャネルMOSトランジスタの場合には、接地電
位から入力電位VIHとなり、PチャネルMOSトラン
ジスタの場合には、入力電位VILから電源電圧とな
り、入力電位VIHまたはVILが第二の半導体集積回
路の入力回路のしきい値電圧より高いとき論理「1」
が、低いとき論理「0」が入力されたと判定できる。Accordingly, when the logic levels "1" and "0" are inputted to the input terminal of the output circuit, the logic amplitude of the input signal at the input terminal of the second semiconductor integrated circuit is determined by the N-channel MOS In the case of a transistor, the potential changes from the ground potential to the input potential VIH. In the case of a P-channel MOS transistor, the potential changes from the input potential VIL to the power supply voltage, and the input potential VIH or VIL becomes the threshold value of the input circuit of the second semiconductor integrated circuit. Logic "1" when higher than voltage
Is low, it can be determined that logic "0" has been input.
【0017】さらに、例えば、入力回路が差動回路のよ
うに第一および第二の入力端子を有している場合には、
基準信号出力回路により、前記論理振幅の中間電位を有
する基準信号を第二の入力端子に入力することで、第一
の入力端子への入力電位がこの中間電位よりも高いとき
論理「1」が、低いとき論理「0」が入力されたと判定
できる。また、この場合、基準信号出力回路の代わり
に、前記出力回路と、出力信号が反対の位相になる第二
の出力回路を設け、その出力信号を第二の入力端子に入
力する。この場合は、差動回路の正相入力端子への入力
電位が逆相入力端子への入力電位よりも高いとき論理
「1」を低いとき論理「0」と判定される。Further, for example, when the input circuit has first and second input terminals like a differential circuit,
By inputting a reference signal having an intermediate potential of the logic amplitude to the second input terminal by the reference signal output circuit, when the input potential to the first input terminal is higher than the intermediate potential, the logic “1” is output. , When it is low, it can be determined that logic “0” has been input. In this case, instead of the reference signal output circuit, the output circuit and a second output circuit whose output signals have opposite phases are provided, and the output signal is input to a second input terminal. In this case, when the input potential to the positive phase input terminal of the differential circuit is higher than the input potential to the negative phase input terminal, logic “1” is determined, and when it is low, logic “0” is determined.
【0018】従って、第一の半導体集積回路の論理振幅
が電源電圧よりも小となり、立ち上り立ち下り時間が短
くなり、高速に信号伝搬を行うことができるとともに、
レベル変換素子を用いることなく、信号の伝搬ができる
ので、消費電力を低減することが可能となる。Therefore, the logic amplitude of the first semiconductor integrated circuit is smaller than the power supply voltage, the rise and fall times are short, and the signal can be propagated at high speed.
Since signals can be propagated without using a level conversion element, power consumption can be reduced.
【0019】さらに、基準信号発生回路を出力回路と同
型のMOSトランジスタを用いることにより、製造ばら
つきや使用環境の変化に対し、前記第一および第二の入
力端子の電位の変動は同方向に傾くため、互いに打ち消
すことができ、安定な動作が可能である。Furthermore, by using a MOS transistor of the same type as the output circuit as the reference signal generating circuit, the fluctuations in the potentials of the first and second input terminals are inclined in the same direction with respect to manufacturing variations and changes in the use environment. Therefore, they can cancel each other, and stable operation can be performed.
【0020】また、第一および第二のゲート電圧回路
は、集積回路のトランジスタパターンの種類により、イ
ンバータ回路を1個または3個用いて構成できる。The first and second gate voltage circuits can be configured using one or three inverter circuits depending on the type of transistor pattern of the integrated circuit.
【0021】また、第一の半導体集積回路はMOS型ま
たはCMOS型半導体集積回路で、第二の半導体集積回
路はバイポーラ型またはMOS型半導体集積回路であっ
てよい。The first semiconductor integrated circuit may be a MOS or CMOS semiconductor integrated circuit, and the second semiconductor integrated circuit may be a bipolar or MOS semiconductor integrated circuit.
【0022】[0022]
【実施例】以下、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will be described below with reference to the drawings.
【0023】図1は本発明の第一実施例を示す回路図で
ある。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【0024】本第一実施例は、本発明の特徴とするとこ
ろの、NチャネルMOSトランジスタMN1およびMN
2と、インバータ回路IV1、IV2およびIV3とを
含む第一の半導体集積回路としてのCMOS型半導体集
積回路のプッシュプルの出力回路10と、第二の半導体
集積回路としてのバイポーラ半導体集積回路の入力回路
30と、入力回路30の入力端子ID2に接続された終
端抵抗Rとを含んでいる。The first embodiment is characterized by N-channel MOS transistors MN1 and MN
2, a push-pull output circuit 10 of a CMOS semiconductor integrated circuit as a first semiconductor integrated circuit including inverter circuits IV1, IV2 and IV3, and an input circuit of a bipolar semiconductor integrated circuit as a second semiconductor integrated circuit 30 and a terminating resistor R connected to the input terminal ID2 of the input circuit 30.
【0025】そして、出力回路10の入力端子ID1は
インバータ回路IV1およびIV2の入力端子に接続さ
れ、インバータ回路IV1の出力端子は、インバータ回
路IV3の入力端子に接続され、インバータ回路IV2
およびIV3の出力端子はそれぞれ、NチャネルMOS
トランジスタMN2およびMN1のゲートに接続され、
NチャネルMOSトランジスタMN2のソースは接地電
位に接続され、NチャネルMOSトランジスタMN1の
ドレインは電源電位に接続され、NチャネルMOSトラ
ンジスタMN1のソースとNチャネルMOSトランジス
タMN2のドレインとが接続されるとともに、MOS型
半導体集積回路の出力端子OD1に接続される。さら
に、出力回路10の出力端子OD1と入力回路30の入
力端子ID2とが接続され、終端抵抗Rを介して接地電
位に接続される。ここで、インバータ回路IV1、IV
2およびIV3はゲート電圧回路を構成している。The input terminal ID1 of the output circuit 10 is connected to the input terminals of the inverter circuits IV1 and IV2. The output terminal of the inverter circuit IV1 is connected to the input terminal of the inverter circuit IV3.
And IV3 output terminals are N-channel MOS
Connected to the gates of transistors MN2 and MN1;
The source of N-channel MOS transistor MN2 is connected to the ground potential, the drain of N-channel MOS transistor MN1 is connected to the power supply potential, the source of N-channel MOS transistor MN1 is connected to the drain of N-channel MOS transistor MN2, It is connected to the output terminal OD1 of the MOS type semiconductor integrated circuit. Further, the output terminal OD1 of the output circuit 10 and the input terminal ID2 of the input circuit 30 are connected, and are connected to the ground potential via the terminating resistor R. Here, the inverter circuits IV1, IV
2 and IV3 constitute a gate voltage circuit.
【0026】次に、本第一実施例の動作について説明す
る。Next, the operation of the first embodiment will be described.
【0027】出力回路10の入力端子ID1に論理レベ
ル「1」が入力されると、NチャネルMOSトランジス
タMN1が「オン」状態になり出力回路10の出力信号
電位は(電源電位−NチャネルMOSトランジスタMN
1のしきい値電圧VTN)まで上がるが、入力回路30
の入力端子ID2の入力電位は終端抵抗Rの抵抗値によ
り(電源電圧−VTN)と接地電位との間の電位VIH
になる。When a logic level "1" is input to the input terminal ID1 of the output circuit 10, the N-channel MOS transistor MN1 is turned on, and the output signal potential of the output circuit 10 becomes (power supply potential-N-channel MOS transistor). MN
1 threshold voltage VTN), but the input circuit 30
The input potential of the input terminal ID2 is the potential VIH between (power supply voltage-VTN) and the ground potential depending on the resistance value of the terminating resistor R.
become.
【0028】一方、出力回路10の入力端子ID1に論
理レベル「0」が入力されるとNチャネルMOSトラン
ジスタMN2が「オン」状態になり、出力回路10の出
力信号電位は接地電位まで下がる。On the other hand, when a logic level "0" is input to input terminal ID1 of output circuit 10, N-channel MOS transistor MN2 is turned on, and the output signal potential of output circuit 10 drops to the ground potential.
【0029】すなわち、入力回路30の入力端子ID2
の入力信号の論理振幅は接地電位からVIHとなり、入
力回路30の入力端子ID2の電位が入力回路30のし
きい値電位より高い電位の場合論理「1」が、低い電位
の場合論理「0」が入力されたと判断される。That is, the input terminal ID2 of the input circuit 30
Has a logic amplitude of VIH from the ground potential, the logic "1" when the potential of the input terminal ID2 of the input circuit 30 is higher than the threshold potential of the input circuit 30, and the logic "0" when the potential of the input terminal ID2 is low. Is determined to have been input.
【0030】以上説明したように、本第一実施例は、C
MOS構造の第一の半導体集積回路の出力回路にNチャ
ネル型プッシュプル回路を用い、バイポーラ構造または
MOS構造の第二の半導体集積回路の入力回路に接続す
ることにより、信号伝搬をレベル変換素子を用いること
なくバイポーラ構造またはMOS構造の第二の半導体集
積回路のレベルに変換することができる。As described above, in the first embodiment, C
An N-channel push-pull circuit is used as an output circuit of a first semiconductor integrated circuit having a MOS structure, and the output circuit is connected to an input circuit of a second semiconductor integrated circuit having a bipolar structure or a MOS structure. The conversion can be made to the level of the second semiconductor integrated circuit having the bipolar structure or the MOS structure without using it.
【0031】また、出力回路の論理振幅を電源電圧より
小さくすることにより、立ち上がり立ち下がり時間が小
さくなることによって、従来より高速に信号伝搬するこ
とができる。Further, by making the logic amplitude of the output circuit smaller than the power supply voltage, the rise and fall time becomes shorter, so that the signal can be propagated at a higher speed than in the prior art.
【0032】図2は本発明の第二実施例を示す回路図で
ある。FIG. 2 is a circuit diagram showing a second embodiment of the present invention.
【0033】本第二実施例は、出力回路10aとして、
本発明の特徴とするところの、図1の第一実施例の出力
回路10において、インバータ回路IV3をNチャネル
MOSトランジスタMN1のゲート回路ではなく、Nチ
ャネルMOSトランジスタMN2のゲート回路に挿入し
たものである。In the second embodiment, as the output circuit 10a,
In the output circuit 10 of the first embodiment shown in FIG. 1, the inverter circuit IV3 is not a gate circuit of the N-channel MOS transistor MN1 but a gate circuit of the N-channel MOS transistor MN2. is there.
【0034】本第二実施例の動作は、入力端子ID1に
入力される入力信号のレベルに対して、第一実施例とは
逆位相の出力信号が出力される点が異なるだけで、第一
実施例と同様の動作を行う。The operation of the second embodiment differs from that of the first embodiment only in that an output signal having an opposite phase to that of the first embodiment is output with respect to the level of the input signal input to the input terminal ID1. The same operation as in the embodiment is performed.
【0035】また、図1のおよび図2の回路において、
ゲート電圧回路は、インバータ回路2個の辺はインバー
タ回路なしで直接入力端子ID1とゲートとを接続して
も、同様の動作を行うことはもちろんである。このこと
は後述の実施例においても同様である。In the circuits shown in FIGS. 1 and 2,
Of course, the gate voltage circuit performs the same operation even when the two sides of the inverter circuit directly connect the input terminal ID1 and the gate without the inverter circuit. This is the same in the embodiments described later.
【0036】図3は本発明の第三実施例を示す回路図で
ある。FIG. 3 is a circuit diagram showing a third embodiment of the present invention.
【0037】本第三実施例は、図1の第一実施例におい
て、入力回路30が差動増幅器31を含む入力回路30
aの場合で、第一の半導体集積回路としてCMOS型半
導体集積回路が、出力回路10のほかに、本発明の特徴
とするところの、NチャネルMOSトランジスタMN
3、MN4、MN5およびMN6を含む基準信号出力回
路20を備えている。The third embodiment differs from the first embodiment shown in FIG.
In the case (a), a CMOS semiconductor integrated circuit is used as the first semiconductor integrated circuit in addition to the output circuit 10 and an N-channel MOS transistor MN which is a feature of the present invention.
3, a reference signal output circuit 20 including MN4, MN5 and MN6.
【0038】そして、基準信号出力回路20の、Nチャ
ネルMOSトランジスタMN3のドレインとゲート、N
チャネルMOSトランジスタMN4のゲート、Nチャネ
ルMOSトランジスタMN5のドレイン、およびNチャ
ネルMOSトランジスタMN6のゲートは電源に接続さ
れ、NチャネルMOSトランジスタMN4のソースとN
チャネルMOSトランジスタMN6のソースは接地電位
に接続される。NチャネルMOSトランジスタMN3の
ソースとNチャネルMOSトランジスタMN4のドレイ
ンはNチャネルMOSトランジスタMN5のゲートに接
続され、さらに、NチャネルMOSトランジスタMN5
のソースとNチャネルMOSトランジスタMN6のドレ
インが出力端子OD2に接続される。そして、この出力
端子OD2は、差動増幅器31の逆相入力端子が接続さ
れた入力回路30aの第二の入力端子ID3に接続され
る。The drain and gate of the N-channel MOS transistor MN3 of the reference signal output circuit 20,
The gate of the channel MOS transistor MN4, the drain of the N-channel MOS transistor MN5, and the gate of the N-channel MOS transistor MN6 are connected to the power supply, and the source of the N-channel MOS transistor MN4 and the N
The source of channel MOS transistor MN6 is connected to the ground potential. The source of N-channel MOS transistor MN3 and the drain of N-channel MOS transistor MN4 are connected to the gate of N-channel MOS transistor MN5.
And the drain of N-channel MOS transistor MN6 are connected to output terminal OD2. The output terminal OD2 is connected to the second input terminal ID3 of the input circuit 30a to which the negative-phase input terminal of the differential amplifier 31 is connected.
【0039】次に、本第三実施例の動作について説明す
る。出力回路10の動作は、前述の第一実施例と同じで
あり、入力回路30aの入力端子ID2の入力信号の論
理振幅は接地電位からVIH{(電源電圧−VTN)と
接地電位との間の電位}となる。Next, the operation of the third embodiment will be described. The operation of the output circuit 10 is the same as that of the first embodiment, and the logical amplitude of the input signal of the input terminal ID2 of the input circuit 30a is between VIH {(power supply voltage -VTN) and the ground potential. It becomes potential}.
【0040】次に、基準信号出力回路20において、N
チャネルMOSトランジスタMN3およびMN4のゲー
トはともに電源に接続されており、両トランジスタMN
3およびMN4は常に「オン」状態となり、Nチャネル
MOSトランジスタMN5のゲートの電位は(電源電圧
−NチャネルMOSトランジスタMN3のしきい値電
圧)と接地電位との間の電位で、NチャネルMOSトラ
ンジスタMN3とMN4のソース−ドレイン電極間の抵
抗比により決定される。同様に、NチャネルMOSトラ
ンジスタMN5およびMN6はともに「オン」状態であ
り、出力端子OD2の信号電位は、(電源電圧−Nチャ
ネルMOSトランジスタMN5のしきい値電圧)と接地
電位との間の電位で、NチャネルMOSトランジスタM
N5とMN6のソース−ドレイン電極間の抵抗比により
決定されるが、出力回路10の入力端子ID1の論理振
幅の中間電位となるように設定することにより、入力回
路30aの入力端子ID2の電位が入力端子ID3の電
位に比べ高い電位の場合論理「1」を、低い電位の場合
論理「0」を検出することができる。Next, in the reference signal output circuit 20, N
The gates of the channel MOS transistors MN3 and MN4 are both connected to the power supply,
3 and MN4 are always in the "ON" state, and the potential of the gate of N-channel MOS transistor MN5 is a potential between (power supply voltage-threshold voltage of N-channel MOS transistor MN3) and the ground potential. It is determined by the resistance ratio between the source-drain electrodes of MN3 and MN4. Similarly, N-channel MOS transistors MN5 and MN6 are both in the "ON" state, and the signal potential of output terminal OD2 is a potential between (power supply voltage-threshold voltage of N-channel MOS transistor MN5) and the ground potential. And the N-channel MOS transistor M
Although determined by the resistance ratio between the source-drain electrodes of N5 and MN6, the potential of the input terminal ID2 of the input circuit 30a is set by setting it to be the intermediate potential of the logical amplitude of the input terminal ID1 of the output circuit 10. A logic "1" can be detected when the potential is higher than the potential of the input terminal ID3, and a logic "0" can be detected when the potential is lower than the potential of the input terminal ID3.
【0041】本第三実施例においては、CMOS型半導
体集積回路の出力端子OD1およびOD2をそれぞれバ
イポーラ型半導体集積回路の入力端子ID2およびID
3に接続し、さらに、CMOS型半導体集積回路の出力
回路10と基準信号出力回路20とをすべてNチャネル
MOSトランジスタのみで構成しているので、製造ばら
つきや使用環境の変化に対し、バイポーラ型半導体集積
回路の入力端子ID2と入力端子ID3の電位の変動は
同方向に傾くため、互いに打ち消すことができる利点が
ある。In the third embodiment, the output terminals OD1 and OD2 of the CMOS semiconductor integrated circuit are connected to the input terminals ID2 and ID of the bipolar semiconductor integrated circuit, respectively.
3 and furthermore, the output circuit 10 and the reference signal output circuit 20 of the CMOS semiconductor integrated circuit are all composed of only N-channel MOS transistors. Fluctuations in the potential of the input terminal ID2 and the potential of the input terminal ID3 of the integrated circuit are inclined in the same direction, so that there is an advantage that they can cancel each other.
【0042】図4は本発明の第四実施例を示す回路図で
ある。FIG. 4 is a circuit diagram showing a fourth embodiment of the present invention.
【0043】本第四実施例は、本発明の特徴とするとこ
ろの、PチャネルMOSトランジスタMP1、MP2、
MP3およびMP4と、インバータ回路IV11、IV
12、IV13、IV14、IV15およびIV16と
を含む、第一の半導体集積回路としての、CMOS型半
導体集積回路の出力回路10bと、第二の半導体集積回
路としての、バイポーラ型半導体集積回路の、差動増幅
器31を含む入力回路30aと、入力回路30aの入力
端子ID2およびID3にそれぞれ接続された終端抵抗
R1およびR2とを含んでいる。ここで、差動増幅器3
1の正相入力端子は入力端子ID2に接続され、逆相入
力端子は入力端子ID3に接続される。The fourth embodiment is characterized in that P-channel MOS transistors MP1, MP2,
MP3 and MP4 and inverter circuits IV11 and IV
The difference between the output circuit 10b of the CMOS type semiconductor integrated circuit as the first semiconductor integrated circuit and the bipolar type semiconductor integrated circuit as the second semiconductor integrated circuit including the elements 12, 13, IV13, IV14, IV15 and IV16. It includes an input circuit 30a including a dynamic amplifier 31, and termination resistors R1 and R2 connected to input terminals ID2 and ID3 of the input circuit 30a, respectively. Here, the differential amplifier 3
One positive-phase input terminal is connected to the input terminal ID2, and the negative-phase input terminal is connected to the input terminal ID3.
【0044】そして、出力回路10bの入力端子ID1
は、インバータ回路IV11、IV12、IV13およ
びIV14の入力端子に接続され、インバータ回路IV
12の出力端子はインバータ回路IV15の入力端子に
接続され、インバータ回路IV11およびIV15の出
力端子はそれぞれPチャネルMOSトランジスタMP1
およびMP2のゲートに接続され、PチャネルMOSト
ランジスタMP1のソースは電源に接続され、Pチャネ
ルMOSトランジスタMP2のドレインは接地電位に接
続され、PチャネルMOSトランジスタMP1のドレイ
ンはPチャネルMOSトランジスタMP2のソースに接
続され、CMOS型半導体集積回路の出力OD1とされ
る。インバータ回路IV16およびIV14の出力端子
はそれぞれPチャネルMOSトランジスタMP3および
MP4のゲートに接続され、PチャネルMOSトランジ
スタMP3のソースは電源に接続され、PチャネルMO
SトランジスタMP4のドレインは接地電位に接続さ
れ、PチャネルMOSトランジスタMP3のドレインは
PチャネルMOSトランジスタMP4のソースと接続さ
れ、CMOS型半導体集積回路の出力端子OD2とされ
る。ここで、インバータ回路IV11、IV12および
IV15は第一のゲート電圧回路を構成し、インバータ
回路IV13、IV14およびIV16は第二のゲート
電圧回路を構成する。The input terminal ID1 of the output circuit 10b
Are connected to the input terminals of inverter circuits IV11, IV12, IV13 and IV14,
12 is connected to the input terminal of the inverter circuit IV15, and the output terminals of the inverter circuits IV11 and IV15 are connected to the P-channel MOS transistor MP1 respectively.
And the gate of MP2, the source of P-channel MOS transistor MP1 is connected to the power supply, the drain of P-channel MOS transistor MP2 is connected to the ground potential, and the drain of P-channel MOS transistor MP1 is the source of P-channel MOS transistor MP2. To the output OD1 of the CMOS semiconductor integrated circuit. The output terminals of inverter circuits IV16 and IV14 are connected to the gates of P-channel MOS transistors MP3 and MP4, respectively, and the source of P-channel MOS transistor MP3 is connected to the power supply.
The drain of the S transistor MP4 is connected to the ground potential, the drain of the P-channel MOS transistor MP3 is connected to the source of the P-channel MOS transistor MP4, and serves as the output terminal OD2 of the CMOS semiconductor integrated circuit. Here, inverter circuits IV11, IV12 and IV15 constitute a first gate voltage circuit, and inverter circuits IV13, IV14 and IV16 constitute a second gate voltage circuit.
【0045】そして、出力回路10bの出力端子OD1
と入力回路30aの入力端子ID2とが接続され、さら
に終端抵抗R1を介して電源と接続され、出力回路10
bの出力端子OD2と入力回路10bの入力端子ID3
とが接続され、さらに終端抵抗R2を介して電源と接続
される。The output terminal OD1 of the output circuit 10b
Is connected to the input terminal ID2 of the input circuit 30a, and further connected to the power supply via the terminating resistor R1.
b output terminal OD2 and input circuit ID of input circuit 10b
Are connected, and further connected to a power supply via a terminating resistor R2.
【0046】次に、本第四実施例の動作について説明す
る。Next, the operation of the fourth embodiment will be described.
【0047】出力回路10bは4個のPチャネルMOS
トランジスタを用いたプッシュプル増幅器を構成してい
る。出力回路10bの入力端子ID1に論理レベル
「0」が入力されると、PチャネルMOSトランジスタ
MP2およびMP3が「オン」状態になる。Pチャネル
MOSトランジスタMP2が「オン」状態になると、出
力回路10bの出力端子OD1の信号電位はPチャネル
MOSトランジスタMP2のしきい値電圧VTPまで下
がるが、入力回路30aの入力端子ID2の入力電位は
終端抵抗R1の抵抗値によりVTPから電源電圧までの
間の電位VILになる。一方、PチャネルMOSトラン
ジスタMP3が「オン」状態になると、出力回路10b
の出力端子OD2の信号電位は電源電位まで上がる。The output circuit 10b has four P-channel MOSs.
A push-pull amplifier using transistors is configured. When a logic level “0” is input to the input terminal ID1 of the output circuit 10b, the P-channel MOS transistors MP2 and MP3 are turned on. When the P-channel MOS transistor MP2 is turned on, the signal potential of the output terminal OD1 of the output circuit 10b drops to the threshold voltage VTP of the P-channel MOS transistor MP2, but the input potential of the input terminal ID2 of the input circuit 30a becomes The potential becomes VIL between VTP and the power supply voltage depending on the resistance value of the terminating resistor R1. On the other hand, when the P-channel MOS transistor MP3 is turned on, the output circuit 10b
The signal potential of the output terminal OD2 rises to the power supply potential.
【0048】入力端子ID1に論理レベル「1」が入力
されると、PチャネルMOSトランジスタMP1および
MP4が「オン」状態になる。PチャネルMOSトラン
ジスタMP1が「オン」状態になると、出力端子OD1
の信号電位は電源電位まで上がる。またPチャネルMO
SトランジスタMP4が「オン」状態になると、出力端
子OD2の信号電位はPチャネルMOSトランジスタM
P4のしきい値電圧VTPまで下がるが、入力回路30
aの入力端子ID3の入力電位は終端抵抗R2の抵抗値
によりVTPから電源電圧までの間の電位VILにな
る。When a logic level "1" is input to input terminal ID1, P channel MOS transistors MP1 and MP4 are turned on. When the P-channel MOS transistor MP1 is turned on, the output terminal OD1
Signal potential rises to the power supply potential. P-channel MO
When the S-transistor MP4 is turned on, the signal potential of the output terminal OD2 becomes the P-channel MOS transistor M
Although the voltage drops to the threshold voltage VTP of P4, the input circuit 30
The input potential of the input terminal ID3a becomes the potential VIL between VTP and the power supply voltage depending on the resistance value of the terminating resistor R2.
【0049】すなわち、入力回路30aの入力端子ID
2とID3間の入力信号の論理振幅はVILから電源電
位となる。That is, the input terminal ID of the input circuit 30a
The logical amplitude of the input signal between 2 and ID3 changes from VIL to the power supply potential.
【0050】バイポーラ型半導体集積回路の入力回路3
0aは、差動増幅器31を含んでおり、入力端子ID2
の電位が入力端子ID3の電位に比べ高い電位の場合論
理「1」を、低い電位の場合論理「0」を検出する。Input circuit 3 of bipolar semiconductor integrated circuit
0a includes the differential amplifier 31 and the input terminal ID2
The logic "1" is detected when the potential of the input terminal ID3 is higher than the potential of the input terminal ID3, and the logic "0" is detected when the potential of the input terminal ID3 is lower than the potential of the input terminal ID3.
【0051】このようにして、伝搬信号をレベル変換素
子を用いることなくバイポーラ型半導体集積回路のレベ
ルに変換することができ、また、論理振幅を電源電圧よ
り小さくすることにより、立ち上がり立ち下がり時間が
短くなることによって、従来より高速に信号伝搬をする
ことができる。In this way, the propagation signal can be converted to the level of the bipolar semiconductor integrated circuit without using a level conversion element, and the rise and fall times can be reduced by making the logic amplitude smaller than the power supply voltage. By making the length shorter, signal propagation can be performed at higher speed than before.
【0052】図5は本発明の第五実施例を示す回路図で
ある。FIG. 5 is a circuit diagram showing a fifth embodiment of the present invention.
【0053】本第五実施例は、本発明の特徴とするとこ
ろの、NチャネルMOSトランジスタMN11、MN1
2、MN13およびMN14、ならびにインバータ回路
IV21、IV22、IV23、IV24、IV25お
よびIV26を含む出力回路10cと、それぞれ差動増
幅器31または32を含む入力回路30aまたは30b
と、終端抵抗R3およびR4、またはR5およびR6と
を備えている。The fifth embodiment is characterized in that N-channel MOS transistors MN11 and MN1 are characterized by the present invention.
2, an output circuit 10c including MN13 and MN14 and inverter circuits IV21, IV22, IV23, IV24, IV25 and IV26, and an input circuit 30a or 30b including a differential amplifier 31 or 32, respectively.
And termination resistors R3 and R4 or R5 and R6.
【0054】ここで、出力回路10cは第一の半導体集
積回路としてのCMOS型半導体集積回路内に構成さ
れ、入力端子ID1と、出力端子OD1およびOD2を
備えている。一方、入力回路30aまたは30bは、第
二の半導体集積回路としての、バイポーラ型半導体集積
回路内に構成され、それぞれ入力端子ID2およびID
3またはID4およびID5を備えている。Here, the output circuit 10c is configured in a CMOS type semiconductor integrated circuit as a first semiconductor integrated circuit, and has an input terminal ID1 and output terminals OD1 and OD2. On the other hand, the input circuit 30a or 30b is configured in a bipolar semiconductor integrated circuit as a second semiconductor integrated circuit, and has input terminals ID2 and ID2, respectively.
3 or ID4 and ID5.
【0055】そして、出力回路10cの入力端子ID1
はインバータ回路IV21、IV22、IV23および
IV24の入力端子に接続され、インバータ回路IV2
2の出力端子はインバータ回路IV25の入力端子に接
続され、インバータ回路IV21およびIV25の出力
端子はそれぞれ、NチャネルMOSトランジスタMN1
1およびMN12のゲートに接続され、NチャネルMO
SトランジスタMN11のドレインは電源に接続され、
NチャネルMOSトランジスタMN12のソースは接地
電位に接続され、NチャネルMOSトランジスタMN1
1のソースはNチャネルMOSトランジスタMN12の
ドレインと接続され、さらに出力端子OD1に接続され
る。インバータ回路IV26およびIV24の出力端子
はそれぞれ、NチャネルMOSトランジスタMN13お
よびMN14のゲートに接続され、NチャネルMOSト
ランジスタMN13のドレインは電源に接続され、Nチ
ャネルMOSトランジスタMN14のソースは接地電位
に接続され、NチャネルMOSトランジスタMN13の
ソースはNチャネルMOSトランジスタMN14のドレ
インと接続され、さらに出力端子OD2に接続される。
ここで、インバータ回路IV21、IV22およびIV
25は第一のゲート電圧回路を構成し、インバータ回路
IV23、IV24およびIV26は第二のゲート電圧
回路を構成する。The input terminal ID1 of the output circuit 10c
Is connected to the input terminals of inverter circuits IV21, IV22, IV23 and IV24, and inverter circuit IV2
2 is connected to the input terminal of inverter circuit IV25, and the output terminals of inverter circuits IV21 and IV25 are connected to N-channel MOS transistor MN1 respectively.
1 and the gates of MN12 and N-channel MO
The drain of the S transistor MN11 is connected to a power supply,
The source of N-channel MOS transistor MN12 is connected to the ground potential, and N-channel MOS transistor MN1
1 is connected to the drain of the N-channel MOS transistor MN12 and further connected to the output terminal OD1. The output terminals of inverter circuits IV26 and IV24 are connected to the gates of N-channel MOS transistors MN13 and MN14, the drain of N-channel MOS transistor MN13 is connected to the power supply, and the source of N-channel MOS transistor MN14 is connected to the ground potential. , N-channel MOS transistor MN13 has a source connected to the drain of N-channel MOS transistor MN14 and further connected to output terminal OD2.
Here, inverter circuits IV21, IV22 and IV
25 constitutes a first gate voltage circuit, and inverter circuits IV23, IV24 and IV26 constitute a second gate voltage circuit.
【0056】そして、出力回路10cの出力端子OD1
と入力回路30aの入力端子ID2、または入力回路3
0bの入力端子ID4とが接続され、終端抵抗R3また
はR5を介して接地電位と接続され、出力回路10cの
出力端子OD2と入力回路30aの入力端子ID3、ま
たは入力回路30bの入力端子ID5とが接続され、終
端抵抗R4またはR6を介して接地電位に接続される。The output terminal OD1 of the output circuit 10c
And the input terminal ID2 of the input circuit 30a or the input circuit 3
0b is connected to the input terminal ID4 of the output circuit 10c and the input terminal ID3 of the input circuit 30a or the input terminal ID5 of the input circuit 30b is connected to the ground potential via the terminating resistor R3 or R5. Connected to the ground potential via the terminating resistor R4 or R6.
【0057】次に、本第五実施例の動作について説明す
る。Next, the operation of the fifth embodiment will be described.
【0058】出力回路10cは4個のNチャネルMOS
トランジスタを用いたプッシュプル増幅器を構成してい
る。出力回路10cの入力端子ID1に論理レベル
「1」が入力されると、NチャネルMOSトランジスタ
MN12およびMN13が「オン」状態になる。Nチャ
ネルMOSトランジスタMN12が「オン」状態になる
と出力回路10cの出力端子OD1の信号電位は接地電
位まで下がる。一方、NチャネルMOSトランジスタM
N13が「オン」状態になると出力端子OD2の信号電
位は電源電圧からNチャネルMOSトランジスタMN1
3のしきい値電圧VTNを引いた値まで上がるが、入力
回路30aの入力端子ID2の入力電位は、終端抵抗R
3の抵抗値により(電源電位−VTN)から接地電位ま
での間の電位VIHになる。出力回路10cの入力端子
ID1に論理レベルが「0」が入力されると、Nチャネ
ルMOSトランジスタMN11およびMN14が「オ
ン」状態になる。NチャネルMOSトランジスタMN1
1が「オン」状態になると、出力端子OD1の電位は
(電源電位−しきい値電圧VTN)まで上がるが、入力
回路30aの入力端子ID2の入力電位は終端抵抗R3
の抵抗値により(電源電位−VTN)から接地電位まで
の間の電位VIHになる。またNチャネルMOSトラン
ジスタMN14が「オン」状態になると、出力回路10
cの出力端子OD2の信号電位は接地電位まで下がる。The output circuit 10c has four N-channel MOSs.
A push-pull amplifier using transistors is configured. When a logical level “1” is input to the input terminal ID1 of the output circuit 10c, the N-channel MOS transistors MN12 and MN13 are turned on. When the N-channel MOS transistor MN12 is turned on, the signal potential of the output terminal OD1 of the output circuit 10c drops to the ground potential. On the other hand, N-channel MOS transistor M
When N13 is turned on, the signal potential of the output terminal OD2 changes from the power supply voltage to the N-channel MOS transistor MN1.
3, but the input potential of the input terminal ID2 of the input circuit 30a is equal to the termination resistance RTN.
With the resistance value of 3, the potential becomes VIH between (power supply potential-VTN) and the ground potential. When a logic level “0” is input to input terminal ID1 of output circuit 10c, N-channel MOS transistors MN11 and MN14 are turned on. N channel MOS transistor MN1
1 is turned on, the potential of the output terminal OD1 rises to (power supply potential−threshold voltage VTN), but the input potential of the input terminal ID2 of the input circuit 30a changes to the terminating resistance R3.
Becomes the potential VIH between (power supply potential-VTN) and the ground potential. When the N-channel MOS transistor MN14 is turned on, the output circuit 10
The signal potential of the output terminal OD2 of c drops to the ground potential.
【0059】すなわち、入力回路30aの入力端子ID
2とID3間の入力信号の論理振幅はVIHから接地電
位となる。入力回路30aは、差動増幅器31を含んで
おり、入力端子ID2の電位が入力端子ID3の電位に
比べ高い電位の場合論理「1」を、低い電位の場合論理
「0」を検出する。That is, the input terminal ID of the input circuit 30a
The logic amplitude of the input signal between ID2 and ID3 changes from VIH to the ground potential. The input circuit 30a includes a differential amplifier 31, and detects logic "1" when the potential of the input terminal ID2 is higher than the potential of the input terminal ID3, and detects logic "0" when the potential of the input terminal ID2 is lower than the potential of the input terminal ID3.
【0060】このようにして、伝搬信号をレベル変換素
子を用いることなくバイポーラまは、CMOSで構成さ
れた半導体集積回路のレベルに変換することができ、ま
た、論理振幅を電源電圧より小さくすることにより、立
ち上がり立ち下がり時間が短くなることによって、従来
より高速に信号伝搬をすることができる。In this manner, the propagation signal can be converted to the level of a bipolar or CMOS semiconductor integrated circuit without using a level conversion element, and the logic amplitude can be made smaller than the power supply voltage. As a result, the rise and fall times are shortened, so that the signal can be propagated at a higher speed than before.
【0061】なお、本第五実施例は、出力回路10cを
入力回路30aまたは30bに接続する場合を示したも
ので、接続される入力回路に応じて終端抵抗の値が設定
されることを示したものである。The fifth embodiment shows a case where the output circuit 10c is connected to the input circuit 30a or 30b, and shows that the value of the terminating resistor is set according to the connected input circuit. It is a thing.
【0062】また、以上の実施例において、第一の半導
体集積回路をCMOS型半導体集積回路、および第二の
半導体集積回路をバイポーラ型としたけれども、これ
は、MOS型とバイポーラ型、またはCMOS型とMO
S型の場合も同様である。In the above embodiments, the first semiconductor integrated circuit is a CMOS semiconductor integrated circuit and the second semiconductor integrated circuit is a bipolar semiconductor integrated circuit. And MO
The same applies to the S type.
【0063】[0063]
【発明の効果】以上説明したように、本発明は、入力端
子に入力される入力信号の正論理または負論理を出力す
るプッシュプル型の出力回路を有するCMOS型または
MOS型の第一の半導体集積回路と、MOS型またバイ
ポーラ型の第二の半導体集積回路との間を、前記出力回
路の出力信号を第二の半導体集積回路の入力端子に接続
し、さらに終端抵抗を介して電源または接地電位に接続
し、信号伝搬を行うことにより、異なるレベルの信号伝
搬をレベル変換素子を用いることなく行うことができる
効果がある。さらに、論理振幅を電源電圧より小さくす
ることにより、従来より高速に信号伝搬を行うことがで
きる効果がある。さらに、出力回路と同型のMOSトラ
ンジスタで構成された基準信号発生回路を付加すること
により、半導体集積回路の製造ばらつきや使用環境条件
に左右されない安定した信号伝搬を行うことができる効
果がある。As described above, the present invention provides a CMOS or MOS first semiconductor having a push-pull type output circuit for outputting a positive logic or a negative logic of an input signal input to an input terminal. An output signal of the output circuit is connected to an input terminal of the second semiconductor integrated circuit between the integrated circuit and a MOS-type or bipolar-type second semiconductor integrated circuit, and a power supply or a ground is connected through a terminating resistor. By connecting to a potential and performing signal propagation, there is an effect that signal propagation at different levels can be performed without using a level conversion element. Further, by making the logic amplitude smaller than the power supply voltage, there is an effect that signal propagation can be performed at a higher speed than in the related art. Further, by adding a reference signal generating circuit composed of MOS transistors of the same type as the output circuit, there is an effect that stable signal propagation can be performed without being affected by manufacturing variations of semiconductor integrated circuits or use environment conditions.
【0064】従って、本発明によれば、低消費電力で、
より高速でより安定した信号伝搬を行うことができる半
導体集積回路間の接続回路が実現でき、その効果は大で
ある。Therefore, according to the present invention, with low power consumption,
A connection circuit between semiconductor integrated circuits that can perform higher-speed and more stable signal propagation can be realized, and the effect is great.
【図1】本発明の第一実施例の構成を示す回路図。FIG. 1 is a circuit diagram showing a configuration of a first embodiment of the present invention.
【図2】本発明の第二実施例の構成を示す回路図。FIG. 2 is a circuit diagram showing a configuration of a second embodiment of the present invention.
【図3】本発明の第三実施例の構成を示す回路図。FIG. 3 is a circuit diagram showing a configuration of a third embodiment of the present invention.
【図4】本発明の第四実施例の構成を示す回路図。FIG. 4 is a circuit diagram showing a configuration of a fourth embodiment of the present invention.
【図5】本発明の第五実施例の構成を示す回路図。FIG. 5 is a circuit diagram showing a configuration of a fifth embodiment of the present invention.
【図6】従来例の構成を示す回路図。FIG. 6 is a circuit diagram showing a configuration of a conventional example.
10、10a、10b、10c 出力回路 20 基準信号出力回路 30、30a、30b 入力回路 31、32 差動増幅器 40 出力バッファ 50 レベル変換素子 60 入力バッファ ID1〜ID5 入力端子 IV1〜IV3、IV11〜IV16、IV21〜IV
26 インバータ回路 MN1〜MN6、MN11〜MN14 NチャネルM
OSトランジスタ MP1〜MP4 PチャネルMOSトランジスタ OD1、OD2 出力端子 R、R1〜R6 終端抵抗10, 10a, 10b, 10c Output circuit 20 Reference signal output circuit 30, 30a, 30b Input circuit 31, 32 Differential amplifier 40 Output buffer 50 Level conversion element 60 Input buffer ID1 to ID5 Input terminals IV1 to IV3, IV11 to IV16, IV21-IV
26 inverter circuits MN1 to MN6, MN11 to MN14 N channel M
OS transistor MP1 to MP4 P channel MOS transistor OD1, OD2 Output terminal R, R1 to R6 Terminating resistor
───────────────────────────────────────────────────── フロントページの続き (72)発明者 若菜 政宏 東京都港区芝五丁目29番11号 日本電気 テレコムシステム株式会社内 (72)発明者 岡本 浩之 宮城県黒川郡大和町吉岡字雷神2番地 宮城日本電気株式会社内 (72)発明者 千葉 清彦 宮城県黒川郡大和町吉岡字雷神2番地 宮城日本電気株式会社内 (72)発明者 大黒 しづえ 宮城県黒川郡大和町吉岡字雷神2番地 宮城日本電気株式会社内 (58)調査した分野(Int.Cl.7,DB名) H03K 19/0175 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Masahiro Wakana 5-29-11 Shiba, Minato-ku, Tokyo Inside NEC Telecom System Corporation (72) Inventor Hiroyuki Okamoto 2 Raijin, Yoshioka, Yamato-cho, Kurokawa-gun, Miyagi Prefecture Miyagi NEC Corporation (72) Inventor Kiyohiko Chiba Miyagi Japan (58) Field surveyed (Int.Cl. 7 , DB name) H03K 19/0175
Claims (10)
集積回路と、前記第一の半導体集積回路の出力信号を前
記第二の半導体集積回路に入力する信号伝搬手段とを備
えた半導体集積回路間の接続回路において、 前記信号伝搬手段は、 前記第一の半導体集積回路内に含まれ、内部信号が入力
される入力端子と、電源と接地電位間に縦続接続された
第一および第二のNチャネルMOSトランジスタと、第
一および第二のNチャネルMOSトランジスタの共通接
続点から取り出された第一の出力端子と、前記入力端子
に入力される入力信号を入力し、前記第一および第二の
NチャネルMOSトランジスタのゲートに対して互いに
逆相のゲート電圧を印加する第一のゲート電圧回路とを
含む出力回路と、 前記出力回路の出力端子が接続された前記第二の半導体
集積回路の第一の入力端子に一端が接続され他端が接地
電位に接続された第一の終端抵抗とを含むことを特徴と
する半導体集積回路間の接続回路。1. A semiconductor device comprising: a first semiconductor integrated circuit; a second semiconductor integrated circuit; and signal propagation means for inputting an output signal of the first semiconductor integrated circuit to the second semiconductor integrated circuit. In a connection circuit between integrated circuits, the signal propagation means is included in the first semiconductor integrated circuit, and an input terminal to which an internal signal is input, and first and second cascade-connected between a power supply and a ground potential. Two N-channel MOS transistors, a first output terminal taken out from a common connection point of the first and second N-channel MOS transistors, and an input signal input to the input terminal; An output circuit including a first gate voltage circuit that applies gate voltages of opposite phases to the gate of the second N-channel MOS transistor; and the first circuit connected to an output terminal of the output circuit. A connection circuit between semiconductor integrated circuits, comprising: a first terminating resistor having one end connected to a first input terminal of the two semiconductor integrated circuits and the other end connected to a ground potential.
続回路において、 前記信号伝搬手段は、前記第一の半導体集積回路内に含
まれ、第二の出力端子が前記第二の半導体集積回路の第
二の入力端子に接続され基準信号を出力する基準信号出
力回路を含むことを特徴とする半導体集積回路間の接続
回路。2. The connection circuit between semiconductor integrated circuits according to claim 1, wherein said signal propagation means is included in said first semiconductor integrated circuit, and a second output terminal is provided in said second semiconductor integrated circuit. A connection circuit between semiconductor integrated circuits, comprising a reference signal output circuit connected to a second input terminal of the circuit and outputting a reference signal.
びゲートがともに前記電源に接続された第三のNチャネ
ルMOSトランジスタと、ドレインが前記第三のNチャ
ネルMOSトランジスタのソースにソースが接地電位に
ゲートが前記電源にそれぞれ接続された第四のNチャネ
ルMOSトランジスタと、ドレインが前記電源にゲート
が前記第三および第四のNチャネルMOSトランジスタ
の共通接続点にそれぞれ接続された第五のNチャネルM
OSトランジスタと、ドレインが前記第五のNチャネル
MOSトランジスタのソースおよび前記第二の出力端子
にソースが接地電位にゲートが前記電源にそれぞれ接続
された第六のNチャネルMOSトランジスタとを含む請
求項2に記載の半導体集積回路間の接続回路。3. A reference signal output circuit comprising: a third N-channel MOS transistor having a drain and a gate both connected to the power supply; a drain at a source of the third N-channel MOS transistor; and a source at a ground potential. A fourth N-channel MOS transistor having a gate connected to the power supply, and a fifth N-channel having a drain connected to the power supply and a gate connected to a common connection point of the third and fourth N-channel MOS transistors, respectively. M
An OS transistor and a sixth N-channel MOS transistor having a drain connected to the source of the fifth N-channel MOS transistor and a source connected to the second output terminal and a gate connected to the power supply, respectively. 3. A connection circuit between the semiconductor integrated circuits according to 2.
集積回路と、前記第一の半導体集積回路の出力信号を前
記第二の半導体集積回路に入力する信号伝搬手段とを備
えた半導体集積回路間の接続回路において、 前記信号伝搬手段は、 前記第一の半導体集積回路内に含まれ、内部信号が入力
される入力端子と、電源と接地電位間に縦続接続された
第一および第二のPチャネルMOSトランジスタと、こ
の第一および第二のPチャネルMOSトランジスタの共
通接続点から取り出された第一の出力端子と、前記入力
端子に入力される入力信号を入力し、前記第一および第
二のPチャネルMOSトランジスタのゲートに対して互
いに逆相のゲート電圧を印加する第一のゲート電圧回路
と、前記電源と接地電位間に縦続接続された第三および
第四のPチャネルMOSトランジスタと、この第三およ
び第四のPチャネルMOSトランジスタの共通接続点か
ら取り出された第二の出力端子と、前記入力端子に入力
される入力信号を入力し、前記第三および第四のPチャ
ネルMOSトランジスタのゲートに対してそれぞれ前記
第二および第一のPチャネルMOSトランジスタのゲー
ト電圧と同相のゲート電圧を印加する第二のゲート電圧
回路とを含む出力回路と、 前記出力回路の第一および第二の出力端子がそれぞれ接
続された前記第二の半導体集積回路の第一および第二の
入力端子に一端がそれぞれ接続され他端が前記電源にそ
れぞれ接続された第一および第二の終端抵抗とを含むこ
とを特徴とする半導体集積回路間の接続回路。4. A semiconductor device comprising: a first semiconductor integrated circuit; a second semiconductor integrated circuit; and signal propagation means for inputting an output signal of the first semiconductor integrated circuit to the second semiconductor integrated circuit. In a connection circuit between integrated circuits, the signal propagation means is included in the first semiconductor integrated circuit, and an input terminal to which an internal signal is input, and first and second cascade-connected between a power supply and a ground potential. Two P-channel MOS transistors, a first output terminal extracted from a common connection point of the first and second P-channel MOS transistors, and an input signal input to the input terminal; And a first gate voltage circuit for applying gate voltages of opposite phases to the gates of the second and P-channel MOS transistors; and third and fourth cascade-connected between the power supply and a ground potential. A channel MOS transistor, a second output terminal extracted from a common connection point of the third and fourth P-channel MOS transistors, and an input signal input to the input terminal. An output circuit including: a second gate voltage circuit for applying a gate voltage having the same phase as the gate voltage of the second and first P channel MOS transistors to the gate of the P channel MOS transistor; First and second terminals each having one end connected to the first and second input terminals of the second semiconductor integrated circuit to which the first and second output terminals are respectively connected and the other end connected to the power supply, respectively. A connection circuit between semiconductor integrated circuits, comprising:
集積回路と、前記第一の半導体集積回路の出力信号を前
記第二の半導体集積回路に入力する信号伝搬手段とを備
えた半導体集積回路間の接続回路において、 前記信号伝搬手段は、 前記第一の半導体集積回路内に含まれ、内部信号が入力
される入力端子と、電源と接地電位間に縦続接続された
第一および第二のNチャネルMOSトランジスタと、こ
の第一および第二のNチャネルMOSトランジスタの共
通接続点から取り出された第一の出力端子と、前記入力
端子に入力される入力信号を入力し前記第一および第二
のNチャネルMOSトランジスタのゲートに対して互い
に逆相のゲート電圧を印加する第一のゲート電圧回路
と、前記電源と接地電位間に縦続接続された第三および
第四のNチャネルMOSトランジスタと、この第三およ
び第四のNチャネルMOSトランジスタの共通接続点か
ら取り出された第二の出力端子と、前記入力端子に入力
された入力信号を入力し、前記第三および第四のNチャ
ネルMOSトランジスタのゲートに対してそれぞれ第二
および第一のNチャネルMOSトランジスタのゲート電
圧と同相のゲート電圧を印加する第二のゲート電圧回路
とを含む出力回路と、 前記出力回路の第一および第二の出力端子がそれぞれ接
続された前記第二の半導体集積回路の第一および第二の
入力端子に一端がそれぞれ接続され他端が接地電位にそ
れぞれ接続された第三および第四の終端抵抗とを含むこ
とを特徴とする半導体集積回路間の接続回路。5. A semiconductor device comprising: a first semiconductor integrated circuit; a second semiconductor integrated circuit; and signal propagation means for inputting an output signal of the first semiconductor integrated circuit to the second semiconductor integrated circuit. In a connection circuit between integrated circuits, the signal propagation means is included in the first semiconductor integrated circuit, and an input terminal to which an internal signal is input, and first and second cascade-connected between a power supply and a ground potential. Two N-channel MOS transistors, a first output terminal taken out from a common connection point of the first and second N-channel MOS transistors, and an input signal input to the input terminal for receiving the first and second N-channel MOS transistors. A first gate voltage circuit for applying gate voltages of opposite phases to the gate of the second N-channel MOS transistor; and third and fourth N-channel transistors cascaded between the power supply and the ground potential A third MOS transistor, a second output terminal extracted from a common connection point of the third and fourth N-channel MOS transistors, and an input signal input to the input terminal. A second gate voltage circuit for applying a gate voltage having the same phase as the gate voltages of the second and first N-channel MOS transistors to the gates of the N-channel MOS transistors, respectively. Third and fourth terminals each having one end connected to the first and second input terminals of the second semiconductor integrated circuit to which the first and second output terminals are respectively connected and the other end connected to the ground potential, respectively. A connection circuit between semiconductor integrated circuits, including a terminating resistor.
は、前記入力端子を直接一方のMOSトランジスタのゲ
ートに接続する接続線と、入力が前記入力端子に出力が
他方のMOSトランジスタのゲートに接続された第一の
インバータ回路とを含む請求項1ないし請求項5のいず
れか一つに記載の半導体集積回路間の接続回路。6. The first and second gate voltage circuits include a connection line that connects the input terminal directly to a gate of one MOS transistor, an input having the input terminal and the output having a gate connected to the other MOS transistor. The connection circuit between the semiconductor integrated circuits according to claim 1, further comprising a first inverter circuit connected thereto.
は、入力が前記入力端子に出力が一方のMOSトランジ
スタのゲートに接続された第二のインバータ回路と、入
力が前記入力端子に接続された第三のインバータ回路
と、入力が前記第三のインバータ回路の出力に出力が他
方のMOSトランジスタのゲートにそれぞれ接続された
第四のインバータ回路とを含む請求項1ないし請求項5
のいずれか一つに記載された半導体集積回路間の接続回
路。7. The first and second gate voltage circuits include a second inverter circuit having an input connected to the input terminal and an output connected to the gate of one MOS transistor, and an input connected to the input terminal. 6. A third inverter circuit having a third inverter circuit having an input connected to the output of the third inverter circuit and an output connected to the gate of the other MOS transistor.
The connection circuit between the semiconductor integrated circuits described in any one of the above.
半導体集積回路であり、前記第二の半導体集積回路はバ
イポーラ型半導体集積回路である請求項1ないし請求項
7のいずれか一つに記載の半導体集積回路間の接続回
路。8. The semiconductor device according to claim 1, wherein said first semiconductor integrated circuit is a CMOS semiconductor integrated circuit, and said second semiconductor integrated circuit is a bipolar semiconductor integrated circuit. Connection circuit between semiconductor integrated circuits.
半導体集積回路であり、前記第二の半導体集積回路はM
OS型半導体集積回路である請求項1ないし請求項7の
いずれか一つに記載の半導体集積回路間の接続回路。9. The semiconductor integrated circuit according to claim 1, wherein the first semiconductor integrated circuit is a CMOS type semiconductor integrated circuit, and the second semiconductor integrated circuit is
The connection circuit between semiconductor integrated circuits according to any one of claims 1 to 7, which is an OS-type semiconductor integrated circuit.
導体集積回路であり、前記第二の半導体集積回路はバイ
ポーラ型半導体集積回路である請求項1ないし請求項7
のいずれか一つに記載の半導体集積回路間の接続回路。10. The semiconductor integrated circuit according to claim 1, wherein the first semiconductor integrated circuit is a MOS semiconductor integrated circuit, and the second semiconductor integrated circuit is a bipolar semiconductor integrated circuit.
The connection circuit between the semiconductor integrated circuits according to any one of the above.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3211160A JP3055975B2 (en) | 1991-08-22 | 1991-08-22 | Connection circuit between semiconductor integrated circuits |
CA002062414A CA2062414C (en) | 1991-03-07 | 1992-03-06 | A circuit for interconnecting integrated semiconductor circuits |
US08/292,142 US5469081A (en) | 1991-03-07 | 1994-08-08 | Circuit for interconnecting integrated semiconductor circuits |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3211160A JP3055975B2 (en) | 1991-08-22 | 1991-08-22 | Connection circuit between semiconductor integrated circuits |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0555890A JPH0555890A (en) | 1993-03-05 |
JP3055975B2 true JP3055975B2 (en) | 2000-06-26 |
Family
ID=16601393
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP3211160A Expired - Lifetime JP3055975B2 (en) | 1991-03-07 | 1991-08-22 | Connection circuit between semiconductor integrated circuits |
Country Status (1)
Country | Link |
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JP (1) | JP3055975B2 (en) |
-
1991
- 1991-08-22 JP JP3211160A patent/JP3055975B2/en not_active Expired - Lifetime
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Publication number | Publication date |
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JPH0555890A (en) | 1993-03-05 |
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