JP3049125B2 - CPU interrupt controller - Google Patents
CPU interrupt controllerInfo
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- JP3049125B2 JP3049125B2 JP3217790A JP21779091A JP3049125B2 JP 3049125 B2 JP3049125 B2 JP 3049125B2 JP 3217790 A JP3217790 A JP 3217790A JP 21779091 A JP21779091 A JP 21779091A JP 3049125 B2 JP3049125 B2 JP 3049125B2
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Description
【0001】[0001]
【産業上の利用分野】本発明はレーザ加工機用数値制御
装置などに利用されるもので、機器内で複数のCPUを
使用し、各CPU間の情報のやり取りの実行に割込みを
使用する構成における複数CPU間の割込み制御装置に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is used in a numerical controller for a laser beam machine or the like, and uses a plurality of CPUs in a device and uses an interrupt to exchange information between the CPUs. And an interrupt control device between a plurality of CPUs.
【0002】[0002]
【従来の技術】近年マイクロコンピュータを使用した機
器においては、機器内の情報量の増加と処理の高速性が
要望されるようになり、複数のCPUを使用して各CP
Uに個別に特徴をもった機能を任せ、各CPU間で情報
のやり取りを行なわせて全体のシステムを構成する分散
型システムが増えてきている。2. Description of the Related Art In recent years, in a device using a microcomputer, an increase in the amount of information in the device and a high-speed processing have been demanded.
There is an increasing number of distributed systems in which U is assigned a function having individual characteristics, and information is exchanged between CPUs to constitute the entire system.
【0003】このような分散型システムのマイクロコン
ピュータを用いた機器において、各CPU間の情報のや
りとりを大量かつ高速に行うためのシステムとして、図
1に示すものが知られている。FIG. 1 shows a known system for exchanging information between CPUs in a large amount and at a high speed in a device using a microcomputer of such a distributed system.
【0004】図1に示す従来例は、各CPU5に対し設
けられた割込み制御装置が、割込みを発生させるための
割込み発生部9と、他のCPU5から発生された割込み
を受信するための割込み受信部10とを備えている。こ
の割込み受信部10は、図2に示すように、相手方のす
べてのCPU5の割込み発生に対応できるよう多数の割
込みフラグ16で構成される割込み受信レジスタ15
と、自らのCPU5に割込み要求を発生する割込み要求
部17とから構成されている。又前記割込み発生部9
は、相手方のすべてのCPU5の割込み受信に対応でき
るよう多数の各CPU別の割込み発生部を有し、図2に
示すように、各CPU別の割込み発生部とこれに対応す
る各割込みフラグ16とが1対1対応で、割込み要求線
13で接続されている。In the conventional example shown in FIG. 1, an interrupt control unit provided for each CPU 5 includes an interrupt generation unit 9 for generating an interrupt and an interrupt reception unit for receiving an interrupt generated from another CPU 5. A part 10. As shown in FIG. 2, the interrupt receiving unit 10 has an interrupt receiving register 15 composed of a large number of interrupt flags 16 so as to be able to respond to the occurrence of interrupts of all the other CPUs 5.
And an interrupt request unit 17 that issues an interrupt request to its own CPU 5. Also, the interrupt generation unit 9
Has a large number of interrupt generating units for each CPU so as to be able to respond to the interrupt reception of all the CPUs 5 of the other party. As shown in FIG. 2, the interrupt generating units for each CPU and the interrupt flags 16 corresponding thereto are provided. Are connected one by one, and are connected by an interrupt request line 13.
【0005】しかしこの従来例によれば、CPU5間の
割込み通信を行なうCPU5の数が増えてくると、割込
み要求線13の数が幾何級数的に増大する。However, according to this conventional example, as the number of CPUs 5 performing interrupt communication between CPUs 5 increases, the number of interrupt request lines 13 increases geometrically.
【0006】すなわちCPU5の数をMとすると、割込
み要求線13の数Wは式(1)のように示される。That is, assuming that the number of CPUs 5 is M, the number W of the interrupt request lines 13 is expressed by equation (1).
【0007】W=M×(M 1)・・・・・・(1) 図3の(a)にはCPU5の数が4個の場合を示してい
るが、この場合には割込み要求線13の数は12本とな
る。又図3の(b)にはCPU5の数が5個の場合を示
しているが、この場合には割込み要求線13の数は20
本となる。W = M × (M 1) (1) FIG. 3 (a) shows a case where the number of CPUs 5 is four. Is 12 lines. FIG. 3B shows a case where the number of CPUs 5 is five. In this case, the number of interrupt request lines 13 is 20.
It becomes a book.
【0008】上記の場合は割込みレベルを考慮しない場
合であったが、実際には割込みレベルを考慮しなければ
ならない場合の方が多く、N段階の割込みレベルが存在
する場合には、割込み要求線13の数Wは式(2)のよ
うに示される。In the above case, the interrupt level was not taken into account. However, in many cases, the interrupt level must be taken into consideration. In the case where there are N levels of interrupt levels, the interrupt request line The number W of thirteen is expressed as in equation (2).
【0009】 W=N×M×(M 1)・・・・・・(2) 従って、例えばCPU5の数が4個、割込みレベルが7
段階である場合には、割込み要求線13の数が、84本
にもなってしまう。このように上記従来例は、CPU5
の数が増大すると割込み要求線13の数が極端に増大
し、特に、CPU5の増大に加え、割込みレベル数が大
きくなると、これに対応することが事実上不可能になる
という問題を有している。W = N × M × (M 1) (2) Therefore, for example, the number of CPUs 5 is four, and the interrupt level is seven.
In the case of the stage, the number of the interrupt request lines 13 becomes as many as 84. As described above, in the above conventional example, the CPU 5
When the number of interrupt request lines 13 increases, the number of interrupt request lines 13 extremely increases. In particular, in addition to the increase in the number of CPUs 5, there is a problem that it becomes virtually impossible to cope with the increase in the number of interrupt levels. I have.
【0010】このような問題点を解消した従来例とし
て、図4、図5に示す従来例がある。As a conventional example which solves such a problem, there is a conventional example shown in FIGS.
【0011】この従来例は、割込む側のCPUが割込み
先のCPUのローカルバスの占有権を獲得し、割込み情
報を格納することでCPU間の割込みを行なうものであ
る。In this conventional example, the interrupting CPU acquires the right to occupy the local bus of the interrupting CPU, and executes interrupts between CPUs by storing interrupt information.
【0012】図4に示すように各CPU21に対応し
て、バス制御部18、バッファ19、メモリ22、割込
み制御部23、I/O24、CPU間割込み制御装置2
5が設けられている。前記CPU間割込み制御装置25
は、図5に示すように、CPU毎に個別の割込みフラグ
の構成をとる割込み格納部30をもつ割込みレジスタ2
9と、割込み要求部31とから構成される。割込みレジ
スタ29の内部構造は表1に示すようになっている。表
2は割込みレジスタ29内の割込みフラングの状態遷移
表である。図6は割込みレジスタ29と割込み要求部3
1の回路構成の1例を示したものである。As shown in FIG. 4, a bus controller 18, a buffer 19, a memory 22, an interrupt controller 23, an I / O 24, an inter-CPU interrupt controller 2
5 are provided. The inter-CPU interrupt control device 25
5 shows an interrupt register 2 having an interrupt storage unit 30 having an individual interrupt flag configuration for each CPU, as shown in FIG.
9 and an interrupt request unit 31. The internal structure of the interrupt register 29 is as shown in Table 1. Table 2 is a state transition table of the interrupt flag in the interrupt register 29. FIG. 6 shows the interrupt register 29 and the interrupt request unit 3
1 shows one example of the circuit configuration of FIG.
【0013】[0013]
【表1】 [Table 1]
【0014】[0014]
【表2】 [Table 2]
【0015】又図4、図5に示すように、各CPU21
のローカル上にある前記割込みレジスタ29に個別にア
クセスすることを管理する管理情報を格納する共通メモ
リ20を備えている。この共通メモリ20は割込みレジ
スタ用アクセス制御格納部32を有している。このアク
セス制御格納部32は、表3に示すように、各割込みレ
ジスタ29に対応するセマフォフラグを備えている。As shown in FIG. 4 and FIG.
And a common memory 20 for storing management information for managing individually accessing the interrupt register 29 located on the local memory. The common memory 20 has an access control storage unit 32 for an interrupt register. The access control storage unit 32 has a semaphore flag corresponding to each interrupt register 29, as shown in Table 3.
【0016】[0016]
【表3】 [Table 3]
【0017】次に上記従来例のCPU間の割込み動作を
説明する。各CPU21に付設されたCPU間割込み制
御装置25の割込みレジスタ29は、他のCPU21の
すべてに対応した割込みフラグを持っているため、各C
PU21からのアクセスが混在するおそれがある。この
ため、他のCPU21による割込み発生処理、自らのC
PU21による割込み受信処理における割込みレジスタ
29への読出し、書込みの一連のアクセスを保証する必
要があり、この保証のために、共通メモリ20上のアク
セス制御格納部32は、各CPU21の割込みレジスタ
29のアクセス権を個別に管理するために割込みレジス
タ29の数だけセマフォフラグを持つように構成され、
これによりアクセス権の制御を行なっている。Next, an interrupt operation between CPUs in the above-mentioned conventional example will be described. Since the interrupt register 29 of the inter-CPU interrupt control device 25 attached to each CPU 21 has an interrupt flag corresponding to all the other CPUs 21,
There is a possibility that accesses from the PU 21 may be mixed. Therefore, the interrupt generation processing by the other CPU 21 and its own C
It is necessary to guarantee a series of read and write accesses to the interrupt register 29 in the interrupt reception processing by the PU 21. For this guarantee, the access control storage unit 32 on the common memory 20 stores the interrupt register 29 of each CPU 21. It is configured to have semaphore flags as many as the number of interrupt registers 29 in order to individually manage access rights.
Thus, the access right is controlled.
【0018】図7は上記アクセス権の制御を示すフロー
チャートである。割込みを要求するCPUは、共通メモ
リ20上の割込みレジスタ用アクセス制御格納部32に
アクセスし、相手方のCPUの割込みレジスタ29に対
応するセマフォフラグが“0”であるか否かを判定し、
これが“1”のときは他のCPUがアクセス権を獲得し
ているので、他のCPUのアクセス権の解放を待つ(ス
テップ#1)。これが“0”のときは前記対応するセマ
フォフラグに“1”を書込んでアクセス権を獲得し、こ
れを他のCPUに知らせる(ステップ#2)。そして対
応する割込みレジスタ29への一連の処理を行い(ステ
ップ#3)、その後直ちに前記セマフォフラグを“0”
にし、アクセス権を解放する(ステップ#4)。FIG. 7 is a flowchart showing the control of the access right. The CPU requesting the interrupt accesses the interrupt register access control storage unit 32 on the common memory 20 and determines whether or not the semaphore flag corresponding to the interrupt register 29 of the other CPU is “0”.
When this is "1", since the other CPU has acquired the access right, it waits for release of the access right of the other CPU (step # 1). When this is "0", "1" is written in the corresponding semaphore flag to acquire the access right, and this is notified to other CPUs (step # 2). Then, a series of processing for the corresponding interrupt register 29 is performed (step # 3), and immediately thereafter, the semaphore flag is set to “0”.
And release the access right (step # 4).
【0019】図8は、i番目のCPU(CPU−i)か
らj番目のCPU(CPU−j)への割込みを行なう際
のフローチャートを示している。割込みを要求するCP
U−iは、先ず相手側のCPU−jの割込みレジスタ2
9に対応するセマフォフラグに対し、アクセス権制御の
フローに従ってアクセス権を獲得する(ステップ#1
1、#12)。次いでCPU−iがCPU−jのローカ
ルエリアにある割込みレジスタ29にアクセスし、その
内容を読出し、次いで自らのCPU−i用の割込みフラ
グのみを“1”に変更する(ステップ#13、#1
4)。その情報をもとに割込み要求部31がCPU−j
に対して割込み制御部23を介して割込み要求を行なう
(図5参照、ステップ#16)。同時にCPU−iは前
記セマフォフラグを“0”にし、前記割込みレジスタ2
9へのアクセス権の解放を行う(ステップ#15)。FIG. 8 shows a flowchart when an interrupt is issued from the i-th CPU (CPU-i) to the j-th CPU (CPU-j). CP requesting interrupt
Ui is the interrupt register 2 of the partner CPU-j.
9 for the semaphore flag corresponding to No. 9 according to the access right control flow (step # 1).
1, # 12). Next, the CPU-i accesses the interrupt register 29 in the local area of the CPU-j, reads its contents, and then changes only its own interrupt flag for CPU-i to "1" (steps # 13, # 1).
4). Based on that information, the interrupt request unit 31
, Via the interrupt control unit 23 (see FIG. 5, step # 16). At the same time, the CPU-i sets the semaphore flag to “0” and sets the interrupt register 2
Release the access right to No. 9 (step # 15).
【0020】割込みを要求された側のCPU−jは、割
込み要求を認識し、現行処理の中断処理を行い(ステッ
プ#17、#18)、次いで共通メモリ20内にあるC
PU−jの割込みレジスタ用のセマフォフラグに対して
アクセス権制御のフロー(図7参照)に従ってアクセス
権を獲得する(ステップ#19、#20)。そして前記
割込みレジスタ29を読出すことにより、割込みを要求
してきたCPU−iを認識する(ステップ#21、#2
2)。さらに割込みを要求してきたCPU−iに対応す
る割込みフラグのみを“0”に変更して割込み要因を初
期化する(ステップ#23、#24)。最後にCPU−
jの割込みレジスタ用セマフォフラグを“0”として、
割込みレジスタのアクセス権の解放を行い、その割込み
に対応した処理を実行した後、割込み処理からの復帰処
理を行なう(ステップ#25、#26、#27)。The CPU-j which has received the interrupt request recognizes the interrupt request, interrupts the current process (steps # 17 and # 18), and then executes the C process in the common memory 20.
The access right is acquired for the semaphore flag for the interrupt register of PU-j according to the flow of access right control (see FIG. 7) (steps # 19 and # 20). By reading the interrupt register 29, the CPU-i requesting the interrupt is recognized (steps # 21 and # 2).
2). Further, only the interrupt flag corresponding to the CPU-i requesting the interrupt is changed to "0" to initialize the interrupt factor (steps # 23 and # 24). Finally, CPU-
j is set to “0” for the interrupt register semaphore flag,
After releasing the access right of the interrupt register and executing a process corresponding to the interrupt, a return process from the interrupt process is performed (steps # 25, # 26, and # 27).
【0021】なお、図7、図8において、aで示す処理
は分断を禁止するアクセスであり、これをハードウェア
的に保証する必要がある。このための1方法として、T
AS(テストアンドセット)命令を持つことにより分断
禁止を保証する方法がある。In FIG. 7 and FIG. 8, the processing indicated by a is an access for inhibiting the division, and it is necessary to guarantee this in hardware. One way to do this is to use T
There is a method of guaranteeing the prohibition of division by having an AS (test and set) instruction.
【0022】又bで示す処理は、図7のアクセス権制御
フローを示している。The process indicated by b indicates the access right control flow of FIG.
【0023】[0023]
【発明が解決しようとする課題】図5に示す従来例は、
上記のように他のCPUによる割込み発生処理、自らの
CPUによる割込み受信処理に関する一連のアクセスを
保証するために、共通メモリ上にアクセス制御格納部を
設け、このアクセス制御格納部を各CPUのローカルの
割込みレジスタに個別に対応したセマフォフラグで構成
し、前記アクセス権制御フローを行なう必要があった。
そしてこのアクセス権制御フローは、複雑であると共に
処理時間が長くなるという問題があった。The conventional example shown in FIG.
As described above, an access control storage unit is provided on the common memory in order to guarantee a series of accesses relating to the interrupt generation process by another CPU and the interrupt reception process by its own CPU. Semaphore flags individually corresponding to the respective interrupt registers, and the access right control flow needs to be performed.
This access right control flow has a problem that it is complicated and requires a long processing time.
【0024】又CPUの数をM個とし、割込みレベルを
N段階とすると、前記セマフォフラグの数は(M×N)
個となり、その数は極端に増大して、アクセス権の管理
が複雑になってしまうという問題もあった。If the number of CPUs is M and the interrupt level is N stages, the number of the semaphore flags is (M × N)
There is also a problem that the number increases extremely and the management of access rights becomes complicated.
【0025】なお、図5に示す割込みレジスタ用アクセ
ス制御格納部32を省略し、図8にbで示すアクセス権
制御フローを省略すると、次のような不都合が生じる。If the access control storage unit 32 for the interrupt register shown in FIG. 5 is omitted and the access right control flow shown in FIG. 8B is omitted, the following inconvenience occurs.
【0026】図9は、このような場合においてCPU−
2が割込み要求を発生させたときの、受信側CPUに付
設されたCPU間割込み制御装置における割込みレジス
タ内の割込みフラグの遷移を表わしている。図9に示す
場合は、P、Qで示す期間、他のCPUによるアクセス
の禁止が保証されてCPU−2のみの割込み要求が発生
した場合であるので、正常な処理が行なわれている。し
かし前記P、Qをハードウェア的に保証することは困難
であり、これが保証されない場合は複数のCPUの割込
み要求が混在して、図10及び図11に示すように正常
な処理が行なわれない事態を招く。FIG. 9 shows a case where the CPU-
2 shows a transition of an interrupt flag in an interrupt register in an inter-CPU interrupt control device attached to a receiving-side CPU when an interrupt request is generated by the CPU 2. In the case shown in FIG. 9, the prohibition of access by other CPUs is guaranteed during the period indicated by P and Q, and an interrupt request is issued only to CPU-2, so that normal processing is performed. However, it is difficult to guarantee the P and Q in terms of hardware. If the P and Q are not guaranteed, interrupt requests from a plurality of CPUs are mixed and normal processing is not performed as shown in FIGS. Invite the situation.
【0027】図10は、CPU−2とCPU−Mとが同
一の割込みレジスタに対して割込みを要求した場合を示
す。この場合図9に示すPの禁止期間が保証されず、C
PU−2及び、これに続いてCPU−Mが割込みレジス
タを読出し、その後にCPU−2の書込みによりCPU
−2用フラグが“1”となった後に、CPU−Mの書込
みによりCPU−2用フラグが“0”となり、CPU−
M用フラグが“1”となる(表2参照)ことになり、C
PU−2の割込み要求が消滅してしまうという不都合が
生ずる。FIG. 10 shows a case where CPU-2 and CPU-M request an interrupt to the same interrupt register. In this case, the prohibition period of P shown in FIG.
PU-2 and subsequently CPU-M read the interrupt register, and then CPU-2
After the flag for CPU-2 becomes "1", the flag for CPU-2 becomes "0" by writing of CPU-M,
The M flag becomes "1" (see Table 2), and C
There is a disadvantage that the interrupt request of PU-2 disappears.
【0028】図11は、受信CPUがCPU−2からの
割込みを認識している間にCPU−Mから割込み要求が
発生した場合を示す。この場合は図9に示すQの禁止期
間が保証されず、受信CPU及び、これに続いてCPU
−Mが割込みレジスタを読出し、その後に受信CPUの
書込みによりCPU−2用フラグを“0”に変更して割
込み要因を初期化するが、次いでCPU−Mの書込みに
よりCPU−2用フラグ及びCPU−M用フラグが
“1”となる(表2参照)結果、CPU−2用フラグが
“1”に復帰し、二重に割込みが発生するという不都合
が生ずる。FIG. 11 shows a case where an interrupt request is issued from the CPU-M while the receiving CPU recognizes the interrupt from the CPU-2. In this case, the prohibition period of Q shown in FIG. 9 is not guaranteed, and the receiving CPU and the subsequent CPU
−M reads the interrupt register, then changes the flag for CPU-2 to “0” by writing to the receiving CPU and initializes the interrupt factor, and then writes the flag for CPU-2 and the CPU by writing to CPU-M. As a result, the flag for -M is set to "1" (see Table 2), so that the flag for CPU-2 is returned to "1", which causes an inconvenience that a double interrupt occurs.
【0029】本発明は上記従来例の問題点を解消すると
共に、複数の割込みレベルまで対応が可能となるCPU
間割込み制御装置を提供することを目的とする。The present invention solves the above-mentioned problems of the prior art and can cope with a plurality of interrupt levels.
It is an object of the present invention to provide an interrupt control device.
【0030】[0030]
【課題を解決するための手段】本発明は上記目的を達成
するため、機器内で複数のCPUを有し、割込みをかけ
るCPUが割込みを受けるCPUのローカルバスのバス
占有権を獲得して割込みを行うシステムにおける各CP
Uに付設されたCPU間割込み制御装置において、割込
みをかけるCPU別、割込みレベル別からなる割込み情
報を格納しておく割込み格納部を備え、割込みをかける
CPUが同一で割込みを受けるCPU側の各割込みレベ
ルの割込みフラグを持ち、前記割込み格納部の情報と書
込み情報をもとに、割込み発生情報を作成する割込み発
生情報作成部を持つ割込み送信レジスタを、割込みをか
けるCPUの夫々に対応するようにその対応数だけ備
え、割込みを受けるCPU側の割込みレベルが同一で各
割込みをかけるCPUからの割込みフラグを持ち、前記
割込み格納部の情報と書込み情報をもとに割込みの初期
化をする割込み初期化情報作成部を持つ割込み受信レジ
スタを、割込みレベルの夫々に対応するようにその対応
数だけ備え、前記割込み格納部の情報をもとにCPUに
対して割込みの要求をレベル別に要求する割込み要求部
を備え、前記複数の割込み送信レジスタ及び前記複数の
割込み受信レジスタの中から1つを選択してアクセス可
能な状態とするアドレスデコーダを備え、同一の割込み
格納部に対して割込み送信側と割込み受信側とが別々に
アクセスすることが可能に構成したことを特徴とする。In order to achieve the above object, the present invention has a plurality of CPUs in a device, and an interrupting CPU acquires a bus occupation right of a local bus of an interrupting CPU by interrupting the CPU. CP in the system that performs
The CPU-to-CPU interrupt control device attached to U is provided with an interrupt storage unit for storing interrupt information for each interrupting CPU and each interrupt level. An interrupt transmission register having an interrupt flag of an interrupt level and having an interrupt generation information creating section for creating interrupt occurrence information based on the information in the interrupt storage section and the write information is provided so as to correspond to each of the CPUs that interrupts. An interrupt that has the same interrupt level as that of the CPU that receives the interrupt, has an interrupt flag from the CPU that issues each interrupt, and initializes the interrupt based on the information in the interrupt storage unit and the write information. An interrupt reception register having an initialization information generating section is provided by the number corresponding to each of the interrupt levels. An interrupt request unit for requesting an interrupt request to the CPU for each level based on the information in the storage unit, and selecting and accessing one of the plurality of interrupt transmission registers and the plurality of interrupt reception registers An address decoder for enabling the interrupt is provided, and the interrupt transmitting side and the interrupt receiving side can separately access the same interrupt storage unit.
【0031】[0031]
【作用】本発明によれば、割込み送信レジスタの割込み
発生情報作成部に、割込みを初期化する機能を持たさ
ず、誤って他の割込みレベルの割込みフラグを初期化し
てしまう危険性をなくすことができると共に、割込み受
信レジスタの割込み初期化情報作成部に、割込みを発生
する機能を持たさず、誤って他の割込みをかけるCPU
用の割込みフラグに割込みを発生させてしまう危険性を
なくすことができ、割込みレジスタへのアクセス権の制
御が不要となるため、図5に示す従来例のように共通メ
モリ上にアクセス制御格納部を配置する必要がなくな
る。According to the present invention, it is possible to eliminate the danger that an interrupt flag of another interrupt level is erroneously initialized without having a function of initializing an interrupt in the interrupt generation information creating section of the interrupt transmission register. CPU that does not have an interrupt generation function in the interrupt initialization information creation section of the interrupt reception register
Since the risk of generating an interrupt in the interrupt flag for use can be eliminated and the control of the access right to the interrupt register becomes unnecessary, the access control storage unit is stored on the common memory as in the conventional example shown in FIG. Need to be placed.
【0032】又同一の割込み格納部に対して割込み送信
側と割込み受信側とが別々にアクセスすることが可能に
構成されているので、構成が簡単となる。Further, since the interrupt transmitting side and the interrupt receiving side can access the same interrupt storage section separately, the configuration is simplified.
【0033】このように本発明によれば、割込みに関す
る管理は複雑にならずに複数の割込みレベルに対応した
CPU間割込み制御装置を実現することができるAs described above, according to the present invention, it is possible to realize an interrupt control device between CPUs corresponding to a plurality of interrupt levels without complicating the management of the interrupt.
【0034】[0034]
【実施例】図4及び図12〜図17に基き本発明の実施
例を説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described with reference to FIGS.
【0035】本実施例も上記従来例と同様、割込みをか
けるCPU(送信CPU)が割込み先のCPU(受信C
PU)のローカルバスのバス占有権を獲得し割込み情報
を格納することでCPU間の割込みを行うように構成さ
れている。その基本的システムは図4に示されている
が、上記従来例では共通メモリ20上にセマフォフラグ
で構成されたアクセス制御格納部を設け、図8にbで示
すアクセス権制御フローを有しているのに対し、本実施
例ではそれらを設けず、各ローカルエリアに配したCP
U間割込み制御装置25にアクセス権制御機能をもたせ
た点に特徴を有している。In this embodiment, similarly to the above-described conventional example, the CPU that issues the interrupt (the transmitting CPU) is the CPU (the receiving C) that is the interrupt destination.
The PU is configured so as to execute an interrupt between CPUs by acquiring the bus occupation right of the local bus and storing interrupt information. The basic system is shown in FIG. 4, but in the above-mentioned conventional example, an access control storage section composed of a semaphore flag is provided on the common memory 20, and the access right control flow shown in FIG. On the other hand, in the present embodiment, these are not provided, and the CPs provided in each local area are not provided.
It is characterized in that the U-to-U interrupt controller 25 has an access right control function.
【0036】図4に示すシステムの基本的構成は、上記
従来例について説明したものと同様であるので、その説
明を省略する。The basic configuration of the system shown in FIG. 4 is the same as that described in the above-mentioned conventional example, and the description is omitted.
【0037】CPU間割込み制御装置25は、図12に
示すように、割込み格納部37、割込み送信レジスタ3
3、割込み受信レジスタ35、割込み要求部38及びア
ドレスデコーダ39を備えている。As shown in FIG. 12, the CPU-to-CPU interrupt controller 25 includes an interrupt storage 37, an interrupt transmission register 3,
3, an interrupt reception register 35, an interrupt request unit 38, and an address decoder 39.
【0038】割込み格納部37は、送信CPU別、割込
みレベル別からなる割込み情報を格納できるように構成
されている。The interrupt storage unit 37 is configured to store interrupt information for each transmitting CPU and each interrupt level.
【0039】割込み送信レジスタ33は、図12及び表
4に示すように、送信CPUが同一で受信CPU側の各
割込みレベル別の割込みフラグをもち、割込み格納部3
7の情報と、書込み情報とをもとに割込み発生情報を作
成する割込み発生情報作成部34をもっている。そし
て、CPU間割込み制御装置25は、表4に示すよう
に、CPU−1用割込み送信レジスタ、CPU−2用割
込み送信レジスタ、・・・・・・、CPU−M用割込み
送信レジスタからなる割込み送信レジスタ群、すなわち
送信CPU毎に対応するように設けられた割込み送信レ
ジスタ群を備えている。As shown in FIG. 12 and Table 4, the interrupt transmitting register 33 has the same transmitting CPU and has an interrupt flag for each interrupt level on the receiving CPU side.
7 and an interrupt occurrence information creating section 34 for creating interrupt occurrence information based on the write information. As shown in Table 4, the inter-CPU interrupt control device 25 generates an interrupt including a CPU-1 interrupt transmission register, a CPU-2 interrupt transmission register,..., A CPU-M interrupt transmission register. A transmission register group, that is, an interrupt transmission register group provided for each transmission CPU is provided.
【0040】割込み受信レジスタ35は、図12及び表
4に示すように、受信CPUの割込みレベルが同一で送
信CPU別の割込みフラグをもち、前記割込み格納部3
7の情報と、書込み情報とをもとに割込み初期化をする
割込み初期化情報作成部36をもっている。そして、C
PU間割込み制御装置25は、表4に示すように、割込
みレベル1用割込み受信レジスタ、割込みレベル2用割
込み受信レジスタ、・・・・・・、割込みレベルN用割
込み受信レジスタからなる割込み受信レジスタ群、すな
わち割込みレベル毎に対応するように設けられた割込み
受信レジスタ群を備えている。As shown in FIG. 12 and Table 4, the interrupt reception register 35 has the same interrupt level of the receiving CPU and has an interrupt flag for each transmitting CPU.
7 and an interrupt initialization information creating unit 36 for initializing an interrupt based on the write information. And C
As shown in Table 4, the inter-PU interrupt control device 25 includes an interrupt receiving register for an interrupt level 1 interrupt receiving register, an interrupt level 2 interrupt receiving register,..., An interrupt level N interrupt receiving register. Group, that is, a group of interrupt reception registers provided so as to correspond to each interrupt level.
【0041】[0041]
【表4】 [Table 4]
【0042】割込み要求部38は、前記割込み格納部3
7の情報をもとに、当該CPU21に対し割込みの要求
を、レベル別に要求する機能を有している。The interrupt request unit 38 stores the interrupt storage unit 3
The CPU 21 has a function of requesting the CPU 21 to request an interrupt for each level based on the information of the CPU 7.
【0043】アドレスデコーダ39は、前記複数の割込
み送信レジスタ33及び前記複数の割込み受信レジスタ
35の内から1つを選択してアクセス可能の状態とする
機能を有している。The address decoder 39 has a function of selecting one of the plurality of interrupt transmission registers 33 and the plurality of interrupt reception registers 35 to make them accessible.
【0044】前記割込み送信レジスタ33には送信側の
CPU21がアクセスし、前記割込み受信レジスタ35
には受信側のCPU21がアクセスするように区別され
ており、夫々のレジスタ33、35はこれらが共通にも
つ割込み格納部37に対して処理を行っている。The interrupt transmitting register 33 is accessed by the transmitting CPU 21 and the interrupt receiving register 35 is accessed.
Are registered so that the CPU 21 on the receiving side accesses them, and the respective registers 33 and 35 perform processing for the interrupt storage unit 37 that they have in common.
【0045】送信CPU21がアクセスする割込み送信
レジスタ33は、上述のように、CPU別に分かれてお
り、その各レジスタ内は割込みレベル別の割込みフラグ
で構成されているので、送信CPU21は自らに割当て
られた割込み送信レジスタ33(例えば送信CPUがC
PU−1であるならば、CPU−1用割込み送信レジス
タ−表4参照−)をアクセスし、対応する割込みレベル
用のフラグ(例えば割込みレベルが1であるならば、C
PU−1用割込み送信レジスタの割込みレベル1用フラ
グ−表4参照−)を“1”とすることにより、割込みレ
ベルを管理できる。又各割込み送信レジスタ33は、割
込み発生情報作成部34を持ち、割込み格納部37への
格納情報は、割込み発生情報作成部34により、表5の
状態遷移表のように修正される。すなわち、割込みフラ
グへの“0”の書込みには内部情報を変化させず、
“1”の書込みには内部情報を“1”にする。そして
“1”の書込みは、割込みを発生させるレベルのフラグ
のみに行ない、他の割込みレベルのフラグには内部情報
を変化させない“0”の書込みが行なわれるので、その
フラグが“0”のときは“0”、“1”のときは“1”
となり、内部情報の保持が保証される。このように、割
込み発生情報作成部34は、割込みを初期化する機能を
持たないので、誤って他の割込みレベルのフラグを初期
化してしまう危険性がない。As described above, the interrupt transmission register 33 accessed by the transmission CPU 21 is divided for each CPU, and each register includes an interrupt flag for each interrupt level, so that the transmission CPU 21 is assigned to itself. Interrupt transmission register 33 (for example, when the transmission CPU
If it is PU-1, access the interrupt transmission register for CPU-1 (see Table 4), and a flag for the corresponding interrupt level (for example, if the interrupt level is 1, C
The interrupt level can be managed by setting the flag for interrupt level 1 of the interrupt transmission register for PU-1 (see Table 4) to "1". Also, each interrupt transmission register 33 has an interrupt occurrence information creating unit 34, and the information stored in the interrupt storage unit 37 is modified by the interrupt occurrence information creating unit 34 as shown in the state transition table of Table 5. That is, writing “0” to the interrupt flag does not change the internal information,
When writing "1", the internal information is set to "1". The writing of "1" is performed only on the flag of the level that generates an interrupt, and the writing of "0" which does not change the internal information is performed on the flags of the other interrupt levels. Is “0” and “1” when “1”
And the retention of internal information is guaranteed. As described above, since the interrupt occurrence information creating unit 34 does not have a function of initializing an interrupt, there is no danger of erroneously initializing a flag of another interrupt level.
【0046】[0046]
【表5】 [Table 5]
【0047】受信CPU21がアクセスする割込み受信
レジスタ35は、上述のように、割込みレベル別に分か
れており、その各レジスタ内は送信CPU別の割込みフ
ラグで構成されているので、受信CPU21は割込まれ
たレベルの割込み受信レジスタ35(例えば割込みレベ
ルが1であるならば、割込みレベル1用割込み受信レジ
スタ−表4参照−)をアクセスし、対応する送信CPU
用のフラグ(例えば送信CPUがCPU−1であるなら
ば、割込みレベル1用割込み受信レジスタのCPU−1
用割込みフラグ−表4参照−)を読出し、或いは“0”
として初期化することにより、送信CPUを管理でき
る。又各割込み受信レジスタ35は、割込み初期化情報
作成部36を持ち、割込み格納部37への格納情報は、
割込み初期化情報作成部36により、表6の状態遷移表
のように修正される。すなわち、割込みフラグへの
“0”の書込みには内部情報を変化させず、“1”の書
込みには内部情報を“0”にする。そして“1”の書込
みは、割込みを初期化させる送信CPU用のフラグのみ
に行ない、他の送信CPU用のフラグには内部情報を変
化させない“0”の書込みが行なわれるので、そのフラ
グが“0”のときは“0”、“1”のときは“1”とな
り、内部情報の保持が保証される。このように割込み初
期化情報作成部36は、割込みを発生する機能を持たな
いので、誤って他の送信CPU用のフラグを“1”にし
てしまう危険性がない。As described above, the interrupt receiving register 35 accessed by the receiving CPU 21 is divided for each interrupt level, and each register is constituted by an interrupt flag for each transmitting CPU, so that the receiving CPU 21 is interrupted. The interrupt receiving register 35 (for example, if the interrupt level is 1, the interrupt receiving register for interrupt level 1-see Table 4) is accessed, and the corresponding transmission CPU is accessed.
Flag (for example, if the transmitting CPU is CPU-1, CPU-1 of the interrupt receiving register for interrupt level 1)
Read the interrupt flag for use-see Table 4) or "0"
By performing initialization, the transmission CPU can be managed. Each interrupt receiving register 35 has an interrupt initialization information creating unit 36, and information stored in the interrupt storage unit 37 is
The state is modified by the interrupt initialization information creating unit 36 as shown in the state transition table of Table 6. That is, the internal information is not changed when "0" is written to the interrupt flag, and the internal information is set to "0" when "1" is written. The writing of "1" is performed only for the flag for the transmitting CPU for initializing the interrupt, and the other flags for the transmitting CPU are written with "0" which does not change the internal information. When it is "0", it is "0", and when it is "1", it is "1", and the retention of internal information is guaranteed. As described above, since the interrupt initialization information creating unit 36 does not have a function of generating an interrupt, there is no danger of erroneously setting a flag for another transmission CPU to “1”.
【0048】[0048]
【表6】 [Table 6]
【0049】図13は、送信CPU21から割込み送信
レジスタ33をアクセスするためのフローチャートであ
る。すなわち送信CPU21は、そのCPU用割込み送
信レジスタ33の対応割込みレベル用フラグのみに
“1”を書込むことにより割込みを発生する。FIG. 13 is a flowchart for accessing the interrupt transmission register 33 from the transmission CPU 21. That is, the transmission CPU 21 generates an interrupt by writing "1" only to the corresponding interrupt level flag of the CPU interrupt transmission register 33.
【0050】図14は、受信CPU21から割込み受信
レジスタ35をアクセスするためのフローチャートであ
る。すなわち受信CPU21は、対応割込みレベル用割
込み受信レジスタ35を読出し、送信CPUが何である
かを認識した後、前記割込み受信レジスタ35の認識し
たCPU用の割込みフラグのみに“1”を書込んで初期
化する。FIG. 14 is a flowchart for accessing the interrupt reception register 35 from the reception CPU 21. That is, the receiving CPU 21 reads the interrupt receiving register 35 for the corresponding interrupt level, recognizes what the transmitting CPU is, and then writes “1” only in the interrupt flag for the CPU recognized by the interrupt receiving register 35 to initialize. Become
【0051】図15、図16は本実施例の構成をより具
体的に示したものである。割込み送信レジスタ33内の
割込み発生情報作成部34は、入力としてデータバスと
割込み格納部37の出力があり、論理和で構成され、割
込み格納部37に接続されている。割込み受信レジスタ
35内の割込み初期化情報作成部36は、入力としてデ
ータバスと割込み格納部37の出力があり、“1”と
“1”の場合のみ割込み格納部37に対しクリア信号を
発するように接続されている。割込み格納部37は、割
込み送信レジスタ33と割込み受信レジスタ35とを介
してデータバスとバッファで接続されており、その内部
情報は読出しが可能となっている。割込み要求部38
は、図15に示すように割込み格納部37の出力を割込
みレベル毎に論理和をとった構成であり、CPU21に
対して割込みレベル別に割込み要求を発生する。FIGS. 15 and 16 show the structure of this embodiment more specifically. The interrupt generation information creating unit 34 in the interrupt transmission register 33 has a data bus and an output of the interrupt storage unit 37 as inputs, is formed by a logical sum, and is connected to the interrupt storage unit 37. The interrupt initialization information creating unit 36 in the interrupt receiving register 35 has a data bus and an output of the interrupt storage unit 37 as inputs, and issues a clear signal to the interrupt storage unit 37 only when the interrupt is “1” and “1”. It is connected to the. The interrupt storage unit 37 is connected to the data bus and the buffer via the interrupt transmission register 33 and the interrupt reception register 35, and its internal information can be read. Interrupt request unit 38
In the configuration shown in FIG. 15, the output of the interrupt storage unit 37 is ORed for each interrupt level, and an interrupt request is issued to the CPU 21 for each interrupt level.
【0052】次に図17に基き、CPU−iからCPU
−jの割込みレベルkへの割込み動作を説明する。Next, based on FIG.
A description will be given of the operation of interrupting the −j interrupt level k.
【0053】先ずCPU−iは、受信CPUであるCP
U−jのローカルバスのバス専有権を、バス制御部18
(図4)を介して獲得する。次いでCPU−iはCPU
−jに付設されたCPU間割込み制御装置25のCPU
−i用割込み送信レジスタ33の割込みレベルk用フラ
グのみを“1”にして書込む。割込み発生情報作成部3
4は、割込みレベルk用フラグのみ“1”にし、書込み
動作終了時に“1”をラッチすることで割込み格納部3
7のCPU−i、割込みレベルk用の割込みフラグに格
納する(ステップ#31)。First, the CPU-i is a receiving CPU CP.
The bus exclusive right of the local bus of Uj is transferred to the bus control unit 18.
(FIG. 4). Next, CPU-i is CPU
CPU of the inter-CPU interrupt control device 25 attached to -j
Only the interrupt level k flag of the −i interrupt transmission register 33 is written to “1”. Interrupt generation information creation unit 3
Reference numeral 4 designates only the flag for the interrupt level k as "1" and latches "1" at the end of the write operation, so that the interrupt storage unit 3
7 is stored in the interrupt flag for interrupt level k (step # 31).
【0054】割込み格納部37は、割込みの情報を割込
み要求部38に伝達し、割込み要求部38がCPU−j
に割込みレベルkの割込み処理を要求する(ステップ#
32)。The interrupt storage unit 37 transmits the information of the interrupt to the interrupt request unit 38, and the interrupt request unit 38
Request the interrupt processing of the interrupt level k (step #)
32).
【0055】CPU−jは、割込みレベルkの割込み要
求を認識し(ステップ#33)、現行処理を中断する
(ステップ#34)。The CPU-j recognizes the interrupt request of the interrupt level k (step # 33), and interrupts the current processing (step # 34).
【0056】次いでCPU−jは、割込みレベルk用の
割込み受信レジスタ35を読出し(ステップ#35)、
CPU−i用の割込みフラグが“1”であることを認識
し、CPU−iからの割込みと認識する(ステップ#3
6)。Next, the CPU-j reads the interrupt reception register 35 for the interrupt level k (step # 35),
It recognizes that the interrupt flag for CPU-i is "1" and recognizes it as an interrupt from CPU-i (step # 3).
6).
【0057】そしてCPU−jは、割込みレベルk用の
割込み受信レジスタ35のCPU−i用フラグのみ
“1”にして書込む(ステップ#37)。割込み初期化
情報作成部36は、CPU−i用フラグのみを“0”に
反転させ、割込み格納部37のCPU−i用、割込みレ
ベルk用の割込みフラグを初期化する(ステップ#3
8)。Then, the CPU-j sets only the CPU-i flag of the interrupt reception register 35 for the interrupt level k to "1" and writes it (step # 37). The interrupt initialization information creating unit 36 inverts only the CPU-i flag to “0” and initializes the interrupt flag for the CPU-i and the interrupt level k in the interrupt storage unit 37 (step # 3).
8).
【0058】その後、CPU−jは、CPU−iからの
割込みレベルkの割込み処理を実行し、次いで割込み処
理からの復帰処理を実行する(ステップ#39、#4
0)。Thereafter, the CPU-j executes an interrupt process of the interrupt level k from the CPU-i, and then executes a return process from the interrupt process (steps # 39 and # 4).
0).
【0059】上記に説明したCPU間割込み制御装置2
5は、割込みレジスタへのアクセス権の制御は不要にな
るため、図5に示す従来例のように共通メモリ上に、ア
クセス制御格納部を配置する必要がなくなる。The CPU-to-CPU interrupt controller 2 described above
In No. 5, since the control of the access right to the interrupt register is not required, it is not necessary to arrange the access control storage unit on the common memory as in the conventional example shown in FIG.
【0060】上記に本実施例のCPU間割込み制御装置
についての基本的構成、作用を説明したが、更に図17
にI、IIで示す処理フローを実行することにより、割込
みに付随した多数の情報を受渡す処理を円滑に行なうこ
とができる。すなわち、共通メモリ20(図4)上に割
込みCPU別、割込みレベル別に情報格納部を設け、各
割込み格納部37内の割込みフラグを利用して情報の格
納、情報の読出し処理を実行することができる。図17
のIで示す処理フローは、CPU−jの割込み制御装置
25におけるCPU−i、レベルkのときの情報を共通
メモリ20上に格納する処理(ステップ#41、#4
2)を示し、図17のIIで示す処理フローは、Iで示す
処理で書込まれた情報を共通メモリ20から読出す処理
(ステップ#51)であるが、これらにおいて共通メモ
リ20上の情報格納部に対するアクセス権は、前記割込
み格納部37内の割込みフラグにより保証される。この
ように、上記CPU間割込み制御装置は割込みによるC
PU間の情報の受渡しの展開性に富んでいる。The basic configuration and operation of the CPU-to-CPU interrupt control apparatus of this embodiment have been described above.
By executing the processing flows indicated by I and II, it is possible to smoothly perform a process of transferring a large amount of information accompanying the interrupt. That is, an information storage unit is provided for each interrupt CPU and each interrupt level on the common memory 20 (FIG. 4), and information storage and information read processing are executed by using an interrupt flag in each interrupt storage unit 37. it can. FIG.
The process flow indicated by I is a process of storing information at the time of CPU-i and level k in the interrupt control device 25 of CPU-j on the common memory 20 (steps # 41 and # 4).
The process flow indicated by II in FIG. 17 is a process of reading the information written by the process indicated by I from the common memory 20 (step # 51). The access right to the storage unit is guaranteed by the interrupt flag in the interrupt storage unit 37. As described above, the CPU-to-CPU interrupt control device uses the C
It is rich in information transfer between PUs.
【0061】[0061]
【発明の効果】本発明によれば、従来例には必要であっ
た共通メモリ上のアクセス制御格納部、及びこのアクセ
ス制御格納部を使用したアクセス権制御フローが不要と
なるので、CPU間割込みの処理時間を短縮することが
できる。According to the present invention, the access control storage unit on the common memory and the access right control flow using this access control storage unit, which are required in the conventional example, are not required, so that the interrupt between CPUs is eliminated. Processing time can be shortened.
【0062】又本発明によれば、アクセス権の制御を必
要とせず割込み処理及び管理が容易にできるにもかかわ
らず、複数CPU間の複数レベルでの割込みを可能とす
ることができるCPU間割込み制御装置を提供すること
ができる。Further, according to the present invention, an interrupt between CPUs capable of enabling interrupts at a plurality of levels among a plurality of CPUs even though interrupt processing and management can be easily performed without controlling access rights. A control device can be provided.
【図1】第1の従来例を示す構成図。FIG. 1 is a configuration diagram showing a first conventional example.
【図2】第1の従来例のCPU間割込み制御装置を示す
構成図。FIG. 2 is a configuration diagram showing a first conventional example of an inter-CPU interrupt control device.
【図3】第1の従来例の問題点を示す説明図。FIG. 3 is an explanatory diagram showing a problem of the first conventional example.
【図4】本発明及び第2の従来例で使用されるシステム
を示す構成図。FIG. 4 is a configuration diagram showing a system used in the present invention and a second conventional example.
【図5】第2の従来例におけるCPU間割込み制御装置
とアクセス制御格納部とを示す構成図。FIG. 5 is a configuration diagram showing an interrupt control device between CPUs and an access control storage unit in a second conventional example.
【図6】第2の従来例における割込みレジスタと割込み
要求部とを示す回路構成図。FIG. 6 is a circuit configuration diagram showing an interrupt register and an interrupt request unit in a second conventional example.
【図7】第2の従来例におけるアクセス権制御の動作を
示すフローチャート。FIG. 7 is a flowchart showing an operation of access right control in a second conventional example.
【図8】第2の従来例におけるCPU間割込み制御装置
の動作を示すフローチャート。FIG. 8 is a flowchart showing the operation of the CPU-to-CPU interrupt control device in the second conventional example.
【図9】第2の従来例における割込みレジスタ内の割込
み格納部におけるフラグ遷移を示す説明図。FIG. 9 is an explanatory diagram showing a flag transition in an interrupt storage unit in an interrupt register in the second conventional example.
【図10】第2の従来例においてアクセス権の制御フロ
ーが無い場合に生ずる問題点を示す説明図。FIG. 10 is an explanatory diagram showing a problem that occurs when there is no access right control flow in the second conventional example.
【図11】第2の従来例においてアクセス権の制御フロ
ーが無い場合に生ずる問題点を示す説明図。FIG. 11 is an explanatory diagram showing a problem that occurs when there is no access right control flow in the second conventional example.
【図12】本発明の実施例におけるCPU間割込み制御
装置の内部構成図。FIG. 12 is an internal configuration diagram of an interrupt control device between CPUs in an embodiment of the present invention.
【図13】本発明の実施例における送信CPUから割込
み送信レジスタをアクセスする際の動作を説明するフロ
ーチャート。FIG. 13 is a flowchart illustrating an operation when the transmission CPU accesses the interrupt transmission register according to the embodiment of the present invention.
【図14】本発明の実施例における受信CPUから割込
み受信レジスタをアクセスする際の動作を説明するフロ
ーチャート。FIG. 14 is a flowchart illustrating an operation when an interrupt reception register is accessed from a reception CPU according to the embodiment of the present invention.
【図15】本発明の実施例におけるCPU間割込み制御
装置を示す構成図。FIG. 15 is a configuration diagram showing an interrupt control device between CPUs in an embodiment of the present invention.
【図16】本発明の実施例における割込み送信レジス
タ、及び割込み受信レジスタを示す回路構成図。FIG. 16 is a circuit diagram showing an interrupt transmission register and an interrupt reception register according to the embodiment of the present invention.
【図17】本発明の実施例におけるCPU間割込み制御
装置の動作を説明するフローチャート。FIG. 17 is a flowchart for explaining the operation of the inter-CPU interrupt control device according to the embodiment of the present invention.
21 CPU 33 割込み送信レジスタ 34 割込み発生情報作成部 35 割込み受信レジスタ 36 割込み初期化情報作成部 37 割込み格納部 38 割込み要求部 39 アドレスデコーダ 21 CPU 33 Interrupt transmission register 34 Interrupt generation information creation unit 35 Interrupt reception register 36 Interrupt initialization information creation unit 37 Interrupt storage unit 38 Interrupt request unit 39 Address decoder
フロントページの続き (56)参考文献 特開 平3−100853(JP,A) 特開 昭61−264467(JP,A) 特開 昭63−292362(JP,A) 特開 平3−257652(JP,A) 特開 昭64−46155(JP,A) 特開 昭63−59649(JP,A) National Technica l Report VOL.36,NO. 2 p155−159 1990 (58)調査した分野(Int.Cl.7,DB名) G06F 15/177 676 G06F 9/46 360 G06F 13/24 310 JICSTファイル(JOIS)Continuation of the front page (56) References JP-A-3-100853 (JP, A) JP-A-61-264467 (JP, A) JP-A-63-292362 (JP, A) JP-A-3-257652 (JP) JP-A-64-46155 (JP, A) JP-A-63-59649 (JP, A) National Technical Report VOL. 36, NO. 2 pp. 155-159 1990 (58) Fields investigated (Int. Cl. 7 , DB name) G06F 15/177 676 G06F 9/46 360 G06F 13/24 310 JICST file (JOIS)
Claims (1)
かけるCPUが割込みを受けるCPUのローカルバスの
バス占有権を獲得して割込みを行うシステムにおける各
CPUに付設されたCPU間割込み制御装置において、 割込みをかけるCPU別、割込みレベル別からなる割込
み情報を格納しておく割込み格納部を備え、 割込みをかけるCPUが同一で割込みを受けるCPU側
の各割込みレベルの割込みフラグを持ち、前記割込み格
納部の情報と書込み情報をもとに、割込み発生情報を作
成する割込み発生情報作成部を持つ割込み送信レジスタ
を、割込みをかけるCPUの夫々に対応するようにその
対応数だけ備え、 割込みを受けるCPU側の割込みレベルが同一で各割込
みをかけるCPUからの割込みフラグを持ち、前記割込
み格納部の情報と書込み情報をもとに割込みの初期化を
する割込み初期化情報作成部を持つ割込み受信レジスタ
を、割込みレベルの夫々に対応するようにその対応数だ
け備え、 前記割込み格納部の情報をもとにCPUに対して割込み
の要求をレベル別に要求する割込み要求部を備え、 前記複数の割込み送信レジスタ及び前記複数の割込み受
信レジスタの中から1つを選択してアクセス可能な状態
とするアドレスデコーダを備え、 同一の割込み格納部に対して割込み送信側と割込み受信
側とが別々にアクセスすることが可能に構成したことを
特徴とするCPU間割込み制御装置。1. An interrupt control between CPUs attached to each CPU in a system having a plurality of CPUs in a device, wherein a CPU that issues an interrupt acquires a bus occupation right of a local bus of the interrupted CPU and performs an interrupt. The apparatus further comprises an interrupt storage unit for storing interrupt information for each interrupting CPU and each interrupt level, wherein the interrupting CPU has an interrupt flag for each interrupt level of the CPU that receives the interrupt. Based on the information in the interrupt storage unit and the write information, an interrupt transmission register having an interrupt generation information generation unit that generates interrupt generation information is provided for each of the interrupting CPUs by the corresponding number. The interrupt level of the receiving CPU side is the same, and an interrupt flag from the CPU that issues each interrupt is provided. An interrupt receiving register having an interrupt initializing information creating section for initializing an interrupt based on information and write information is provided by the number corresponding to each of the interrupt levels, and the information of the interrupt storing section is also provided. An address requester for requesting an interrupt request to the CPU for each level, and selecting one of the plurality of interrupt transmission registers and the plurality of interrupt reception registers to be in an accessible state. An interrupt control device between CPUs, wherein the interrupt transmitting side and the interrupt receiving side can separately access the same interrupt storage unit.
Priority Applications (1)
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---|---|---|---|
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Applications Claiming Priority (1)
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JP3217790A JP3049125B2 (en) | 1991-08-29 | 1991-08-29 | CPU interrupt controller |
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National Technical Report VOL.36,NO.2 p155−159 1990 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7772157B2 (en) | 2003-08-29 | 2010-08-10 | Japan Science And Technology Agency | Superconducting film and method of manufacturing the same |
US8148300B2 (en) | 2003-08-29 | 2012-04-03 | Japan Science And Technology Agency | Superconducting film and method of manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
JPH0554001A (en) | 1993-03-05 |
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