JP3034296B2 - Semiconductor device and manufacturing method thereof - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 32
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000003990 capacitor Substances 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 31
- 230000003647 oxidation Effects 0.000 claims description 19
- 238000007254 oxidation reaction Methods 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 41
- 229920005591 polysilicon Polymers 0.000 description 41
- 229910052581 Si3N4 Inorganic materials 0.000 description 31
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 31
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 10
- 239000000126 substance Substances 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 4
- 239000007788 liquid Substances 0.000 description 3
- 239000007800 oxidant agent Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、トレンチキャパシタ、及びシリコン窒化膜
を含むキャパシタゲート絶縁膜を有する半導体装置及び
その製造方法に関するもので、特にトレンチキャパシタ
の電極に使用されるものである。The present invention relates to a trench capacitor, a semiconductor device having a capacitor gate insulating film including a silicon nitride film, and a method of manufacturing the same, and particularly relates to a trench. It is used for the electrode of a capacitor.
(従来の技術) 従来、トレンチキャパシタ、及びシリコン窒化膜を含
むキャパシタゲート絶縁膜を有する半導体装置は、例え
ば第3図に示すような構成をしている。(Prior Art) Conventionally, a semiconductor device having a trench capacitor and a capacitor gate insulating film including a silicon nitride film has a configuration as shown in FIG. 3, for example.
半導体基板31上には、フィールド酸化膜32が形成され
ている。また、フィールド酸化膜32を挟むようにして、
二つのトレンチ33が形成されている。これら二つのトレ
ンチ33内の基板31表面にはキャパシタゲート絶縁膜が形
成されている。キャパシタゲート絶縁膜は、熱酸化膜3
4、シリコン窒化膜35及び熱酸化膜36から構成されてい
る。キャパシタゲート絶縁膜上にはポリシリコン膜37が
形成されている。このポリシリコン膜37は、キャパシタ
電極となる。ポリシリコン膜37上には、熱酸化膜38が形
成されている。また、トレンチ33を埋め込むようにポリ
シリコン膜39が形成されている。さらに、トランジスタ
領域には、トランジスタのゲート絶縁膜40が形成されて
いる。On the semiconductor substrate 31, a field oxide film 32 is formed. Also, by sandwiching the field oxide film 32,
Two trenches 33 are formed. A capacitor gate insulating film is formed on the surface of the substrate 31 in these two trenches 33. Capacitor gate insulating film is thermal oxide film 3.
4. It is composed of a silicon nitride film 35 and a thermal oxide film 36. A polysilicon film 37 is formed on the capacitor gate insulating film. This polysilicon film 37 becomes a capacitor electrode. On the polysilicon film 37, a thermal oxide film 38 is formed. Further, a polysilicon film 39 is formed so as to fill the trench 33. Further, a gate insulating film 40 of the transistor is formed in the transistor region.
しかしながら、上記構成を有する半導体装置では、そ
の製造工程において種々の不都合が生じることが知られ
ている。以下、第4図(a)〜(m)を参照しながら従
来技術の製造方法をその不都合と併せて説明する。However, it is known that various inconveniences occur in the manufacturing process of the semiconductor device having the above configuration. Hereinafter, the conventional manufacturing method will be described with reference to FIGS. 4 (a) to 4 (m) together with its disadvantages.
まず、同図(a)に示すように、半導体基板1上に素
子分離技術を用いて8000Å程度の膜厚を有するフィール
ド酸化膜2を形成する。また、同図(b)に示すよう
に、基板1上に1000Å程度の膜厚を有する熱酸化膜3を
形成する。この後、熱酸化膜3上に1000Å程度の膜厚を
有するシリコン窒化膜4、及び5000Å程度の膜厚を有す
る酸化膜5を順次堆積形成する。さらに、リソグラフィ
技術を用い、酸化膜5上にトレンチ形成のためのパター
ンを有するレジスト膜6を形成する。次に、同図(c)
に示すように、このレジスト膜6をマスクとして異方性
エッチングを行うことにより、酸化膜5、シリコン窒化
膜4、熱酸化膜3及びフィールド酸化膜2をそれぞれ加
工する。この後、レジスト膜6を除去する。ここで、フ
ィールド酸化膜2は、上記加工によって断面形状が四角
形となる。次に、同図(d)に示すように、酸化膜5を
マスクとして、異方性エッチングにより基板1を加工す
ることにより、基板1にトレンチ7を形成する。この
後、マスク材である酸化膜5を弗酸系処理液により除去
する。次に、同図(e)に示すように、トレンチ7内の
基板1表面を保護するため、トレンチ7内における基板
1の表面に400Å程度の膜厚を有する熱酸化膜8を形成
する。次に、同図(f)に示すように、熱酸化膜3及び
8に対して選択比が十分に大きいことを条件として、ケ
ミカルドライエッチングを行い、シリコン窒化膜4を除
去する。次に、同図(g)に示すように、弗酸系処理液
を用いて熱酸化膜3及び8を完全に除去する。次に、同
図(h)に示すように、キャパシタゲート絶縁膜となる
熱酸化膜9、シリコン窒化膜10及び熱酸化膜11を順次形
成する。また、熱酸化膜11上には、ドーパントをドーピ
ングしたポリシリコン膜12を堆積形成する。さらに、ゲ
ート電極形成のためのパターンを有するレジスト膜13を
形成する。次に、同図(i)に示すように、レジスト膜
13をマスクとしてケミカルドライエッチングを行うこと
により、ポリシリコン膜12をパターニングする。この
際、ゲート電極形成のためのレジスト膜13のパターン幅
L1(同図(h)参照)は、トレンチエッジに律則され、
隣接するトレンチの端から端までの長さL2よりも長く設
計されている。また、キャパシタゲート絶縁膜中の熱酸
化膜11及びシリコン窒化膜10は一般的に薄く形成される
ために、ケミカルドライエッチング後に、これらに局所
的なピンホール(矢印aで示す)が発生することがあ
る。次に、同図(j)に示すように、熱酸化工程を経る
ことにより熱酸化膜14を形成する。ところが、ポリシリ
コン膜12のパターニング時におけるエッチングにより、
シリコン窒化膜10には局所的なピンホールが発生してい
る。このため、そのピンホールに酸化剤が侵入し、基板
1が局所的に酸化されてしまうことがある。また、パタ
ーニングされたポリシリコン膜12の端部とキャパシタゲ
ート絶縁膜との間に酸化剤が侵入し、くさび形状の酸化
膜(矢印bで示す)が形成されてしまうことがある。次
に、同図(k)に示すように、ケミカルドライエッチン
グによって露出しているシリコン窒化膜10を除去した
後、熱酸化膜15を形成し、ポリシリコン膜16を堆積形成
する。次に、同図(l)に示すように、ケミカルドライ
エッチングによってポリシリコン膜16をエッチバックす
ることにより、トレンチ内にのみポリシリコン膜16を残
存させ、その他のポリシリコン膜16を除去する。また、
トランジスタ領域以外の領域を覆うパターンを有するレ
ジスト膜17を形成する。次に、同図(m)に示すよう
に、弗酸系処理液によってトランジスタ領域Aの熱酸化
膜15を除去し、さらにレジスト膜17を剥離する。この
後、熱酸化を行うことにより、トランジスタ領域Aにト
ランジスタのゲート絶縁膜18を形成する。First, as shown in FIG. 1A, a field oxide film 2 having a thickness of about 8000 ° is formed on a semiconductor substrate 1 by using an element isolation technique. Further, as shown in FIG. 1B, a thermal oxide film 3 having a thickness of about 1000 ° is formed on the substrate 1. Thereafter, a silicon nitride film 4 having a thickness of about 1000 ° and an oxide film 5 having a thickness of about 5000 ° are sequentially deposited on the thermal oxide film 3. Further, a resist film 6 having a pattern for forming a trench is formed on oxide film 5 by using a lithography technique. Next, FIG.
As shown in FIG. 7, the oxide film 5, silicon nitride film 4, thermal oxide film 3, and field oxide film 2 are processed by performing anisotropic etching using the resist film 6 as a mask. After that, the resist film 6 is removed. Here, the cross-sectional shape of the field oxide film 2 is made square by the above processing. Next, as shown in FIG. 2D, the trench 1 is formed in the substrate 1 by processing the substrate 1 by anisotropic etching using the oxide film 5 as a mask. Thereafter, the oxide film 5 serving as a mask material is removed with a hydrofluoric acid-based treatment liquid. Next, as shown in FIG. 3E, a thermal oxide film 8 having a thickness of about 400 ° is formed on the surface of the substrate 1 in the trench 7 to protect the surface of the substrate 1 in the trench 7. Next, as shown in FIG. 4F, the chemical nitride is etched to remove the silicon nitride film 4 on condition that the selectivity to the thermal oxide films 3 and 8 is sufficiently large. Next, as shown in FIG. 1G, the thermal oxide films 3 and 8 are completely removed using a hydrofluoric acid-based treatment solution. Next, as shown in FIG. 1H, a thermal oxide film 9, a silicon nitride film 10, and a thermal oxide film 11 to be a capacitor gate insulating film are sequentially formed. On the thermal oxide film 11, a polysilicon film 12 doped with a dopant is deposited and formed. Further, a resist film 13 having a pattern for forming a gate electrode is formed. Next, as shown in FIG.
The polysilicon film 12 is patterned by performing chemical dry etching using the mask 13 as a mask. At this time, the pattern width of the resist film 13 for forming the gate electrode
L1 (see (h) in the figure) is governed by the trench edge,
It is designed to be longer than the length L2 from end to end of the adjacent trench. In addition, since the thermal oxide film 11 and the silicon nitride film 10 in the capacitor gate insulating film are generally formed to be thin, local pinholes (indicated by an arrow a) occur in these after chemical dry etching. There is. Next, as shown in FIG. 1J, a thermal oxide film 14 is formed through a thermal oxidation process. However, due to the etching during the patterning of the polysilicon film 12,
Local pinholes are generated in the silicon nitride film 10. For this reason, an oxidant may enter the pinhole, and the substrate 1 may be locally oxidized. Further, an oxidizing agent may enter between the patterned end portion of the polysilicon film 12 and the capacitor gate insulating film to form a wedge-shaped oxide film (indicated by an arrow b). Next, as shown in FIG. 2K, after the exposed silicon nitride film 10 is removed by chemical dry etching, a thermal oxide film 15 is formed, and a polysilicon film 16 is deposited and formed. Next, as shown in FIG. 1L, the polysilicon film 16 is etched back by chemical dry etching, so that the polysilicon film 16 remains only in the trench, and the other polysilicon film 16 is removed. Also,
A resist film 17 having a pattern covering a region other than the transistor region is formed. Next, as shown in FIG. 3 (m), the thermal oxide film 15 in the transistor region A is removed with a hydrofluoric acid-based treatment liquid, and the resist film 17 is further stripped. Thereafter, a gate insulating film 18 of the transistor is formed in the transistor region A by performing thermal oxidation.
上述したような製造方法においては、第4図(m)か
ら明らかなように、ピンホールの発生を原因とする局所
的な熱酸化膜により、トランジスタ領域Aの基板1には
凹部が形成されている。即ち、この凹部上にトランジス
タのゲート絶縁膜18が形成されるため、トランジスタの
特性劣化の原因となる。また、パターニングされたポリ
シリコン膜12の端部とキャパシタゲート絶縁膜との間に
形成されるくさび形状の酸化膜14は、トレンチに対して
応力を持つ。つまり、この応力がトレンチキャパシタの
信頼性劣化の原因となる。さらに、ゲート電極形成のた
めのレジスト膜13のパターン幅L1は、トレンチエッジに
律則され、少なくとも隣接するトレンチの端から端まで
の距離L2以上を有することが必要となる。また、製造時
における加工マージンのため、ポリシリコン膜12が一方
へずれた場合、ポリシリコン膜12の一方の端がトレンチ
7からはみ出し、トランジスタ領域Aに出てしまうこと
がある。なお、このはみ出しは、トランジスタ加工時に
おけるキャパシタ電極とトランジスタのゲート電極との
デザイン上の余裕を減少させるため、好ましくない。In the manufacturing method as described above, as is apparent from FIG. 4 (m), a concave portion is formed in the substrate 1 in the transistor region A by a local thermal oxide film caused by the generation of a pinhole. I have. That is, since the gate insulating film 18 of the transistor is formed on the concave portion, the characteristics of the transistor are deteriorated. The wedge-shaped oxide film 14 formed between the patterned end portion of the polysilicon film 12 and the capacitor gate insulating film has stress on the trench. That is, this stress causes the reliability of the trench capacitor to deteriorate. Furthermore, the pattern width L1 of the resist film 13 for forming the gate electrode is determined by the trench edge, and needs to have at least a distance L2 from one end of the adjacent trench to the other. Further, when the polysilicon film 12 is shifted to one side due to a processing margin at the time of manufacturing, one end of the polysilicon film 12 may protrude from the trench 7 and may come out to the transistor region A. Note that this protrusion is not preferable because it reduces the design margin between the capacitor electrode and the gate electrode of the transistor when processing the transistor.
(発明が解決しようとする課題) このように、従来では、酸化工程でのマスクとなるシ
リコン窒化膜にピンホールが形成されることに起因し、
トランジスタ領域の基板に凹部が形成されるという欠点
があった。また、キャパシタ電極となるポリシリコン膜
の端部とキャパシタゲート絶縁膜との間にくさび形状の
酸化膜が形成され、トレンチキャパシタの信頼性劣化を
招くという欠点があった。さらに、ゲート電極形成のた
めのレジスト膜のパターン幅が大きくなり、又、製造時
における加工マージンのため、キャパシタ電極とトラン
ジスタのゲート電極とのデザイン上の余裕が減少すると
いう欠点があった。(Problems to be Solved by the Invention) As described above, conventionally, a pinhole is formed in a silicon nitride film serving as a mask in an oxidation step,
There is a disadvantage that a recess is formed in the substrate in the transistor region. In addition, a wedge-shaped oxide film is formed between the end of the polysilicon film serving as the capacitor electrode and the capacitor gate insulating film, which causes a problem that the reliability of the trench capacitor is deteriorated. Further, there is a disadvantage that the pattern width of the resist film for forming the gate electrode is increased, and a margin in design between the capacitor electrode and the gate electrode of the transistor is reduced due to a processing margin at the time of manufacturing.
本発明は、上記欠点を解決すべくなされたものであ
り、トランジスタ領域の基板上に凹部等の表面荒れを発
生させないこと、キャパシタ電極となるポリシリコン膜
の端部にくさび形状の熱酸化膜を形成させないこと、及
びキャパシタ電極とトランジスタのゲート電極とのデザ
イン上の余裕を増加せしめることが可能な半導体装置及
びその製造方法を提供することを目的とする。The present invention has been made in order to solve the above-described drawbacks, and does not generate surface roughness such as a concave portion on a substrate in a transistor region, and a wedge-shaped thermal oxide film is formed at an end of a polysilicon film serving as a capacitor electrode. It is an object of the present invention to provide a semiconductor device which can be prevented from being formed, and can increase a design margin of a capacitor electrode and a gate electrode of a transistor, and a method for manufacturing the same.
[発明の構成] (課題を解決するための手段) 上記目的を達成するために、本発明の半導体装置は、
トレンチを有する半導体基板と、前記トレンチ内部の前
記半導体基板の表面に形成される絶縁膜と、前記トレン
チ内部に埋め込まれる第1の導電膜と、前記第1の導電
膜へ達するコンタクトホールを有し、少なくとも前記第
1の導電膜上に形成される耐酸化性膜と、前記コンタク
トホールを介して前記第1の導電膜に接触する第2の導
電膜とを備えている。[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, a semiconductor device of the present invention comprises:
A semiconductor substrate having a trench, an insulating film formed on the surface of the semiconductor substrate inside the trench, a first conductive film embedded in the trench, and a contact hole reaching the first conductive film. An oxidation-resistant film formed on at least the first conductive film; and a second conductive film contacting the first conductive film through the contact hole.
本発明の半導体装置の製造方法は、まず、半導体基板
にトレンチを形成し、全面に絶縁膜を形成する。また、
前記トレンチ内部に第1の導電膜を埋め込み、全面に耐
酸化性膜を形成する。次に、前記耐酸化性膜に前記第1
の導電膜へ達するコンタクトホールを形成する。また、
前記コンタクトホールを介して前記第1の導電膜に接触
する第2の導電膜を形成する。この後、熱酸化を行うこ
とにより、前記第2の導電膜の表面に熱酸化膜を形成す
るというものである。In the method of manufacturing a semiconductor device according to the present invention, first, a trench is formed in a semiconductor substrate, and an insulating film is formed on the entire surface. Also,
A first conductive film is embedded in the trench, and an oxidation-resistant film is formed on the entire surface. Next, the first film is applied to the oxidation resistant film.
A contact hole reaching the conductive film is formed. Also,
Forming a second conductive film in contact with the first conductive film through the contact hole; Thereafter, thermal oxidation is performed to form a thermal oxide film on the surface of the second conductive film.
また、前記第2の導電膜の表面に熱酸化膜を形成する
工程の後に、トランジスタ領域において前記半導体基板
を露出させ、熱酸化を行うことにより、前記トランジス
タ領域の前記半導体基板上に熱酸化膜を形成するという
ものである。Further, after the step of forming a thermal oxide film on the surface of the second conductive film, the semiconductor substrate is exposed in the transistor region and thermal oxidation is performed, so that a thermal oxide film is formed on the semiconductor substrate in the transistor region. Is formed.
(作用) このような構成によれば、第1の導電膜は、耐酸化性
膜に形成されたコンタクトホールを介して配線となる第
2の導電膜に接続されている。このため、トレンチエッ
ジの長さに律則されずに第2の導電膜の加工が可能とな
り、第2の導電膜とトランジスタ領域のゲート電極との
デザイン上の余裕を増加させることができる。(Operation) According to such a configuration, the first conductive film is connected to the second conductive film serving as a wiring via the contact hole formed in the oxidation-resistant film. For this reason, the second conductive film can be processed without being restricted by the length of the trench edge, and the design margin between the second conductive film and the gate electrode in the transistor region can be increased.
また、このような方法によれば、トレンチ内に埋め込
まれた第1の導電膜とトランジスタ領域の半導体基板上
に十分な厚さの耐酸化性膜を形成することができる。こ
のため、後工程での熱酸化の際、第1の導電膜と絶縁膜
との間に酸化剤が侵入することがなく、又、ピンホール
が形成されることもない。According to such a method, an oxidation-resistant film having a sufficient thickness can be formed on the first conductive film embedded in the trench and the semiconductor substrate in the transistor region. Therefore, during thermal oxidation in a later step, an oxidizing agent does not enter between the first conductive film and the insulating film, and a pinhole is not formed.
(実施例) 以下、図面を参照しながら本発明の一実施例について
詳細に説明する。なお、この説明において、従来例と対
応する部分には、従来例と同様の符号を付すことにす
る。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings. In this description, portions corresponding to the conventional example are denoted by the same reference numerals as the conventional example.
第1図は、本発明の半導体装置の基本構成を示すもの
である。FIG. 1 shows a basic configuration of a semiconductor device of the present invention.
半導体基板31上には、フィールド酸化膜32が形成され
ている。また、フィールド酸化膜32を挟むように、二つ
のトレンチ33が形成されている。これら二つのトレンチ
33内の基板31表面にはキャパシタゲート絶縁膜が形成さ
れている。キャパシタゲート絶縁膜は、熱酸化膜34、シ
リコン窒化膜35及び熱酸化膜36から構成されている。ト
レンチ33を埋め込むようにポリシリコン膜37が形成され
ている。このポリシリコン膜37は、キャパシタ電極とな
る。ポリシリコン膜37上には、層間絶縁膜としてのシリ
コン窒化膜41が形成されている。また、シリコン窒化膜
41には、トレンチ33内のそれぞれのポリシリコン膜37に
達するコンタクトホール42が開孔されている。さらに、
シリコン窒化膜41上には、コンタクトホール42を介して
ポリシリコン膜37に接続されるプレート電極としてのポ
リシリコン膜43が形成されている。ポリシリコン膜43上
には、熱酸化膜44が形成されている。また、トランジス
タ領域には、トランジスタのゲート絶縁膜40が形成され
ている。On the semiconductor substrate 31, a field oxide film 32 is formed. Further, two trenches 33 are formed so as to sandwich field oxide film 32. These two trenches
A capacitor gate insulating film is formed on the surface of the substrate 31 in 33. The capacitor gate insulating film includes a thermal oxide film 34, a silicon nitride film 35, and a thermal oxide film 36. A polysilicon film 37 is formed to fill trench 33. This polysilicon film 37 becomes a capacitor electrode. On the polysilicon film 37, a silicon nitride film 41 as an interlayer insulating film is formed. Also, silicon nitride film
A contact hole 42 reaching each polysilicon film 37 in the trench 33 is opened in 41. further,
On the silicon nitride film 41, a polysilicon film 43 as a plate electrode connected to the polysilicon film 37 via the contact hole 42 is formed. On the polysilicon film 43, a thermal oxide film 44 is formed. Further, a gate insulating film 40 of the transistor is formed in the transistor region.
上記構成を有する半導体装置では、以下に示す製造方
法を使用することにより従来技術の欠点を解決すること
ができる。以下、第2図(a)〜(i)を参照しながら
その製造方法について詳細に説明する。In the semiconductor device having the above configuration, the disadvantages of the related art can be solved by using the following manufacturing method. Hereinafter, the manufacturing method will be described in detail with reference to FIGS. 2 (a) to 2 (i).
まず、従来技術と同様の方法を用いて、半導体基板1
上に8000Å程度の膜厚を有するフィールド酸化膜2を形
成し、このフィールド酸化膜2を挟むようにしてトレン
チ7を形成する。この状態において、トレンチ7内に
は、トレンチ7内の基板1表面を保護するための熱酸化
膜8が形成されており、又、基板1上には熱酸化膜3が
形成されている(前記第4図(f)参照)。この後、同
図(a)に示すように、弗酸系処理液を用いて600Å相
当量のエッチングを行うと、熱酸化膜8は完全に除去さ
れ、又、熱酸化膜3は1000Å程度から400Å程度に薄く
なり、新たな熱酸化膜19として基板1上に残存する。次
に、同図(b)に示すように、全面に熱酸化膜9を80Å
程度、シリコン窒化膜10を80Å程度、及び熱酸化膜11を
40Å程度順次形成する。なお、これら熱酸化膜9、シリ
コン窒化膜10及び熱酸化膜11により三層のキャパシタゲ
ート絶縁膜が構成される。また、熱酸化膜11上には、ド
ーパントをドーピングしたポリシリコン膜12を6000Å程
度堆積形成する。次に、同図(c)に示すように、ケミ
カルドライエッチングによってポリシリコン膜12をエッ
チバックすることにより、トレンチ内にのみポリシリコ
ン膜12を残存させ、その他のポリシリコン膜12を除去す
る。この際、基板1上の熱酸化膜11が除去され、さらに
基板1上のシリコン窒化膜10の一部がエッチングされ、
ピンホール(矢印aで示す)が形成される。そこで、こ
の後、全面にシリコン窒化膜20を1000Å程度堆積形成す
る。これにより、ピンホールは埋め込まれる。さらに、
シリコン窒化膜20にポリシリコン膜12へ達するコンタク
トホールを形成するため、フォトリソグラフィ技術を用
いて所定のパターンを有するレジスト膜21を形成する。
ここで、レジスト膜21は、隣接する二つのトレンチ毎に
コンタクトホール形成のための一つのパターンを有して
いる。次に同図(e)に示すように、異方性のリアクテ
ィブイオンエッチングによってシリコン窒化膜20を加工
し、コンタクトホールを形成する。この後、レジスト膜
21を剥離し、プレート電極となるポリシリコン膜22を30
00Å程度堆積形成する。また、プレート電極形成のため
のパターンを有するレジスト膜23を形成する。ここで、
プレート電極はトレンチ内部のキャパシタ電極と独立し
て形成される。このため、レジスト膜23のパターン幅L3
は、前記第4図(h)に示す従来のパターン幅L1よりも
短くすることが可能である。次に、同図(f)に示すよ
うに、ケミカルドライエッチングによってポリシリコン
膜22を加工する。この際、シリコン窒化膜20も多少エッ
チングされるが、膜厚が1000Å程度と厚いため、除去さ
れてしまうことはない。この後、レジスト膜23を剥離す
る。次に、同図(g)に示すように、熱酸化を行うこと
により、ポリシリコン膜22上に熱酸化膜24を1000Å程度
形成する。この際、十分に厚いシリコン窒化膜20がマス
クとなっているため、従来技術において見られたよう
な、トランジスタ領域における局所的な酸化は発生する
ことがなく、又、トレンチ端部におけるくさび形状の熱
酸化膜も形成されることがない。この後、トランジスタ
領域以外の領域を覆うパターンを有するレジスト膜25を
形成する。次に、同図(h)に示すように、ケミカルド
ライエッチングを行い、トランジスタ領域のシリコン窒
化膜10及び20を除去する。また、弗酸系処理液により、
トランジスタ領域の熱酸化膜9及び14を除去する。次
に、同図(i)に示すように、レジスト膜25を剥離した
後、熱酸化を行うことにより、トランジスタ領域Aにト
ランジスタのゲート絶縁膜18を形成する。この際、トレ
ンチ内部のポリシリコン膜12上には、シリコン窒化膜20
が存在するため、トレンチ端部のポリシリコン膜12にく
さび形状の酸化膜が形成されることはない。First, the semiconductor substrate 1 is formed using the same method as in the prior art.
A field oxide film 2 having a thickness of about 8000 ° is formed thereon, and a trench 7 is formed so as to sandwich the field oxide film 2. In this state, a thermal oxide film 8 for protecting the surface of the substrate 1 in the trench 7 is formed in the trench 7, and a thermal oxide film 3 is formed on the substrate 1. FIG. 4 (f)). Thereafter, as shown in FIG. 3A, when etching is performed for a 600 ° equivalent amount using a hydrofluoric acid-based treatment solution, the thermal oxide film 8 is completely removed, and the thermal oxide film 3 is removed from about 1000 °. It becomes thin to about 400 ° and remains on the substrate 1 as a new thermal oxide film 19. Next, as shown in FIG. 2B, a thermal oxide film 9 is formed on the entire surface by 80.
About 80 mm of silicon nitride film 10 and thermal oxide film 11
It is formed sequentially about 40mm. The thermal oxide film 9, the silicon nitride film 10, and the thermal oxide film 11 form a three-layer capacitor gate insulating film. On the thermal oxide film 11, a polysilicon film 12 doped with a dopant is deposited to a thickness of about 6000Å. Next, as shown in FIG. 2C, the polysilicon film 12 is etched back by chemical dry etching, so that the polysilicon film 12 remains only in the trench, and the other polysilicon film 12 is removed. At this time, the thermal oxide film 11 on the substrate 1 is removed, and a part of the silicon nitride film 10 on the substrate 1 is etched.
A pinhole (indicated by arrow a) is formed. Therefore, thereafter, a silicon nitride film 20 is deposited and formed on the entire surface at a thickness of about 1000 °. Thereby, the pinhole is buried. further,
In order to form a contact hole reaching the polysilicon film 12 in the silicon nitride film 20, a resist film 21 having a predetermined pattern is formed using a photolithography technique.
Here, the resist film 21 has one pattern for forming a contact hole for every two adjacent trenches. Next, as shown in FIG. 1E, the silicon nitride film 20 is processed by anisotropic reactive ion etching to form a contact hole. After this, the resist film
21 is removed, and the polysilicon film 22 serving as a plate electrode is
Deposit about 00 °. Further, a resist film 23 having a pattern for forming a plate electrode is formed. here,
The plate electrode is formed independently of the capacitor electrode inside the trench. Therefore, the pattern width L3 of the resist film 23
Can be made shorter than the conventional pattern width L1 shown in FIG. 4 (h). Next, as shown in FIG. 3F, the polysilicon film 22 is processed by chemical dry etching. At this time, the silicon nitride film 20 is also slightly etched, but is not removed because the thickness is as large as about 1000 °. Thereafter, the resist film 23 is peeled off. Next, as shown in FIG. 2G, a thermal oxidation is performed to form a thermal oxide film 24 on the polysilicon film 22 by about 1000 °. At this time, since the sufficiently thick silicon nitride film 20 is used as a mask, local oxidation in the transistor region does not occur as in the prior art, and a wedge-shaped No thermal oxide film is formed. Thereafter, a resist film 25 having a pattern covering a region other than the transistor region is formed. Next, as shown in FIG. 1H, chemical dry etching is performed to remove the silicon nitride films 10 and 20 in the transistor region. In addition, with the hydrofluoric acid-based treatment liquid,
The thermal oxide films 9 and 14 in the transistor area are removed. Next, as shown in FIG. 1I, after the resist film 25 is peeled off, thermal oxidation is performed to form a gate insulating film 18 of the transistor in the transistor region A. At this time, a silicon nitride film 20 is formed on the polysilicon film 12 inside the trench.
, A wedge-shaped oxide film is not formed on the polysilicon film 12 at the end of the trench.
上記構成の半導体装置及びその製造方法によれば、プ
レート電極となるポリシリコン膜22の熱酸化に際し、ト
ランジスタ領域上及びトレンチ内のポリシリコン膜12上
には十分に厚いシリコン窒化膜20が存在する。このた
め、トランジスタ領域Aにおける局所的な酸化に起因す
る凹部形状や、トレンチ端部のポリシリコン膜12にくさ
び形状の熱酸化膜が形成されることはない。また、トラ
ンジスタのゲート絶縁膜18の形成に際しても、シリコン
窒化膜20がポリシリコン膜12上に存在するため、トラン
ジスタ領域Aの凹部形状やトレンチ端部にくさび形状の
熱酸化膜が形成されることはない。このように、本発明
を用いれば、凹凸のない平坦なトランジスタ領域と、く
さび形状の酸化膜が形成されないキャパシタ電極とを得
ることができる。さらに、本発明では、プレート電極が
トレンチ内部のキャパシタ電極と独立して形成される。
このため、プレート電極形成のためのレジスト膜23のパ
ターン幅L3は、前記第4図(h)に示す従来のパターン
幅L1よりも短くすることが可能である。従って、プレー
ト電極は、十分に小さく設計できるため、トランジスタ
領域Aに形成されるゲート電極との設計上の余裕を増加
させることができる。According to the semiconductor device having the above configuration and the method of manufacturing the same, when thermally oxidizing the polysilicon film 22 serving as the plate electrode, the silicon nitride film 20 is sufficiently thick on the transistor region and the polysilicon film 12 in the trench. . For this reason, a concave shape due to local oxidation in the transistor region A and a wedge-shaped thermal oxide film on the polysilicon film 12 at the trench end are not formed. Also, when forming the gate insulating film 18 of the transistor, since the silicon nitride film 20 is present on the polysilicon film 12, a wedge-shaped thermal oxide film is formed at the concave portion of the transistor region A and at the end of the trench. There is no. As described above, according to the present invention, a flat transistor region without unevenness and a capacitor electrode without a wedge-shaped oxide film can be obtained. Further, in the present invention, the plate electrode is formed independently of the capacitor electrode inside the trench.
Therefore, the pattern width L3 of the resist film 23 for forming the plate electrode can be made shorter than the conventional pattern width L1 shown in FIG. 4 (h). Therefore, since the plate electrode can be designed to be sufficiently small, the design margin with the gate electrode formed in the transistor region A can be increased.
なお、上記実施例において、キャパシタゲート絶縁膜
は、熱酸化膜9、シリコン窒化膜10及び熱酸化膜11の三
層により構成されているが、単層であっても本発明が適
用できることは言うまでもない。In the above embodiment, the capacitor gate insulating film is composed of the three layers of the thermal oxide film 9, the silicon nitride film 10, and the thermal oxide film 11, but it goes without saying that the present invention can be applied to a single layer. No.
[発明の効果] 以上、説明したように、本発明の半導体装置及びその
製造方法によれば、次のような効果を奏する。[Effects of the Invention] As described above, according to the semiconductor device of the present invention and the method of manufacturing the same, the following effects can be obtained.
トランジスタ領域上及びトレンチ内のポリシリコン膜
上には十分に厚いシリコン窒化膜が存在している。ま
た、トレンチ内に埋め込まれたキャパシタ電極は、前記
シリコン窒化膜を介してプレートキャパシタ電極に電気
的に導通されている。従って、トランジスタ領域におけ
る凹部等の表面荒れや、キャパシタ電極となるポリシリ
コン膜の端部のくさび形状の熱酸化膜を形成することが
なく、又、キャパシタ電極とトランジスタのゲート電極
とのデザイン上の余裕を増加せしめることが可能な半導
体装置及びその製造方法を提供できる。A sufficiently thick silicon nitride film exists on the transistor region and the polysilicon film in the trench. The capacitor electrode embedded in the trench is electrically connected to the plate capacitor electrode via the silicon nitride film. Therefore, it is possible to prevent the formation of a roughened surface such as a concave portion in the transistor region, the formation of a wedge-shaped thermal oxide film at the end of the polysilicon film serving as the capacitor electrode, and the design of the capacitor electrode and the gate electrode of the transistor. A semiconductor device capable of increasing a margin and a manufacturing method thereof can be provided.
第1図は本発明の一実施例に係わる半導体装置を示す断
面図、第2図(a)乃至(i)は本発明の一実施例に係
わる半導体装置の製造方法を示す断面図、第3図は従来
の半導体装置を示す断面図、第4図(a)乃至(m)は
従来の半導体装置の製造方法を示す断面図である。 1,31……半導体基板、2,32……フィールド酸化膜、3,8,
9,11,14,15,19,24,34,36,38,44……熱酸化膜、4,10,20,
35,41……シリコン窒化膜、5……酸化膜、6,13,17,21,
23,25……レジスト膜、7,33……トレンチ、12,16,22,3
7,39,43……ポリシリコン膜、18,40……ゲート絶縁膜、
42……コンタクトホール。FIG. 1 is a sectional view showing a semiconductor device according to one embodiment of the present invention, FIGS. 2A to 2I are sectional views showing a method of manufacturing a semiconductor device according to one embodiment of the present invention, and FIG. FIGS. 4A to 4M are cross-sectional views showing a conventional semiconductor device, and FIGS. 4A to 4M are cross-sectional views showing a method for manufacturing the conventional semiconductor device. 1,31 ... semiconductor substrate, 2,32 ... field oxide film, 3,8,
9,11,14,15,19,24,34,36,38,44 …… Thermal oxide film, 4,10,20,
35,41 ... silicon nitride film, 5 ... oxide film, 6, 13, 17, 21,
23,25 …… resist film, 7,33 …… trench, 12,16,22,3
7,39,43 …… Polysilicon film, 18,40 …… Gate insulating film,
42 ... Contact hole.
フロントページの続き (56)参考文献 特開 平2−87571(JP,A) 特開 平2−189968(JP,A) 特開 平4−56166(JP,A) 特開 昭61−199657(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 27/04,21/822 H01L 27/108,21/8242 Continuation of front page (56) References JP-A-2-87571 (JP, A) JP-A-2-189968 (JP, A) JP-A-4-56166 (JP, A) JP-A-61-199657 (JP) , A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 27 / 04,21 / 822 H01L 27 / 108,21 / 8242
Claims (3)
に形成され、各トレンチの内面に設けられるキャパシタ
絶縁膜及び各トレンチを満たす第1の導電膜から構成さ
れる複数のトレンチキャパシタと、 各トレンチキャパシタの前記第1の導電膜を覆うように
形成され、前記第1の導電膜に達するコンタクトホール
を有する耐酸化性膜と、 前記コンタクトホールを介して各トレンチキャパシタの
前記第1の導電膜を互いに接続する第2の導電膜と を具備することを特徴とする半導体装置。A plurality of trench capacitors formed in a plurality of trenches provided in a semiconductor substrate, the plurality of trench capacitors including a capacitor insulating film provided on an inner surface of each trench and a first conductive film filling each trench; An oxidation-resistant film formed to cover the first conductive film of the capacitor and having a contact hole reaching the first conductive film; and the first conductive film of each trench capacitor via the contact hole. And a second conductive film connected to each other.
トレンチの内面にキャパシタ絶縁膜を形成し、各トレン
チを第1の導電膜で満たすことにより、複数のトレンチ
キャパシタを形成する工程と、 各トレンチキャパシタの前記第1の導電膜を耐酸化性膜
で覆う工程と、 前記耐酸化性膜に各トレンチキャパシタの前記第1の導
電膜へ達するコンタクトホールを形成する工程と、 前記コンタクトホールを介して各トレンチキャパシタの
前記第1の導電膜を互いに接続する第2の導電膜を形成
する工程と、 熱酸化を行い、前記第2の導電膜の表面に熱酸化膜を形
成する工程と を具備することを特徴とする半導体装置の製造方法。Forming a plurality of trench capacitors in the semiconductor substrate, forming a capacitor insulating film on the inner surface of each trench, and filling each trench with a first conductive film to form a plurality of trench capacitors; Covering the first conductive film of each trench capacitor with an oxidation-resistant film; forming a contact hole reaching the first conductive film of each trench capacitor in the oxidation-resistant film; Forming a second conductive film that connects the first conductive films of the trench capacitors to each other via a first conductive film, and performing a thermal oxidation to form a thermal oxide film on the surface of the second conductive film. A method for manufacturing a semiconductor device, comprising:
する工程の後に、各トレンチキャパシタに隣接するトラ
ンジスタ領域の前記半導体基板を露出させる工程と、熱
酸化を行い、前記トランジスタ領域の前記半導体基板上
にトランジスタのゲート絶縁膜を形成する工程とを具備
することを特徴とする請求項2記載の半導体装置の製造
方法。3. A step of exposing the semiconductor substrate in a transistor region adjacent to each trench capacitor after the step of forming a thermal oxide film on the surface of the second conductive film; Forming a gate insulating film of a transistor on the semiconductor substrate.
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JPH04174553A JPH04174553A (en) | 1992-06-22 |
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