JP4949547B2

JP4949547B2 - Manufacturing method of semiconductor memory device

Info

Publication number: JP4949547B2
Application number: JP2000108500A
Authority: JP
Inventors: 祐一高田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2000-04-10
Filing date: 2000-04-10
Publication date: 2012-06-13
Anticipated expiration: 2020-04-10
Also published as: JP2001291846A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置の製造方法に係わり、特にＤＲＡＭセルを有する半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
半導体記憶装置に含まれるＤＲＡＭセルの形成は、セルサイズの縮小による、フォトリソグラフィー工程のミスアライメントマージンの減少により、歩留まりの悪化が懸念される。これを防止する方法としてはＳＡＣ（Self Aligned Contact）プロセス等を使用し、ミスアライメントマージンを確保している。しかしながらＳＡＣプロセスは、一連の工程数が増大する問題が生ずる。そこで、従来のＤＲＡＭ形成工程から、ビット線にＳＡＣプロセスを用いて容量コンタクトの形成を省いたＤＲＡＭセルの形成方法が考えられている。
【０００３】
図１９〜図３５にＤＲＡＭの形成工程の一例を示す。図１９〜図２６はゲート電極断面方向の断面図、図２７〜図３５はビット線断面方向の断面図を示す。まず、図１９及び図２７に示すように、半導体基板２０１の主面上にＬＯＣＯＳ法等の選択酸化法またはＳＴＩ（Shallow Trench Isolation）を用いて素子分離膜２０２を形成する。次に半導体基板２０１上に不図示のゲート酸化膜を介してゲート電極２０３及びシリコン窒化膜２０４を形成する。まず、ゲート酸化膜３ｎｍ〜１０ｎｍ、ポリシリコン３０ｎｍ〜１００ｎｍ、タングステンシリサイド等のシリコン珪化物３０ｎｍ〜１００ｎｍ、シリコン窒化膜１００ｎｍ〜２００ｎｍを順次堆積させる。次にフォトリソグラフィー工程により、フォトレジストをパターニングし、フォトレジストをマスクにドライエッチングする。フォトレジスト除去後、さらに、シリコン窒化膜を４０ｎｍ〜１００ｎｍ堆積させ、基板全面をエッチバックすることによってゲート電極２０３及びシリコン窒化膜２０４を形成する。
【０００４】
ゲート電極形成後、図２０及び図２８に示すように層間絶縁膜２０５およびポリシリコンプラグ２０６を形成する。層間絶縁膜２０５は、シリコン酸化膜、ＢＰＳＧ膜、ＰＳＧ膜、ＢＳＧ膜等を０．３５μｍ〜０．６５μｍ堆積させ、ＣＭＰなどで平坦化することによって形成する。ポリシリコンプラグ２０６は、フォトリソグラフィー工程により、フォトレジストをパターニングし、所望の領域にコンタクトを開口させた後、ドープドポリシリコンなどを堆積させエッチバックすることによって形成する。ポリシリコンプラグ２０６を形成後、図２１及び図２９に示すように、シリコン酸化膜２０７を０．１〜０．２μｍ堆積させる。次に図２２及び図３０に示すように、ビットコンタクト２０８を開口し、ポリシリコン２０９を５０〜１５０ｎｍ、タングステンシリサイド２１０を０．１〜０．１５μｍ、シリコン窒化膜２１１を０．１５〜０．２μｍ順次堆積させる。図２３及び図３１に示すように、ゲート電極２０３と同様に、フォトリソグラフィー工程およびドライエッチングによってビット線２１２を形成する。
【０００５】
ビット線２１２上にシリンダキャパシタを形成するために、まず、図２４及び図３２のようにシリコン酸化膜２１３を０．８〜１．２μｍ堆積させる。次にフォトリソグラフィー工程および、ドライエッチングにより、図２５及び図３３に示すように、キャパシタを形成する領域２１４のシリコン酸化膜を、ポリシリコンプラグ２０６の表面が露出するまで選択的にエッチングする。
【０００６】
パッドコンタクト２０６と容量下部電極２１５を電気的に接続するために、パッドコンタクト２０６の表面上に形成された自然酸化膜をウェットエッチングによって除去し、図２６及び図３５に示すように、容量下部電極２１５、容量絶縁膜（図示せず）、容量上部電極２１６を順次形成して、ＤＲＡＭセルを形成する。
【０００７】
なお、本発明に関連する技術としては、例えば、特開平４−８３３７５号公報、特開平８−１２５１４１号公報に開示がある。特に特開平８−１２５１４１号公報にはビット線を窒化膜で覆うことが開示されている。
【０００８】
【発明が解決しようとする課題】
しかし上記の形成方法では、パッドコンタクトの表面上に形成された自然酸化膜を除去するときに、シリコン酸化膜２０７、２１３も等方的にエッチングされてしまうため、図３４のＡ’に示すように、ビット線２１２の下の領域のシリコン酸化膜２０７にサイドエッチを生じる。このため、ビット線２１２が露出した状態で容量部電極２１５を形成してしまうと、ビット線と容量下部電極がショートしてしまうことになる。
【０００９】
【課題を解決するための手段】
本発明によれば、
ワード線間にポリシリコンであるプラグ領域を設けて半導体基板と電気的に接続し、該ワード線及び該プラグ領域上に、シリコン酸化膜である第１の絶縁膜と、第２の絶縁膜と、前記第２の絶縁膜上にビット線となる導電層と、前記導電層上に第３の絶縁膜と、を形成する第１の工程と、
前記第２の絶縁膜、前記導電層及び前記第３の絶縁膜をパターン化して前記プラグ領域間上にビット線を形成する第２の工程と、
パターン化された前記導電層の側壁部に、第４の絶縁膜を形成する第３の工程と、
前記第１の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜上に、シリコン酸化膜である第５の絶縁膜を形成した後、キャパシタを形成する領域のうち、前記第３の絶縁膜の一部および前記第４の絶縁膜を露出させるとともに、当該第３の絶縁膜および当該第４の絶縁膜をマスクとして、前記プラグ領域の表面が露出するまで異方性エッチングにより前記第５の絶縁膜および前記第１の絶縁膜を除去する第４の工程と、
露出した前記プラグ領域の表面に形成された自然酸化膜をウェットエッチングにより除去する第５の工程と、
前記第５の工程後に、前記ビット線間に、前記第４の絶縁膜を介して容量下部電極を設けて、前記プラグ領域と接続する第６の工程と、
を備え、
前記第２の絶縁膜、前記第３の絶縁膜および前記第４の絶縁膜は、前記第５の工程のうち前記ウェットエッチングの条件において、前記第１の絶縁膜に対して小さいエッチングレートを有することを特徴とする半導体記憶装置の製造方法が提供される。
【００１１】
以下、本発明について図１〜図１７を用いて説明する。
【００１２】
図１及び図９に示すように、半導体基板１０１の主面上に、素子分離、拡散層領域および不図示のゲート絶縁膜を介してゲート電極１０３を形成し、トランジスタを形成する。図２及び図１０に示すように層間絶縁膜１０５、パッドコンタクト（ポリシリコンプラグ）１０６を形成し、さらに図３及び図１１に示すように、第１の絶縁膜となる層間絶縁膜１０７、層間絶縁膜層１０７に対してエッチングレートの小さい第２の絶縁膜（窒化膜等）１０８を堆積させる。図４及び図１２に示すように、ビットコンタクト１０９形成後、導電層１１０，１１１と第３の絶縁膜１１２を形成し、図５及び図１３に示すようにビット線を前記層間絶縁膜１０７に比べてエッチングレートの小さい絶縁膜（窒化膜等）で、ＳＡＣ（Self Aligned Contact）にて形成し、ビット線を完全に覆う。次にシリンダキャパシタを形成するために、図６及び図１４に示すように層間絶縁膜１１４を堆積させ、図７及び図１５に示すように容量下部電極を形成すべき部分をエッチングし、ポリシリコンを埋め込む。さらに図８及び図１７に示すように容量膜（窒化膜）および容量上部電極を順次堆積して容量キャパシタを形成する。
【００１３】
この構造によれば、層間絶縁膜１０７に対して小さいエッチングレートを有する絶縁膜（窒化膜等）でビット線１１３を囲むように覆ってビット線が形成されているので、容量下部電極のポリシリコンを成長する前に行う自然酸化膜除去やフォトレジストの剥離工程等の等方性エッチングとなるウェット処理による絶縁膜のエッチングを防ぎ、容量下部電極とビット線のショートを防ぐことができる。
【００１４】
【実施例】
以下、本発明の一実施例について、図１から図１８を参照して説明する。図１〜図８は本発明による製造方法の製造工程を示すゲート電極断面方向の断面図、図９〜図１７は本発明による製造方法の製造工程を示すビット線断面方向の断面図を示す。図１８は、本発明によるＤＲＡＭの平面図であり、図１８のＡ−Ａ′線断面は図８、図１８のＢ−Ｂ′線断面は図１７に対応している。
【００１５】
まず、図１及び図９に示すように、半導体基板１０１の主面上にＬＯＣＯＳ法等の選択酸化法またはＳＴＩ（Shallow Trench Isolation）を用いて素子分離膜１０２を形成する。次に半導体基板１０１上に不図示のゲート酸化膜を介してゲート電極１０３及びシリコン窒化膜１０４を形成する。まず、ゲート酸化膜３ｎｍ〜１０ｎｍ、ポリシリコン３０ｎｍ〜１００ｎｍ、タングステンシリサイド等のシリコン珪化物３０ｎｍ〜１００ｎｍ、シリコン窒化膜１００ｎｍ〜２００ｎｍを順次堆積させる。次にフォトリソグラフィー工程により、フォトレジストをパターニングし、フォトレジストをマスクにドライエッチングする。フォトレジスト除去後、さらに、シリコン窒化膜を４０ｎｍ〜１００ｎｍ堆積させ、基板全面をエッチバックすることによってゲート電極１０３及びシリコン窒化膜１０４を形成する。こうしてゲート電極１０３の上部及び側壁部がシリコン窒化膜で覆われる。
【００１６】
ゲート電極形成後、図２及び図１０に示すように層間絶縁膜１０５およびポリシリコンプラグ１０６を形成する。層間絶縁膜１０５は、シリコン酸化膜、ＢＰＳＧ膜、ＰＳＧ膜、ＢＳＧ膜等を０．３５μｍ〜０．６５μｍ堆積させ、ＣＭＰなどで平坦化することによって形成する。ポリシリコンプラグ１０６は、フォトリソグラフィー工程により、フォトレジストをパターニングし、所望の領域にコンタクトを開口させた後、ドープドポリシリコンなどを堆積させエッチバックすることによって形成する。ポリシリコンプラグ１０６を形成後、図３及び図１１に示すように、シリコン酸化膜１０７を０．１〜０．２μｍ、シリコン窒化膜１０８を４０〜１００ｎｍ順次堆積させる。
【００１７】
次に図４及び図１２に示すように、ビットコンタクト１０９を開口し、ポリシリコン１１０を５０〜１５０ｎｍ、タングステンシリサイド１１１を０．１〜０．１５μｍ、シリコン窒化膜１１２を０．１５〜０．２μｍ順次堆積させる。図５及び図１３に示すように、ゲート電極１０３と同様に、フォトリソグラフィー工程およびドライエッチングによってビット線１１３を形成する。このときビット線１１３の上部、下部及び側壁部がシリコン窒化膜で覆われる。
【００１８】
ビット線１１３上にシリンダキャパシタを形成するために、まず、図６及び図１４のようにシリコン酸化膜１１４を０．８〜１．２μｍ堆積させる。次にフォトリソグラフィー工程および、ドライエッチングにより、図７及び図１５に示すように、キャパシタを形成する領域１１５のシリコン酸化膜を、ポリシリコンプラグ１０６の表面が露出するまで、プラズマエッチング等のドライエッチングによる異方性エッチングにより選択的にエッチングする。
【００１９】
パッドコンタクト１０６と容量下部電極１１６を電気的に接続するためには、パッドコンタクト１０６の表面上に形成された自然酸化膜をウェットエッチングによって除去する。このとき、シリコン酸化膜１０７、１１４も等方的にエッチングされてしまうため、図１６のＡに示すように、ビット線の下の領域のシリコン酸化膜にサイドエッチを生じる。しかし、ビット線１１３は、シリコン酸化膜とエッチングレートの異なるシリコン窒化膜に覆われ、特にビット線の下部はシリコン酸化膜とシリコン窒化膜の２層構成となっているためにシリコン酸化膜がサイドエッチングされても、シリコン窒化膜で覆われているのでウェットエッチングによってほとんどエッチングされない。
【００２０】
自然酸化膜を除去後、図８及び図１７に示すように、容量下部電極１１６、容量絶縁膜（図示せず）、容量上部電極１１７を順次形成して、ＤＲＡＭセルを形成する。
【００２１】
以上説明したように、本実施例によれば、ポリプラグと容量下部電極を電気的に接続するために、ポリプラグ表面に形成された自然酸化膜を除去する工程における層間絶縁膜を減退による、ビット線の下の領域のシリコン酸化膜のサイドエッチによるビット線１１３と容量下部電極１１６のショートを防止できる。
【００２２】
【発明の効果】
以上説明したように、本発明によれば、ビット線と容量下部電極とのショートを防止することができる。
【図面の簡単な説明】
【図１】本発明によるＤＲＡＭのゲート電極断面方向の断面図である。
【図２】本発明によるＤＲＡＭのゲート電極断面方向の断面図である。
【図３】本発明によるＤＲＡＭのゲート電極断面方向の断面図である。
【図４】本発明によるＤＲＡＭのゲート電極断面方向の断面図である。
【図５】本発明によるＤＲＡＭのゲート電極断面方向の断面図である。
【図６】本発明によるＤＲＡＭのゲート電極断面方向の断面図である。
【図７】本発明によるＤＲＡＭのゲート電極断面方向の断面図である。
【図８】本発明によるＤＲＡＭのゲート電極断面方向の断面図である。
【図９】本発明によるＤＲＡＭのビット線断面方向の断面図である。
【図１０】本発明によるＤＲＡＭのビット線断面方向の断面図である。
【図１１】本発明によるＤＲＡＭのビット線断面方向の断面図である。
【図１２】本発明によるＤＲＡＭのビット線断面方向の断面図である。
【図１３】本発明によるＤＲＡＭのビット線断面方向の断面図である。
【図１４】本発明によるＤＲＡＭのビット線断面方向の断面図である。
【図１５】本発明によるＤＲＡＭのビット線断面方向の断面図である。
【図１６】本発明によるＤＲＡＭのビット線断面方向の断面図である。
【図１７】本発明によるＤＲＡＭのビット線断面方向の断面図である。
【図１８】本発明によるＤＲＡＭの平面図である。
【図１９】従来のＤＲＡＭのゲート電極断面方向の断面図である。
【図２０】従来のＤＲＡＭのゲート電極断面方向の断面図である。
【図２１】従来のＤＲＡＭのゲート電極断面方向の断面図である。
【図２２】従来のＤＲＡＭのゲート電極断面方向の断面図である。
【図２３】従来のＤＲＡＭのゲート電極断面方向の断面図である。
【図２４】従来のＤＲＡＭのゲート電極断面方向の断面図である。
【図２５】従来のＤＲＡＭのゲート電極断面方向の断面図である。
【図２６】従来のＤＲＡＭのゲート電極断面方向の断面図である。
【図２７】従来のＤＲＡＭのビット線断面方向の断面図である。
【図２８】従来のＤＲＡＭのビット線断面方向の断面図である。
【図２９】従来のＤＲＡＭのビット線断面方向の断面図である。
【図３０】従来のＤＲＡＭのビット線断面方向の断面図である。
【図３１】従来のＤＲＡＭのビット線断面方向の断面図である。
【図３２】従来のＤＲＡＭのビット線断面方向の断面図である。
【図３３】従来のＤＲＡＭのビット線断面方向の断面図である。
【図３４】従来のＤＲＡＭのビット線断面方向の断面図である。
【図３５】従来のＤＲＡＭのビット線断面方向の断面図である。
【符号の説明】
１０１半導体基板
１０２素子分離膜
１０３ゲート電極
１０４シリコン窒化膜
１０５層間絶縁膜
１０６ポリシリコンプラグ
１０７シリコン酸化膜
１０８シリコン窒化膜
１０９ビットコンタクト
１１０ポリシリコン
１１１タングステンシリサイド
１１２シリコン窒化膜
１１３ビット線
１１４シリコン酸化膜
１１５キャパシタ形成領域
１１６容量下部電極
１１７容量上部電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor memory equipment, a method for manufacturing a semiconductor memory equipment, especially with DRAM cells.
[0002]
[Prior art]
In the formation of DRAM cells included in a semiconductor memory device, there is a concern that the yield may deteriorate due to a reduction in misalignment margin in a photolithography process due to a reduction in cell size. As a method for preventing this, a misalignment margin is secured by using a SAC (Self Aligned Contact) process or the like. However, the SAC process has a problem of increasing the number of steps. In view of this, a DRAM cell forming method has been considered in which a capacitor contact is not formed on the bit line using the SAC process from the conventional DRAM forming step.
[0003]
19 to 35 show an example of a DRAM formation process. 19 to 26 are sectional views in the gate electrode sectional direction, and FIGS. 27 to 35 are sectional views in the bit line sectional direction. First, as shown in FIGS. 19 and 27, an element isolation film 202 is formed on a main surface of a semiconductor substrate 201 by using a selective oxidation method such as a LOCOS method or STI (Shallow Trench Isolation). Next, a gate electrode 203 and a silicon nitride film 204 are formed on the semiconductor substrate 201 via a gate oxide film (not shown). First, a gate oxide film 3 nm to 10 nm, polysilicon 30 nm to 100 nm, silicon silicide 30 nm to 100 nm such as tungsten silicide, and silicon nitride film 100 nm to 200 nm are sequentially deposited. Next, a photoresist is patterned by a photolithography process, and dry etching is performed using the photoresist as a mask. After removing the photoresist, a silicon nitride film is further deposited to 40 nm to 100 nm, and the entire surface of the substrate is etched back to form the gate electrode 203 and the silicon nitride film 204.
[0004]
After forming the gate electrode, an interlayer insulating film 205 and a polysilicon plug 206 are formed as shown in FIGS. The interlayer insulating film 205 is formed by depositing 0.35 μm to 0.65 μm of a silicon oxide film, a BPSG film, a PSG film, a BSG film, etc., and planarizing by CMP or the like. The polysilicon plug 206 is formed by patterning a photoresist by a photolithography process, opening a contact in a desired region, depositing doped polysilicon or the like, and etching back. After forming the polysilicon plug 206, as shown in FIGS. 21 and 29, a silicon oxide film 207 is deposited by 0.1 to 0.2 μm. Next, as shown in FIGS. 22 and 30, the bit contact 208 is opened, the polysilicon 209 is 50 to 150 nm, the tungsten silicide 210 is 0.1 to 0.15 μm, and the silicon nitride film 211 is 0.15 to 0. Sequentially deposit 2 μm. As shown in FIGS. 23 and 31, the bit line 212 is formed by a photolithography process and dry etching in the same manner as the gate electrode 203.
[0005]
In order to form a cylinder capacitor on the bit line 212, first, a silicon oxide film 213 is deposited by 0.8 to 1.2 μm as shown in FIGS. Next, as shown in FIGS. 25 and 33, the silicon oxide film in the region 214 where the capacitor is formed is selectively etched by a photolithography process and dry etching until the surface of the polysilicon plug 206 is exposed.
[0006]
In order to electrically connect the pad contact 206 and the capacitor lower electrode 215, the natural oxide film formed on the surface of the pad contact 206 is removed by wet etching, and as shown in FIGS. 215, a capacitor insulating film (not shown), and a capacitor upper electrode 216 are sequentially formed to form a DRAM cell.
[0007]
Note that techniques related to the present invention are disclosed in, for example, Japanese Patent Laid-Open Nos. 4-83375 and 8-125141. In particular, JP-A-8-125141 discloses covering a bit line with a nitride film.
[0008]
[Problems to be solved by the invention]
However, in the above formation method, when the natural oxide film formed on the surface of the pad contact is removed, the silicon oxide films 207 and 213 are also isotropically etched. In addition, side etching is generated in the silicon oxide film 207 in the region below the bit line 212. For this reason, if the capacitor electrode 215 is formed with the bit line 212 exposed, the bit line and the capacitor lower electrode are short-circuited.
[0009]
[Means for Solving the Problems]
According to the present invention,
A plug region made of polysilicon is provided between the word lines and electrically connected to the semiconductor substrate, and a first insulating film that is a silicon oxide film and a second insulating film are formed on the word line and the plug region. A first step of forming a conductive layer to be a bit line on the second insulating film, and a third insulating film on the conductive layer;
A second step of patterning the second insulating film, the conductive layer, and the third insulating film to form a bit line between the plug regions;
A third step of forming a fourth insulating film on the patterned sidewall of the conductive layer;
A fifth insulating film that is a silicon oxide film is formed on the first insulating film, the third insulating film, and the fourth insulating film, and then the third insulating film is formed in a region where a capacitor is formed . to expose a portion and the fourth insulating film of the insulating film, the third insulating film and said fourth insulating film as a mask, Ri by the anisotropic etching until the surface of said plug region is exposed a fourth step of divided the fifth insulating film and the first insulating film,
A fifth step of removing the natural oxide film formed on the exposed surface of the plug region by wet etching;
After the fifth step, a sixth step of providing a capacitor lower electrode between the bit lines via the fourth insulating film and connecting to the plug region;
With
The second insulating film, the third insulating film, and the fourth insulating film have a small etching rate with respect to the first insulating film in the wet etching conditions of the fifth step. A method of manufacturing a semiconductor memory device is provided.
[0011]
Hereinafter, the present invention will be described with reference to FIGS.
[0012]
As shown in FIGS. 1 and 9, a gate electrode 103 is formed on the main surface of a semiconductor substrate 101 through an element isolation, diffusion layer region, and a gate insulating film (not shown) to form a transistor. As shown in FIGS. 2 and 10, an interlayer insulating film 105 and a pad contact (polysilicon plug) 106 are formed. Further, as shown in FIGS. 3 and 11, an interlayer insulating film 107 serving as a first insulating film, an interlayer insulating film is formed. A second insulating film (nitride film or the like) 108 having a low etching rate is deposited on the insulating film layer 107. As shown in FIGS. 4 and 12, after the bit contact 109 is formed, conductive layers 110 and 111 and a third insulating film 112 are formed, and the bit line is formed on the interlayer insulating film 107 as shown in FIGS. Compared with an insulating film (nitride film or the like) having a lower etching rate, it is formed by SAC (Self Aligned Contact) to completely cover the bit line. Next, in order to form a cylinder capacitor, an interlayer insulating film 114 is deposited as shown in FIGS. 6 and 14, and a portion where a capacitor lower electrode is to be formed is etched as shown in FIGS. Embed. Further, as shown in FIGS. 8 and 17, a capacitor film (nitride film) and a capacitor upper electrode are sequentially deposited to form a capacitor capacitor.
[0013]
According to this structure, since the bit line is formed so as to surround the bit line 113 with the insulating film (nitride film or the like) having a small etching rate with respect to the interlayer insulating film 107, the polysilicon of the capacitor lower electrode is formed. It is possible to prevent etching of the insulating film by wet processing which is isotropic etching such as removal of a natural oxide film and photoresist stripping performed before the growth of the capacitor, and short circuit of the capacitor lower electrode and the bit line can be prevented.
[0014]
【Example】
An embodiment of the present invention will be described below with reference to FIGS. 1 to 8 are sectional views in the gate electrode cross-sectional direction showing the manufacturing process of the manufacturing method according to the present invention, and FIGS. 9 to 17 are cross-sectional views in the bit line cross-sectional direction showing the manufacturing process of the manufacturing method according to the present invention. 18 is a plan view of a DRAM according to the present invention. A cross section taken along line AA 'in FIG. 18 corresponds to FIG. 8, and a cross section taken along line BB' in FIG.
[0015]
First, as shown in FIGS. 1 and 9, the element isolation film 102 is formed on the main surface of the semiconductor substrate 101 by using a selective oxidation method such as a LOCOS method or STI (Shallow Trench Isolation). Next, a gate electrode 103 and a silicon nitride film 104 are formed on the semiconductor substrate 101 via a gate oxide film (not shown). First, a gate oxide film 3 nm to 10 nm, polysilicon 30 nm to 100 nm, silicon silicide 30 nm to 100 nm such as tungsten silicide, and silicon nitride film 100 nm to 200 nm are sequentially deposited. Next, a photoresist is patterned by a photolithography process, and dry etching is performed using the photoresist as a mask. After removing the photoresist, a silicon nitride film is further deposited to 40 nm to 100 nm, and the entire surface of the substrate is etched back to form the gate electrode 103 and the silicon nitride film 104. Thus, the upper part and the side wall part of the gate electrode 103 are covered with the silicon nitride film.
[0016]
After forming the gate electrode, an interlayer insulating film 105 and a polysilicon plug 106 are formed as shown in FIGS. The interlayer insulating film 105 is formed by depositing 0.35 μm to 0.65 μm of a silicon oxide film, a BPSG film, a PSG film, a BSG film, etc., and flattening by CMP or the like. The polysilicon plug 106 is formed by patterning a photoresist by a photolithography process, opening a contact in a desired region, depositing doped polysilicon or the like, and etching back. After forming the polysilicon plug 106, as shown in FIGS. 3 and 11, a silicon oxide film 107 is deposited in a thickness of 0.1 to 0.2 μm and a silicon nitride film 108 is deposited in a thickness of 40 to 100 nm.
[0017]
Next, as shown in FIGS. 4 and 12, the bit contact 109 is opened, the polysilicon 110 is 50 to 150 nm, the tungsten silicide 111 is 0.1 to 0.15 μm, and the silicon nitride film 112 is 0.15 to 0. Sequentially deposit 2 μm. As shown in FIGS. 5 and 13, the bit line 113 is formed by a photolithography process and dry etching in the same manner as the gate electrode 103. At this time, the upper, lower and side wall portions of the bit line 113 are covered with the silicon nitride film.
[0018]
In order to form a cylinder capacitor on the bit line 113, first, a silicon oxide film 114 is deposited by 0.8 to 1.2 μm as shown in FIGS. Next, as shown in FIGS. 7 and 15, dry etching such as plasma etching is performed on the silicon oxide film in the region 115 where the capacitor is formed until the surface of the polysilicon plug 106 is exposed by photolithography and dry etching. Is selectively etched by anisotropic etching.
[0019]
In order to electrically connect the pad contact 106 and the capacitor lower electrode 116, the natural oxide film formed on the surface of the pad contact 106 is removed by wet etching. At this time, since the silicon oxide films 107 and 114 are also isotropically etched, side etching occurs in the silicon oxide film in the region under the bit line as shown in FIG. However, the bit line 113 is covered with a silicon nitride film having an etching rate different from that of the silicon oxide film. In particular, since the lower portion of the bit line has a two-layer structure of a silicon oxide film and a silicon nitride film, the silicon oxide film is side-mounted. Even if it is etched, it is hardly etched by wet etching because it is covered with a silicon nitride film.
[0020]
After removing the natural oxide film, as shown in FIGS. 8 and 17, a capacitor lower electrode 116, a capacitor insulating film (not shown), and a capacitor upper electrode 117 are sequentially formed to form a DRAM cell.
[0021]
As described above, according to this embodiment, in order to electrically connect the poly plug and the capacitor lower electrode, the bit line is formed by reducing the interlayer insulating film in the process of removing the natural oxide film formed on the poly plug surface. It is possible to prevent a short circuit between the bit line 113 and the capacitor lower electrode 116 due to side etching of the silicon oxide film in the lower region.
[0022]
【Effect of the invention】
As described above, according to the present invention, a short circuit between the bit line and the capacitor lower electrode can be prevented.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a DRAM according to the present invention in the direction of a gate electrode cross-section.
FIG. 2 is a cross-sectional view of a DRAM according to the present invention in a cross-sectional direction of a gate electrode.
FIG. 3 is a cross-sectional view of a DRAM according to the present invention in a cross-sectional direction of a gate electrode.
FIG. 4 is a cross-sectional view of a DRAM according to the present invention in a cross-sectional direction of a gate electrode.
FIG. 5 is a cross-sectional view of a DRAM according to the present invention in a cross-sectional direction of a gate electrode.
FIG. 6 is a cross-sectional view of a DRAM according to the present invention in a cross-sectional direction of a gate electrode.
FIG. 7 is a cross-sectional view of a DRAM according to the present invention in a cross-sectional direction of a gate electrode.
FIG. 8 is a cross-sectional view of a DRAM according to the present invention in the cross-sectional direction of a gate electrode.
FIG. 9 is a cross-sectional view of a DRAM according to the present invention in the direction of a bit line cross-section.
FIG. 10 is a cross-sectional view of a DRAM according to the present invention in the direction of a bit line cross-section.
FIG. 11 is a cross-sectional view of a DRAM according to the present invention in a cross-sectional direction of a bit line.
FIG. 12 is a cross-sectional view of a DRAM according to the present invention in the direction of a bit line cross-section.
FIG. 13 is a cross-sectional view of a DRAM according to the present invention in the direction of the bit line cross-section.
FIG. 14 is a cross-sectional view of a DRAM according to the present invention in the direction of a bit line cross-section.
FIG. 15 is a sectional view of a DRAM according to the present invention in the direction of the bit line section.
FIG. 16 is a cross-sectional view of a DRAM according to the present invention in the direction of a bit line cross-section.
FIG. 17 is a cross-sectional view of the DRAM according to the present invention in the bit line cross-sectional direction.
FIG. 18 is a plan view of a DRAM according to the present invention.
FIG. 19 is a cross-sectional view of a conventional DRAM in a cross-sectional direction of a gate electrode.
FIG. 20 is a cross-sectional view of a conventional DRAM in the gate electrode cross-sectional direction.
FIG. 21 is a cross-sectional view of a conventional DRAM in a cross-sectional direction of a gate electrode.
FIG. 22 is a cross-sectional view of a conventional DRAM in a cross-sectional direction of a gate electrode.
FIG. 23 is a cross-sectional view of a conventional DRAM in a cross-sectional direction of a gate electrode.
FIG. 24 is a cross-sectional view of a conventional DRAM in the direction of the gate electrode cross-section.
FIG. 25 is a cross-sectional view of a conventional DRAM in a cross-sectional direction of a gate electrode.
FIG. 26 is a cross-sectional view of a conventional DRAM in the gate electrode cross-sectional direction.
FIG. 27 is a cross-sectional view of a conventional DRAM in a bit line cross-sectional direction.
FIG. 28 is a cross-sectional view of a conventional DRAM in a bit line cross-sectional direction.
FIG. 29 is a cross-sectional view of a conventional DRAM in a bit line cross-sectional direction.
FIG. 30 is a cross-sectional view of a conventional DRAM in a bit line cross-sectional direction.
FIG. 31 is a cross-sectional view of a conventional DRAM in a bit line cross-sectional direction.
FIG. 32 is a cross-sectional view of a conventional DRAM in the bit line cross-sectional direction.
FIG. 33 is a cross-sectional view in the bit line cross-sectional direction of a conventional DRAM.
FIG. 34 is a cross-sectional view of a conventional DRAM in the bit line cross-sectional direction.
FIG. 35 is a cross-sectional view of a conventional DRAM in the bit line cross-sectional direction.
[Explanation of symbols]
101 Semiconductor substrate 102 Element isolation film 103 Gate electrode 104 Silicon nitride film 105 Interlayer insulating film 106 Polysilicon plug 107 Silicon oxide film 108 Silicon nitride film 109 Bit contact 110 Polysilicon 111 Tungsten silicide 112 Silicon nitride film 113 Bit line 114 Silicon oxide film 115 Capacitor formation region 116 Capacitor lower electrode 117 Capacitor upper electrode

Claims

A plug region made of polysilicon is provided between the word lines and electrically connected to the semiconductor substrate, and a first insulating film that is a silicon oxide film and a second insulating film are formed on the word line and the plug region. A first step of forming a conductive layer to be a bit line on the second insulating film, and a third insulating film on the conductive layer;
A second step of patterning the second insulating film, the conductive layer, and the third insulating film to form a bit line between the plug regions;
A third step of forming a fourth insulating film on the patterned sidewall of the conductive layer;
A fifth insulating film that is a silicon oxide film is formed on the first insulating film, the third insulating film, and the fourth insulating film, and then the third insulating film is formed in a region where a capacitor is formed . to expose a portion and the fourth insulating film of the insulating film, the third insulating film and said fourth insulating film as a mask, Ri by the anisotropic etching until the surface of said plug region is exposed a fourth step of divided the fifth insulating film and the first insulating film,
A fifth step of removing the natural oxide film formed on the exposed surface of the plug region by wet etching;
After the fifth step, a sixth step of providing a capacitor lower electrode between the bit lines via the fourth insulating film and connecting to the plug region;
With
The second insulating film, the third insulating film, and the fourth insulating film have a small etching rate with respect to the first insulating film in the wet etching conditions of the fifth step. A method of manufacturing a semiconductor memory device.

The method of manufacturing a semiconductor memory device according to claim 1,
A method of manufacturing a semiconductor memory device, wherein the second, third and fourth insulating films are made of the same material.

In the manufacturing method of the semiconductor memory device according to claim 2,
A method of manufacturing a semiconductor memory device, wherein the second, third and fourth insulating films are made of silicon nitride.