JP3028525B2 - Horizontal sync separation circuit - Google Patents
Horizontal sync separation circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は水平同期分離回路に関する。Description: TECHNICAL FIELD The present invention relates to a horizontal sync separation circuit.
この発明は、水平同期パルスの同期分離回路におい
て、１水平期間の長さを計測し、この計測結果に基づい
て複合同期パルスの所定の期間をマスクすることによ
り、水平周波数にかかわらず等化パルスを含まない水平
同期パルスが安定に分離されるようにしたものである。According to the present invention, a horizontal sync pulse sync separation circuit measures the length of one horizontal period, and masks a predetermined period of a composite sync pulse based on the measurement result, so that the equalization pulse is independent of the horizontal frequency. The horizontal synchronizing pulse which does not include is stably separated.
パーソナルコンピュータの出力機器としてCRTディス
プレイが広く使用されているが、パーソナルコンピュー
タから出力されるビデオ信号の規格は、メーカや機種に
よってまちまちあり、特に水平周波数は２倍以上も異な
っている。また、一般のテレビ放送のビデオ信号がイン
ターレース方式であるのに対して、パーソナルコンピュ
ータのビデオ信号は、ノンインターレース方式のものが
多い。A CRT display is widely used as an output device of a personal computer. The standard of a video signal output from a personal computer varies depending on a maker or a model, and particularly, a horizontal frequency differs by more than twice. In addition, video signals of general television broadcasting are interlaced, whereas video signals of personal computers are often non-interlaced.
したがって、マルチスキャンのCRTディスプレイ、す
なわち、水平周波数が異なっていてもその水平周波数に
自動的に追従して画像を表示できるようにしたCRTディ
スプレイにおいては、複合同期パルスから水平同期パル
スを分離するとき、等化パルスを含まないように水平同
期パルスを分離する必要がある。Therefore, in a multi-scan CRT display, that is, a CRT display in which an image can be displayed by automatically following the horizontal frequency even when the horizontal frequency is different, when the horizontal synchronization pulse is separated from the composite synchronization pulse. , It is necessary to separate the horizontal synchronization pulse so as not to include the equalization pulse.
このため、そのような水平同期パルスの同期分離回路
として、複合同期パルスを周波数弁別（f/V変換）した
電圧により単安定マルチバイブレータを制御し、その出
力で水平同期パルスに含まれた等化パルスをマスクする
ようにした回路が考えられている。Therefore, as such a horizontal sync pulse sync separation circuit, the monostable multivibrator is controlled by the voltage obtained by frequency discrimination (f / V conversion) of the composite sync pulse, and the equalization included in the horizontal sync pulse is output at the output. A circuit designed to mask a pulse has been considered.
文献：特願昭63−54392号の明細書及び図面 〔発明が解決しようとする課題〕 ところが、上述の同期分離回路においては、水平周波
数が15kHz〜30kHz程度にしか対応できず、対応できる水
平周波数の範囲を例えば15kHz〜90kHzに拡大しようとし
ても、ばらつきや温度特性などの点で問題を生じてしま
う。Literature: Specification and drawings of Japanese Patent Application No. 63-54392 [Problems to be Solved by the Invention] However, in the above-mentioned synchronous separation circuit, the horizontal frequency can only support about 15 kHz to 30 kHz, and the horizontal frequency can be supported. If the range is increased to, for example, 15 kHz to 90 kHz, a problem occurs in terms of variations and temperature characteristics.
この発明は、このような問題点を解決しようとするも
のである。The present invention is intended to solve such a problem.
このため、この発明においては、１水平期間の長さを
計測し、この計測結果に基づいて複合同期パルスの所定
の期間をマスクすることにより、等化パルスを含まない
水平同期パルスを取り出すようにしたものである。Therefore, in the present invention, the length of one horizontal period is measured, and a predetermined period of the composite synchronization pulse is masked based on the measurement result, so that the horizontal synchronization pulse not including the equalization pulse is extracted. It was done.
水平周波数にかかわらず等化パルスを含まない水平同
期パルスが無調整で安定に取り出される。Regardless of the horizontal frequency, a horizontal synchronization pulse that does not include an equalization pulse is stably extracted without adjustment.
第１図において、複合同期パルスPcが端子（11）を通
じて等化パルスのマスク用のオア回路（12）に供給され
るとともに、そのオア出力が端子（13）に取り出され
る。In FIG. 1, a composite synchronizing pulse Pc is supplied to an OR circuit (12) for masking an equalization pulse through a terminal (11), and its OR output is taken out to a terminal (13).
この場合、パルスPcのフォーマットは上述のようにま
ちまちであるが、ここでは第２図Ｂに示すように、パル
スPcはNTSC方式のものであるとし、Phは水平同期パル
ス,Pvは垂直同期パルス,Peは等化パルスであり、1Hは１
水平期間を示す。また、同図Ａのように、各水平期間に
おける1/4H及び3/4Hの時点を○印及び×印で示す。In this case, the format of the pulse Pc varies as described above, but here, as shown in FIG. 2B, it is assumed that the pulse Pc is of the NTSC system, Ph is a horizontal synchronization pulse, and Pv is a vertical synchronization pulse. , Pe is the equalization pulse, and 1H is 1
Indicates a horizontal period. Further, as shown in FIG. 4A, the points of time of 1 / 4H and 3 / 4H in each horizontal period are indicated by a circle and a cross.
さらに、クロックCLCKが、端子（21）を通じて例えば
12ビットのカウンタ（22）にカウント入力として供給さ
れるとともに、パルスPcが立ち下がり検出回路（41）に
供給されて同図Ｃに示すようにパルスPcの立ち下がりご
とのパルスPdが取り出され、このパルスPdが、スイッチ
回路（42）及びインバータ（43）を通じてカウンタ（2
2）のクリア入力CLに供給される。Further, the clock CLCK is output through the terminal (21), for example.
A pulse Pc is supplied as a count input to a 12-bit counter (22), and a pulse Pc is supplied to a falling detection circuit (41) to extract a pulse Pd for each falling of the pulse Pc as shown in FIG. This pulse Pd is transmitted to the counter (2) through the switch circuit (42) and the inverter (43).
It is supplied to the clear input CL of 2).
この場合、クロックCLCKは、パルスPcの水平周波数よ
りも十分に高い周波数、この例においてはパルスPcにお
ける水平周波数は15kHz程度から128kHzまでを対象とし
ているので、16MHzとされている。また、スイッチ回路
（42）は、その動作の詳細については後述するが、等化
パルスPeのときのパルスPdを無視するためのものであ
り、基本的には常オンである。In this case, the clock CLCK has a frequency sufficiently higher than the horizontal frequency of the pulse Pc. In this example, the horizontal frequency of the pulse Pc ranges from about 15 kHz to 128 kHz, and is therefore set to 16 MHz. The details of the operation of the switch circuit (42) will be described later, but the switch circuit (42) is for ignoring the pulse Pd at the time of the equalization pulse Pe, and is basically normally on.
したがって、カウンタ（22）は、パルスPdにより１水
平期間ごとにクリアされるとともに、クロックCLCKをカ
ウントするので、そのカウント値Ｎは、第２図Ｄに示す
ように、１水平期間ごとのパルスPdのとき「０」にな
り、以後、次第に大きくなる。また、パルスPdによりク
リアされるときには、カウント値Ｎは、パルスPcの１水
平期間の長さを示していることになる。Accordingly, the counter (22) is cleared by the pulse Pd every horizontal period and counts the clock CLCK. Therefore, the count value N becomes equal to the pulse Pd every horizontal period as shown in FIG. 2D. At this time, it becomes "0" and thereafter gradually increases. When cleared by the pulse Pd, the count value N indicates the length of one horizontal period of the pulse Pc.
そして、このカウント値Ｎがラッチ（23）のＤ入力に
供給されるとともに、パルスPdが、スイッチ回路（44）
を通じてラッチ（23）にクロックとして供給される。な
お、スイッチ回路（44）は、スイッチ回路（42）と同様
である。The count value N is supplied to the D input of the latch (23), and the pulse Pd is supplied to the switch circuit (44).
Is supplied as a clock to the latch (23). The switch circuit (44) is the same as the switch circuit (42).
したがって、ラッチ（23）は、パルスPdにより１水平
期間ごとにカウンタ（22）のカウント値Ｎをラッチする
ことになるとともに、カウンタ（22）がパルスPdにより
クリアされるとき、このクリアはラッチ（23）のラッチ
よりもパルスPdのパルス幅の期間だけ遅れるので、ラッ
チ（23）には、その直前の１水平期間のカウント値Ｎが
ラッチされる。Therefore, the latch (23) latches the count value N of the counter (22) every one horizontal period by the pulse Pd, and when the counter (22) is cleared by the pulse Pd, this clearing is performed by the latch (23). Since the latch is delayed by the period of the pulse width of the pulse Pd from the latch of 23), the count value N of one immediately preceding horizontal period is latched in the latch (23).
すなわち、１水平期間ごとにパルスPdが得られたと
き、カウント値Ｎは、現在（最新）の１水平期間の長さ
を示し、ラッチ（23）の値Ｌは、その１水平期間前にお
ける１水平期間の長さを示していることになる。That is, when the pulse Pd is obtained every one horizontal period, the count value N indicates the length of the current (latest) one horizontal period, and the value L of the latch (23) is 1 This indicates the length of the horizontal period.
そして、この値Ｌが、除算回路（24）〜（26）に供給
されてそれぞれ例えば1/4,3/4,6/4の大きさに除算さ
れ、その商が比較回路（31）〜（33）のＡ入力にそれぞ
れ供給されるとともに、カウント値Ｎが比較回路（31）
〜（33）のＢ入力に供給される。Then, this value L is supplied to the division circuits (24) to (26) and divided by, for example, 1/4, 3/4, 6/4, respectively, and the quotient is compared with the comparison circuits (31) to (31). 33), and the count value N is supplied to the comparison circuit (31).
(33) are supplied to the B input.
したがって、比較回路（31）の出力端（Ａ＜Ｂ）から
は、第２図Ｅに示すように、Ｎ＞1/4Lの期間、すなわ
ち、1/4Hの時点（○印の時点）から次のパルスPdまでの
期間、“H"レベルとなるパルスP1が得られ、比較回路
（32）の出力端（Ａ＜Ｂ）からは、同図Ｆに示すよう
に、Ｎ＝3/4Hの期間、すなわち、3/4Hの時点（×印の時
点）から次のパルスPdまでの期間、“H"レベルとなるパ
ルスP2が得られる。Accordingly, from the output terminal (A <B) of the comparison circuit (31), as shown in FIG. 2E, the period of N> 1L, that is, from the time of 1 / 4H (the time indicated by the mark 次), period until the pulse Pd, "H" level pulse P 1 is obtained comprising, from the output of the comparator circuit (32) (a <B), as shown in the drawing F, the N = 3 / 4H period, i.e., period from the time point of 3 / 4H (point of × mark) until the next pulse Pd, the pulse P 2 to the "H" level is obtained.
そして、パルスP1がラッチ（34）にクロック入力とし
て供給されるとともに、ラッチ（34）のＤ入力は“H"レ
ベルとされる。さらに、パルスPd,P2がナンド回路（3
5）に供給されて同図Ｇに示すように、水平同期パルスP
hごとに“L"レベルとなるパルスPnが取り出され、この
パルスPnがラッチ（34）のクリア入力▲▼に供給さ
れる。Then, the pulse P 1 is supplied as a clock input to the latch (34), D input of the latch (34) is the "H" level. Further, the pulse Pd, P 2 is the NAND circuit (3
5) and supplied to the horizontal synchronization pulse P as shown in FIG.
A pulse Pn that goes to the “L” level is taken out every h, and this pulse Pn is supplied to the clear input ▲ of the latch (34).
したがって、ラッチ（34）からは、同図Ｈに示すよう
に、各水平期間において、その1/4Hの時点から次のパル
スPhの時点まで“H"レベルとなるパルスPmが取り出され
る。Accordingly, from each latch (34), as shown in FIG. H, in each horizontal period, a pulse Pm which is at the "H" level from the time of 1 / 4H to the time of the next pulse Ph is taken out.
そして、このパルスPmがオア回路（12）に供給され、
オア回路（12）からは、同図Ｉに示すように、複合同期
パルスPcにおける水平同期パルスPh（同図Ａ）の立ち下
がりごとに立ち下がるパルス、すなわち、水平同期パル
スPhが得られる。Then, this pulse Pm is supplied to the OR circuit (12),
From the OR circuit (12), as shown in FIG. 1A, a pulse that falls every time the horizontal synchronization pulse Ph (A in FIG. 3A) in the composite synchronization pulse Pc falls, that is, a horizontal synchronization pulse Ph is obtained.
したがって、端子（13）には、複合同期パルスPcから
分離され、かつ、等化パルスPeを含まない水平同期パル
スPhが取り出される。なお、このとき、取り出されたパ
ルスPhのパルス幅は、垂直同期パルスPvの期間には変化
しているが、これは必要に応じて単安定マルチバイブレ
ータなどで一定にすればよい。Therefore, a horizontal synchronizing pulse Ph that is separated from the composite synchronizing pulse Pc and does not include the equalizing pulse Pe is extracted from the terminal (13). At this time, the pulse width of the extracted pulse Ph changes during the period of the vertical synchronization pulse Pv, but this may be made constant by a monostable multivibrator or the like as necessary.
そして、この場合、スイッチ回路（42），（44）が次
のように制御される。In this case, the switch circuits (42) and (44) are controlled as follows.
すなわち、比較回路（32），（33）の各出力端（Ａ＜
Ｂ）からＮ＜3/4L,N＜6/4Lのとき、それ“H"レベルとな
る比較出力P2,P3が取り出され、これら出力P2,P3がロジ
ック回路（51）に供給され、ロジック回路（51）から
は、 3/4L＜Ｎ＜6/4Lのとき‥α＝“H"レベル 上記以外のとき‥‥‥‥‥α＝“L"レベル となる信号αが取り出される。そして、この信号αが、
スイッチ回路（42）にその制御信号として供給されると
ともに、オア回路（52）を通じてスイッチ回路（44）に
その制御信号として供給され、スイッチ回路（42），
（44）はα＝“H"のときオンとされる。That is, each output terminal (A <A <of the comparison circuits (32) and (33)
When the B) N <of 3 / 4L, N <6 / 4L, it "H" comparison output P 2, P 3 which is a level retrieved, supplied thereto the output P 2, P 3 is a logic circuit (51) Then, from the logic circuit (51), a signal α that satisfies ‥‥‥‥‥ α = “L” level when 3 / 4L <N <6 / 4L is obtained in other cases. . And this signal α is
The control signal is supplied to the switch circuit (42) as the control signal, and the control signal is supplied to the switch circuit (44) through the OR circuit (52) as the control signal.
(44) is turned on when α = “H”.
したがって、第３図に示すように、1/2Hの時点、すな
わち、等化パルスPeの時点では、α＝“L"なので、スイ
ッチ回路（42），（44）はオフであり、等化パルスPeか
ら検出されたパルスPdは無視され、上述のようにカウン
タ（22）及びラッチ（23）は１水平期間ごとのパルスPd
によりクリア及びラッチが行われる。Therefore, as shown in FIG. 3, at the time of 1 / 2H, that is, at the time of the equalization pulse Pe, since α = “L”, the switch circuits (42) and (44) are off, and the equalization pulse The pulse Pd detected from Pe is ignored, and the counter (22) and the latch (23) output the pulse Pd for each horizontal period as described above.
Performs clearing and latching.
さらに、比較回路（32），（33）の出力端（Ａ＝Ｂ）
からＮ＝3/4L、Ｎ＝6/4Lのときそれぞれ“H"レベルとな
るパルスQ2,Q3が取り出され、これらパルスQ2,Q3がロジ
ック回路（51）に供給され、ロジック回路（51）から
は、 （Ｎ≦3/4Lまたは6/4L≦Ｎ）が、予想される等化パルス
Peの数の最大値、例えば64回 連続したとき‥‥‥‥‥‥β＝“H"レベル 上記以外のとき‥‥‥‥‥β＝“L"レベル となる信号βが取り出され、この信号βがオア回路（5
2）を通じてスイッチ回路（44）にその制御信号として
供給され、スイッチ回路（44）はβ＝“H"のときオンと
される。Further, the output terminals of the comparison circuits (32) and (33) (A = B)
When N = 3 / 4L and N = 6 / 4L, the pulses Q 2 and Q 3 which are at “H” level are taken out, and these pulses Q 2 and Q 3 are supplied to the logic circuit (51), From (51), (N ≦ 3 / 4L or 6 / 4L ≦ N) is the expected equalization pulse
The maximum value of the number of Pes, for example, 64 consecutive times ‥‥‥‥‥‥ β = “H” level In other cases, a signal β that satisfies ‥‥‥‥‥ β = “L” level is extracted. β is an OR circuit (5
The control signal is supplied to the switch circuit (44) through 2), and the switch circuit (44) is turned on when β = "H".
したがって、水平周期Ｈが大幅に（それまでの3/4以
下あるいは6/4以上に）変化し、かつ、その状態が64水
平期間以上続いたときには、ラッチ（23）にその変化後
の水平周期Ｈがラッチされ、以後、上述のようにして垂
直同期パルスPuが取り出される。Therefore, when the horizontal cycle H changes significantly (below 3/4 or 6/4 or more) and the state continues for 64 horizontal periods or more, the latch (23) stores the changed horizontal cycle in the latch (23). H is latched, and thereafter, the vertical synchronization pulse Pu is extracted as described above.
こうして、この発明によれば、水平周波数にかかわら
ず、その１水平期間の長さを計測してその１水平期間の
例えば1/4Hの時点を検出し、この1/4Hの時点から次の水
平同期パルスPhまでの期間、複合同期パルスPcをマスク
して水平同期パルスPhを得ているので、例えば15kHz〜1
28kHzのような広範囲な水平周波数に対して等化パルスP
eを含まない水平同期パルスPhを得ることができる。Thus, according to the present invention, regardless of the horizontal frequency, the length of the one horizontal period is measured to detect, for example, the time point of 1 / 4H in the one horizontal period, and from the time point of 1 / 4H, the next horizontal period is detected. During the period up to the synchronization pulse Ph, the composite synchronization pulse Pc is masked to obtain the horizontal synchronization pulse Ph.
Equalizing pulse P for a wide range of horizontal frequencies, such as 28kHz
A horizontal synchronization pulse Ph not including e can be obtained.
しかも、上述から明らかなように、温度などの影響を
受ける部分がなく、したがって、動作が安定である。ま
た、無調整でよい。Moreover, as is apparent from the above, there is no portion affected by the temperature or the like, and therefore, the operation is stable. No adjustment is required.
さらに、除算回路（24）は、値Ｌを示す並列データを
２ビットだけ右シフトして比較回路（31）に供給すれば
よく、実際には、ハードウエアとして設ける必要がな
い。さらに、除算回路（25）は、値Ｌの並列データを、
２ビット右シフトしたデータと、１ビット右シフトした
データとを加算するだけでよく、除算回路（26）も値Ｌ
の並列データに、これを１ビット右シフトしたデータを
加算するだけでよいので、ローコストである。Further, the division circuit (24) only has to shift the parallel data indicating the value L to the right by two bits and supply it to the comparison circuit (31), and in fact, it is not necessary to provide it as hardware. Further, the division circuit (25) converts the parallel data of the value L into
It is only necessary to add the data shifted right by 2 bits and the data shifted right by 1 bit.
It is low cost because it is only necessary to add the data shifted right by one bit to the parallel data of.
第１図はこの発明の一例の系統図、第２図〜第３図はそ
の説明のための図である。 （12），（23），（34）はラッチ、（22）はカウンタ、
（24）〜（26）は除算回路、（31）〜（33）は比較回
路、（51）はロジック回路である。FIG. 1 is a system diagram of an example of the present invention, and FIGS. 2 and 3 are diagrams for explaining the same. (12), (23) and (34) are latches, (22) is a counter,
(24) to (26) are division circuits, (31) to (33) are comparison circuits, and (51) is a logic circuit.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/10 ──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int.Cl. 7 , DB name) H04N 5/10
Claims (1)
化パルスとを含む複合同期パルスから水平同期パルスを
取り出すための水平同期分離回路であって、 水平周波数よりも十分に高い周波数のパルスをカウント
入力とし水平同期パルスをクリア入力とするカウンタ
と、 このカウンタの値を上記複合同期パルスにおける水平周
期でラッチすることにより上記複合同期パルスの１水平
期間の長さを計測するラッチと、 上記カウンタのカウント出力と上記ラッチの値とから、
直前の水平同期パルスに後続する等化パルスの時点を含
まず且つ直前の水平同期パルスに後続する水平同期パル
スの時点を含む期間を有する第１のパルスを形成する第
１のパルス形成回路と、 上記第１のパルスに基づいて、等化パルスが上記カウン
タにクリア入力として供給されるのを阻止するための手
段と、 上記カウンタのカウント出力と上記ラッチの値とから、
水平同期パルスに同期した第２のパルスを形成する第２
のパルス形成回路と、 上記第２のパルスに基づいて、複合同期パルスに含まれ
る等化パルスをマスクするためのマスク回路とを有し、 このマスク回路から水平同期パルスを取り出すようにし
た水平同期分離回路。1. A horizontal synchronizing separation circuit for extracting a horizontal synchronizing pulse from a composite synchronizing pulse including a horizontal synchronizing pulse, a vertical synchronizing pulse, and an equalizing pulse, wherein the pulse has a frequency sufficiently higher than a horizontal frequency. A counter for inputting a horizontal synchronization pulse as a clear input and a latch for measuring the length of one horizontal period of the composite synchronization pulse by latching the value of the counter in a horizontal cycle of the composite synchronization pulse; From the count output of the counter and the value of the above latch,
A first pulse forming circuit that forms a first pulse that does not include the time point of the equalization pulse following the immediately preceding horizontal synchronization pulse and has a period that includes the time point of the horizontal synchronization pulse following the immediately preceding horizontal synchronization pulse; Means for preventing an equalizing pulse from being supplied as a clear input to the counter based on the first pulse; and a count output of the counter and a value of the latch.
A second pulse forming a second pulse synchronized with the horizontal synchronization pulse;
And a mask circuit for masking an equalization pulse included in the composite synchronization pulse based on the second pulse, wherein a horizontal synchronization pulse is extracted from the mask circuit. Isolation circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01104329A JP3028525B2 (en) | 1989-04-24 | 1989-04-24 | Horizontal sync separation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01104329A JP3028525B2 (en) | 1989-04-24 | 1989-04-24 | Horizontal sync separation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02283172A JPH02283172A (en) | 1990-11-20 |
| JP3028525B2 true JP3028525B2 (en) | 2000-04-04 |
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ID=14377897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01104329A Expired - Fee Related JP3028525B2 (en) | 1989-04-24 | 1989-04-24 | Horizontal sync separation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3028525B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8253805B2 (en) | 2007-08-28 | 2012-08-28 | Renesas Electronics Corporation | Horizontal synchronization detection device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0715687Y2 (en) * | 1987-03-19 | 1995-04-12 | 三菱マテリアル株式会社 | Ball end mill |
-
1989
- 1989-04-24 JP JP01104329A patent/JP3028525B2/en not_active Expired - Fee Related
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| US8253805B2 (en) | 2007-08-28 | 2012-08-28 | Renesas Electronics Corporation | Horizontal synchronization detection device |
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