JP3028070B2 - Voltage controlled oscillator - Google Patents

Voltage controlled oscillator

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JP3028070B2
JP3028070B2 JP9075457A JP7545797A JP3028070B2 JP 3028070 B2 JP3028070 B2 JP 3028070B2 JP 9075457 A JP9075457 A JP 9075457A JP 7545797 A JP7545797 A JP 7545797A JP 3028070 B2 JP3028070 B2 JP 3028070B2
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  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、電圧制御発振器に
関し、特に、LSI分野においてバイポーラトランジス
タによって構成されたリングオシレータに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage controlled oscillator, and more particularly, to a ring oscillator constituted by bipolar transistors in the field of LSI.

【0002】[0002]

【従来の技術】図7は、奇数段のインバータ回路で構成
された従来の電圧制御発振器の一構成例を示すブロック
図である。
2. Description of the Related Art FIG. 7 is a block diagram showing an example of the configuration of a conventional voltage controlled oscillator composed of an odd number of stages of inverter circuits.

【0003】本従来例は図7に示すように、複数のイン
バータ回路110−1〜110−(2N+1)(Nは整
数)が奇数段接続されて構成されており、各インバータ
回路110−1〜110−(2N+1)には、差動入力
端子V1,V2と、差動入力端子V1,V2から入力さ
れた信号がそれぞれ反転されて出力される差動出力端子
O1,O2と、インバータ回路110−1〜110−
(2N+1)内に流れる電流を制御するための制御信号
が入力される制御端子IN1とがそれぞれ設けられてい
る。そして、前段のインバータ回路の差動出力端子O
1,O2から出力された信号が次段のインバータ回路の
差動入力端子V1,V2にそれぞれ入力されるように接
続されている。また、最終段のインバータ回路110−
(2N+1)の差動出力端子O1,O2から出力された
信号が最前段のインバータ回路110−1の差動入力端
子V1,V2にそれぞれ入力されるように接続されてい
る。
As shown in FIG. 7, the conventional example is constituted by connecting a plurality of inverter circuits 110-1 to 110- (2N + 1) (N is an integer) in an odd number of stages. 110- (2N + 1) includes differential input terminals V1 and V2, differential output terminals O1 and O2 from which signals input from the differential input terminals V1 and V2 are inverted and output, and an inverter circuit 110- (2N + 1). 1-110-
And a control terminal IN1 to which a control signal for controlling a current flowing in (2N + 1) is input. Then, the differential output terminal O of the preceding inverter circuit
1 and O2 are connected so that the signals output from them are input to the differential input terminals V1 and V2 of the next-stage inverter circuit, respectively. Also, the final stage inverter circuit 110-
The signals output from the (2N + 1) differential output terminals O1 and O2 are connected so as to be input to the differential input terminals V1 and V2 of the first stage inverter circuit 110-1.

【0004】図8は、図7に示したインバータ回路11
0−1〜110−(2N+1)の構成を示す回路図であ
る。なお、インバータ回路110−1〜110−(2N
+1)においては、全て同じ構成のものとする。
FIG. 8 shows an inverter circuit 11 shown in FIG.
FIG. 3 is a circuit diagram illustrating a configuration of 0-1 to 110- (2N + 1). The inverter circuits 110-1 to 110- (2N
In (+1), all have the same configuration.

【0005】本従来例におけるインバータ回路110−
1〜110−(2N+1)は図8に示すように、一端が
電源電圧Vccに接続され、他端が差動出力端子O1に接
続された抵抗R1と、コレクタ端子が抵抗R1を介して
電源電圧Vccに接続され、ベース端子が差動入力端子V
1に接続されたトランジスタQ1と、一端が電源電圧V
ccに接続され、他端が差動出力端子O2に接続された抵
抗R2と、コレクタ端子が抵抗R2を介して電源電圧V
ccに接続され、ベース端子が差動入力端子V2に接続さ
れたトランジスタQ2と、一端が接地された抵抗R3
と、エミッタ端子が抵抗R3を介して接地され、ベース
端子が制御端子IN1に接続されたトランジスタQ3と
から構成されており、トランジスタQ1のエミッタ端子
とトランジスタQ2のエミッタ端子とトランジスタQ3
のコレクタ端子とが互いに接続されている。
The conventional inverter circuit 110-
As shown in FIG. 8, 1-110- (2N + 1) has a resistor R1 having one end connected to the power supply voltage Vcc and the other end connected to the differential output terminal O1, and a collector terminal connected to the power supply via the resistor R1. Voltage Vcc , and the base terminal is the differential input terminal V
1 and a power supply voltage V at one end.
cc , the other end of which is connected to the differential output terminal O2, and the collector terminal is connected to the power supply voltage V via the resistor R2.
connected to cc, and connected transistors Q2 base terminal to the differential input terminal V2, resistor one end of which is grounded R3
And a transistor Q3 whose emitter terminal is grounded via a resistor R3 and whose base terminal is connected to the control terminal IN1. The emitter terminal of the transistor Q1, the emitter terminal of the transistor Q2, and the transistor Q3
Are connected to each other.

【0006】以下に、上記のように構成された電圧制御
発振器の動作について説明する。
Hereinafter, the operation of the voltage controlled oscillator configured as described above will be described.

【0007】インバータ回路110−1の差動入力端子
V1,V2に差動信号が入力されると、差動入力端子V
1,V2に入力された信号がそれぞれ反転され、インバ
ータ回路110−1の差動出力端子O1,O2から出力
される。
When a differential signal is input to differential input terminals V1 and V2 of inverter circuit 110-1, differential input terminal V
1 and V2 are inverted and output from differential output terminals O1 and O2 of inverter circuit 110-1.

【0008】インバータ回路110−1の差動出力端子
O1,O2から出力された信号はインバータ回路110
−2の差動入力端子V1,V2にそれぞれ入力され、イ
ンバータ回路110−2において反転されて、インバー
タ回路110−2の差動出力端子O1,O2から出力さ
れる。
The signals output from the differential output terminals O1 and O2 of the inverter circuit 110-1 are
-2 are input to the differential input terminals V1 and V2, respectively, inverted by the inverter circuit 110-2, and output from the differential output terminals O1 and O2 of the inverter circuit 110-2.

【0009】そして、同様に、インバータ回路110−
2の差動出力端子O1,O2から出力された信号がイン
バータ回路110−3の差動入力端子V1,V2にそれ
ぞれ入力され、インバータ回路110−3において反転
されて、インバータ回路110−3の差動出力端子O
1,O2から出力される。
Then, similarly, the inverter circuit 110-
The signals output from the differential output terminals O1 and O2 of the inverter circuit 110-3 are input to the differential input terminals V1 and V2 of the inverter circuit 110-3 and inverted by the inverter circuit 110-3. Dynamic output terminal O
1, O2.

【0010】このように、インバータ回路110−(2
N+1)まで、前段のインバータ回路の差動出力端子O
1,O2から出力された信号が、次段のインバータ回路
の差動入力端子V1,V2にそれぞれ入力される。
Thus, the inverter circuit 110- (2)
N + 1) until the differential output terminal O of the preceding inverter circuit
1 and O2 are input to differential input terminals V1 and V2 of the next-stage inverter circuit, respectively.

【0011】インバータ回路110−(2N+1)の差
動出力端子O1,O2から出力された信号は、発振出力
端子OUT1,OUT2から発振信号として出力される
とともに、インバータ回路110−1の差動入力端子V
1,V2にそれぞれ入力される。
The signals output from the differential output terminals O1 and O2 of the inverter circuit 110- (2N + 1) are output as oscillation signals from the oscillation output terminals OUT1 and OUT2 and the differential input terminals of the inverter circuit 110-1. V
1 and V2.

【0012】このようにして、最終段のインバータ回路
110−(2N+1)の差動出力端子O1,O2から出
力された信号が最前段のインバータ回路110−1の差
動入力端子V1,V2にそれぞれ入力されることにより
発振動作が得られている。
In this manner, the signals output from the differential output terminals O1 and O2 of the final-stage inverter circuit 110- (2N + 1) are respectively applied to the differential input terminals V1 and V2 of the first-stage inverter circuit 110-1. An oscillation operation is obtained by inputting.

【0013】ここで、発振動作における発振周波数は、
インバータ回路の1段当たりの信号伝達遅延時間とイン
バータ回路の接続段数とにより決まるが、インバータ回
路の1段当たりの信号伝達遅延時間は、各インバータ回
路110−1〜110−(2N+1)の制御端子IN1
に入力される制御信号の電圧値によって制御されてい
る。
Here, the oscillation frequency in the oscillation operation is
The signal transmission delay time per one stage of the inverter circuit and the number of connected stages of the inverter circuit are determined by the control terminal of each of the inverter circuits 110-1 to 110- (2N + 1). IN1
Are controlled by the voltage value of the control signal input to

【0014】制御信号の電圧を高くすると、インバータ
回路に流れる電流が増加し、インバータ回路1段当たり
の信号伝達遅延時間が短くなり、それにより、発振周波
数が高くなる。
When the voltage of the control signal is increased, the current flowing through the inverter circuit is increased, and the signal transmission delay time per one stage of the inverter circuit is shortened, whereby the oscillation frequency is increased.

【0015】一方、制御信号の電圧を低くすると、イン
バータ回路に流れる電流が減少し、インバータ回路の1
段当たりの信号電圧遅延時間が長くなり、それにより、
発振周波数が低くなる。
On the other hand, when the voltage of the control signal is lowered, the current flowing through the inverter circuit decreases, and the voltage of the inverter circuit decreases.
The signal voltage delay per stage is longer,
The oscillation frequency decreases.

【0016】しかしながら、発振周波数を低くすると、
インバータ回路に流れる電流値が減少するため、出力振
幅が低下し、発振出力端子OUT1,OUT2から十分
な出力振幅を得ることができない。
However, when the oscillation frequency is lowered,
Since the value of the current flowing through the inverter circuit decreases, the output amplitude decreases, and a sufficient output amplitude cannot be obtained from the oscillation output terminals OUT1 and OUT2.

【0017】また、発振周波数を高くすると、インバー
タ回路に流れる電流値が増加し、そのインバータ回路の
差動出力端子O1,O2から出力される信号の振幅が大
きくなり、それにより、次段のインバータ回路のトラン
ジスタQ1,Q2が飽和状態になり、トランジスタが動
作しなくなってしまう。
When the oscillation frequency is increased, the value of the current flowing through the inverter circuit increases, and the amplitude of the signal output from the differential output terminals O1 and O2 of the inverter circuit increases. The transistors Q1 and Q2 of the circuit become saturated, and the transistors do not operate.

【0018】このように、図7に示したような従来の電
圧制御発振器においては、広範囲な周波数を発振させる
ことができない。
As described above, the conventional voltage controlled oscillator as shown in FIG. 7 cannot oscillate a wide range of frequencies.

【0019】そこで、特開平7−254847号公報に
おいて、MOSFETで構成されたインバータ回路の接
続段数を、発振周波数に応じて選択できるように、複数
段接続されたインバータ回路の奇数段目のインバータ回
路の出力端子から信号を取り出し、取り出した信号を選
択回路を介して最前段のインバータ回路の入力端子に負
帰還させて発振させる回路が開示されている。
Therefore, Japanese Unexamined Patent Publication No. 7-254847 discloses an odd-numbered inverter circuit of a plurality of connected inverter circuits so that the number of connected inverter circuits constituted by MOSFETs can be selected according to the oscillation frequency. A circuit is disclosed in which a signal is extracted from an output terminal of the inverter circuit, and the extracted signal is negatively fed back to an input terminal of a first-stage inverter circuit via a selection circuit to oscillate.

【0020】上述した回路を使用して低い周波数を発振
させる場合は、多数のインバータ回路を使用して発振さ
せ、また、高い周波数を発振させる場合は、少数のイン
バータ回路を使用して発振させる。これにより、発振周
波数による出力振幅値の変化を防ぐことができる。
When a low frequency is oscillated using the circuit described above, oscillation is performed using a large number of inverter circuits, and when a high frequency is oscillated, oscillation is performed using a small number of inverter circuits. Thus, it is possible to prevent a change in the output amplitude value due to the oscillation frequency.

【0021】また、特開平6−61800号公報には、
インバータ回路に流れる電流値に対応した抵抗値を選択
することにより、発振周波数による出力振幅値の変化を
防ぐ回路が開示されている。
Japanese Patent Application Laid-Open No. 6-61800 discloses that
There is disclosed a circuit that prevents a change in output amplitude value due to an oscillation frequency by selecting a resistance value corresponding to a current value flowing through an inverter circuit.

【0022】図9は、特開平6−61800号公報に開
示されている電圧制御発振器の構成を示すブロック図で
あり、図10は、図9に示すインバータ回路の構成を示
す回路図である。
FIG. 9 is a block diagram showing the configuration of the voltage controlled oscillator disclosed in Japanese Patent Application Laid-Open No. 6-61800, and FIG. 10 is a circuit diagram showing the configuration of the inverter circuit shown in FIG.

【0023】特開平6−61800号公報に開示されて
いる電圧制御発振器は図9及び図10に示すように、図
8に示した抵抗R1,R2がそれぞれ可変抵抗R4,R
5となっており、可変抵抗R4,R5の抵抗値を制御す
るための負荷制御回路215が設けられて構成されてい
る。
As shown in FIGS. 9 and 10, the voltage controlled oscillator disclosed in Japanese Patent Application Laid-Open No. 6-61800 has resistors R1 and R2 shown in FIG.
The load control circuit 215 for controlling the resistance values of the variable resistors R4 and R5 is provided.

【0024】上記のように構成された電圧制御発振器に
おいては、負荷制御回路215から、インバータ回路2
10−1〜210−(2N−1)に流れる電流に基づい
た制御信号が出力され、その制御信号によって、可変抵
抗R4,R5の抵抗値が制御され、それにより、発振周
波数による出力振幅値の変化の防止が図られている。
In the voltage controlled oscillator configured as described above, the load control circuit
A control signal based on the current flowing through 10-1 to 210- (2N-1) is output, and the resistance value of the variable resistors R4 and R5 is controlled by the control signal. The change is prevented.

【0025】[0025]

【発明が解決しようとする課題】しかしながら、上述し
たような従来の電圧制御発振器においては、以下に記載
するような問題点がある。
However, the above-mentioned conventional voltage controlled oscillator has the following problems.

【0026】(1)特開平7−254847号公報に開
示されているものにおいて奇数段目のインバータ回路の
出力信号を選択するための選択回路を設けなければなら
ないため、装置が大型化したり、コストアップが生じた
りしてしまうとともに、選択回路による消費電流が増加
してしまう。
(1) In the device disclosed in Japanese Patent Application Laid-Open No. 7-254847, a selection circuit for selecting an output signal of an odd-numbered inverter circuit must be provided. And the current consumption by the selection circuit increases.

【0027】また、インバータ回路がMOSFETから
構成されているため、出力振幅が電源とグランドとの間
の電位差(大振幅)になり、ノイズ対策が必要となって
しまう。
Further, since the inverter circuit is composed of MOSFETs, the output amplitude becomes a potential difference (large amplitude) between the power supply and the ground, and noise countermeasures are required.

【0028】(2)特開平6−61800号公報に開示
されているものにおいてインバータ回路内の可変抵抗の
抵抗値を制御するための負荷制御回路を設けなければな
らないため、装置が大型化したり、コストアップが生じ
たりしてしまうとともに、選択回路による消費電流が増
加してしまう。
(2) In the device disclosed in JP-A-6-61800, a load control circuit for controlling the resistance value of the variable resistor in the inverter circuit must be provided. In addition to an increase in cost, current consumption by the selection circuit increases.

【0029】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、回路の出力
信号を選択したり回路内の抵抗値を制御したりする回路
を設けることなく、出力振幅値が一定となる発振動作を
行うことができる電圧制御発振器を提供することを目的
とする。
SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the conventional technology, and has a circuit for selecting an output signal of a circuit and controlling a resistance value in the circuit. It is another object of the present invention to provide a voltage controlled oscillator capable of performing an oscillation operation in which the output amplitude value is constant.

【0030】[0030]

【課題を解決するための手段】上記目的を達成するため
に本発明は、第1及び第2の差動入力端子と、該第1及
び第2の差動入力端子から入力された信号がそれぞれ正
転出力される第2及び第1の差動出力端子1とを有し、
内部を流れる電流を制御するための第1及び第2の制御
信号が互いに差動入力される差動回路が、複数段接続さ
れてなる電圧制御発振器であって、前記差動回路のそれ
ぞれは、コレクタ端子が前記第1の差動出力端子に接続
されるとともに第1の抵抗を介して電源電圧に接続さ
れ、ベース端子が前記第1の差動入力端子に接続された
第1のトランジスタと、コレクタ端子が前記第2の差動
出力端子に接続されるとともに第2の抵抗を介して電源
電圧に接続され、ベース端子が前記第2の差動入力端子
に接続された第2のトランジスタと、エミッタ端子が第
3の抵抗を介して接地され、ベース端子に前記第1の制
御信号が入力される第3のトランジスタと、ベース端子
が前記第2のトランジスタのコレクタ端子に接続され、
コレクタ端子が前記第1のトランジスタのコレクタ端子
に接続された第4のトランジスタと、ベース端子が前記
第1のトランジスタのコレクタ端子に接続され、コレク
タ端子が前記第2のトランジスタのコレクタ端子に接続
された第5のトランジスタと、エミッタ端子が前記第3
の抵抗を介して接地され、ベース端子に前記第2の制御
信号が入力される第6のトランジスタとを有し、前記第
1のトランジスタのエミッタ端子と前記第2のトランジ
スタのエミッタ端子と前記第3のトランジスタのコレク
タ端子とが互いに接続され、前記第4のトランジスタの
エミッタ端子と前記第5のトランジスタのエミッタ端子
と前記第6のトランジスタのコレクタ端子とが互いに接
続されていることを特徴とする。
In order to achieve the above object, the present invention provides a first and second differential input terminals and a signal input from the first and second differential input terminals, respectively. Second and first differential output terminals 1 that are output in the forward direction,
A differential circuit in which first and second control signals for controlling a current flowing inside are differentially input to each other is a voltage-controlled oscillator in which a plurality of stages are connected, and each of the differential circuits includes: A first transistor having a collector terminal connected to the first differential output terminal, connected to a power supply voltage via a first resistor, and a base terminal connected to the first differential input terminal; A second transistor having a collector terminal connected to the second differential output terminal, connected to a power supply voltage via a second resistor, and a base terminal connected to the second differential input terminal; An emitter terminal is grounded via a third resistor, a third transistor whose base terminal receives the first control signal, and a base terminal connected to a collector terminal of the second transistor,
A fourth transistor having a collector terminal connected to the collector terminal of the first transistor, a base terminal connected to the collector terminal of the first transistor, and a collector terminal connected to the collector terminal of the second transistor. A fifth transistor and an emitter terminal connected to the third transistor.
A sixth transistor to which the second control signal is input to a base terminal, and an emitter terminal of the first transistor, an emitter terminal of the second transistor, The collector terminal of the third transistor is connected to each other, and the emitter terminal of the fourth transistor, the emitter terminal of the fifth transistor, and the collector terminal of the sixth transistor are connected to each other. .

【0031】また、第1及び第2の差動入力端子と、該
第1及び第2の差動入力端子から入力された信号がそれ
ぞれ正転出力される第2及び第1の差動出力端子1とを
有し、内部を流れる電流を制御するための第1及び第2
の制御信号が互いに差動入力される差動回路が、複数段
接続されてなる電圧制御発振器であって、前記差動回路
のそれぞれは、コレクタ端子が前記第1の差動出力端子
に接続されるとともに第1の抵抗を介して電源電圧に接
続され、ベース端子が前記第1の差動入力端子に接続さ
れた第1のトランジスタと、コレクタ端子が前記第2の
差動出力端子に接続されるとともに第2の抵抗を介して
電源電圧に接続され、ベース端子が前記第2の差動入力
端子に接続された第2のトランジスタと、エミッタ端子
が接地され、ベース端子に前記第1の制御信号が入力さ
れる第3のトランジスタと、ベース端子が前記第2のト
ランジスタのコレクタ端子に接続され、コレクタ端子が
前記第1のトランジスタのコレクタ端子に接続された第
4のトランジスタと、ベース端子が前記第1のトランジ
スタのコレクタ端子に接続され、コレクタ端子が前記第
2のトランジスタのコレクタ端子に接続された第5のト
ランジスタと、エミッタ端子が接地され、ベース端子に
前記第2の制御信号が入力される第6のトランジスタと
を有し、前記第1のトランジスタのエミッタ端子と前記
第2のトランジスタのエミッタ端子と前記第3のトラン
ジスタのコレクタ端子とが互いに接続され、前記第4の
トランジスタのエミッタ端子と前記第5のトランジスタ
のエミッタ端子と前記第6のトランジスタのコレクタ端
子とが互いに接続されていることを特徴とする。
Further, the first and second differential input terminals, and the second and first differential output terminals from which the signals input from the first and second differential input terminals are output in normal rotation, respectively. 1 and a first and a second for controlling a current flowing through the inside.
Is a voltage-controlled oscillator in which a plurality of differential circuits to which the control signals are differentially inputted are connected in a plurality of stages, and each of the differential circuits has a collector terminal connected to the first differential output terminal. A first transistor having a base terminal connected to the first differential input terminal, a collector terminal connected to the second differential output terminal, and a first transistor having a base terminal connected to the first differential input terminal. A second transistor having a base terminal connected to the second differential input terminal, a second transistor connected to the power supply voltage via a second resistor, an emitter terminal grounded, and a first control terminal connected to the base terminal. A third transistor to which a signal is input, and a fourth transistor having a base terminal connected to the collector terminal of the second transistor and a collector terminal connected to the collector terminal of the first transistor A fifth transistor having a base terminal connected to the collector terminal of the first transistor, a collector terminal connected to the collector terminal of the second transistor, an emitter terminal grounded, and a second terminal connected to the base terminal. A sixth transistor to which a control signal is input, wherein an emitter terminal of the first transistor, an emitter terminal of the second transistor, and a collector terminal of the third transistor are connected to each other; The emitter terminal of the transistor, the emitter terminal of the fifth transistor, and the collector terminal of the sixth transistor are connected to each other.

【0032】また、第1及び第2の差動入力端子と、該
第1及び第2の差動入力端子から入力された信号がそれ
ぞれ正転出力される第2及び第1の差動出力端子1とを
有し、内部を流れる電流を制御するための第1及び第2
の制御信号が互いに差動入力される差動回路が、複数段
接続されてなる電圧制御発振器であって、前記差動回路
のそれぞれは、ベース端子に所定の電圧が印加され、エ
ミッタ端子が接地された第7のトランジスタと、コレク
タ端子が前記第1の差動出力端子に接続されるとともに
第1の抵抗を介して電源電圧に接続され、ベース端子が
前記第1の差動入力端子に接続された第1のトランジス
タと、コレクタ端子が前記第2の差動出力端子に接続さ
れるとともに第2の抵抗を介して電源電圧に接続され、
ベース端子が前記第2の差動入力端子に接続された第2
のトランジスタと、エミッタ端子が第7のトランジスタ
のコレクタ端子に接続され、ベース端子に前記第1の制
御信号が入力される第3のトランジスタと、ベース端子
が前記第2のトランジスタのコレクタ端子に接続され、
コレクタ端子が前記第1のトランジスタのコレクタ端子
に接続された第4のトランジスタと、ベース端子が前記
第1のトランジスタのコレクタ端子に接続され、コレク
タ端子が前記第2のトランジスタのコレクタ端子に接続
された第5のトランジスタと、エミッタ端子が第7のト
ランジスタのコレクタ端子に接続され、ベース端子に前
記第2の制御信号が入力される第6のトランジスタとを
有し、前記第1のトランジスタのエミッタ端子と前記第
2のトランジスタのエミッタ端子と前記第3のトランジ
スタのコレクタ端子とが互いに接続され、前記第4のト
ランジスタのエミッタ端子と前記第5のトランジスタの
エミッタ端子と前記第6のトランジスタのコレクタ端子
とが互いに接続されていることを特徴とする。
Further, the first and second differential input terminals, and the second and first differential output terminals from which the signals input from the first and second differential input terminals are output in the forward direction, respectively. 1 and a first and a second for controlling a current flowing through the inside.
Is a voltage-controlled oscillator in which a plurality of differential circuits to which differential control signals are differentially input are connected in a plurality of stages, wherein each of the differential circuits has a predetermined voltage applied to a base terminal and an emitter terminal grounded. And a collector terminal connected to the first differential output terminal, connected to a power supply voltage via a first resistor, and a base terminal connected to the first differential input terminal. A first transistor and a collector terminal connected to the second differential output terminal and connected to a power supply voltage via a second resistor;
A second terminal having a base terminal connected to the second differential input terminal;
, A third transistor having an emitter terminal connected to the collector terminal of the seventh transistor, a base terminal receiving the first control signal, and a base terminal connected to the collector terminal of the second transistor. And
A fourth transistor having a collector terminal connected to the collector terminal of the first transistor, a base terminal connected to the collector terminal of the first transistor, and a collector terminal connected to the collector terminal of the second transistor. And a sixth transistor having an emitter terminal connected to the collector terminal of the seventh transistor, and a base terminal receiving the second control signal. A terminal, an emitter terminal of the second transistor, and a collector terminal of the third transistor are connected to each other, and an emitter terminal of the fourth transistor, an emitter terminal of the fifth transistor, and a collector of the sixth transistor. The terminals are connected to each other.

【0033】また、前記差動回路が2n段(nは整数)
接続され、最終段の差動回路からの出力とn段目の差動
回路からの出力とが発振出力として出力されることを特
徴とする。
The differential circuit has 2n stages (n is an integer)
The output from the differential circuit at the last stage and the output from the differential circuit at the n-th stage are output as oscillation outputs.

【0034】(作用)上記のように構成された本発明に
おいては、発振周波数を高くする場合は、第1の制御信
号の電圧を高くすれば、第1〜第3のトランジスタを流
れる電流が増加し、それにより、差動回路1段当たりの
信号伝達遅延時間が短くなり、発振周波数が高くなる
が、第1の制御信号の電圧を高くすると、第1の制御信
号に対して差動入力される第2の制御信号の電圧が、第
1の制御信号の電圧が高くなった分だけ低下するため、
第6のトランジスタを流れる電流が第3のトランジスタ
を流れる電流の増加分だけ減少するとともに、第4及び
第5のトランジスタを流れる電流が第1及び第2のトラ
ンジスタを流れる電流の増加分だけ減少する。これによ
り、第1の制御信号の電圧を高くした場合においても、
差動回路1段当たりに流れる電流の値は変化しない。
(Function) In the present invention configured as described above, when the oscillation frequency is increased, the current flowing through the first to third transistors is increased by increasing the voltage of the first control signal. As a result, the signal transmission delay time per one stage of the differential circuit is reduced, and the oscillation frequency is increased. However, when the voltage of the first control signal is increased, the signal is differentially input to the first control signal. Since the voltage of the second control signal decreases by an amount corresponding to the increase in the voltage of the first control signal,
The current flowing through the sixth transistor decreases by an increase in the current flowing through the third transistor, and the current flowing through the fourth and fifth transistors decreases by the increase of the current flowing through the first and second transistors. . Thereby, even when the voltage of the first control signal is increased,
The value of the current flowing per differential circuit does not change.

【0035】したがって、電圧制御発振器の発振周波数
を高くした場合においても、電圧制御発振器の出力振幅
値が変化することはない。
Therefore, even when the oscillation frequency of the voltage controlled oscillator is increased, the output amplitude value of the voltage controlled oscillator does not change.

【0036】また、発振周波数を低くする場合は、第1
の制御信号の電圧を低くすれば、第1〜第3のトランジ
スタを流れる電流が減少し、それにより、差動回路1段
当たりの信号伝達遅延時間が長くなり、発振周波数が低
くなるが、第1の制御信号の電圧を低くすると、第1の
制御信号に対して差動入力される第2の制御信号の電圧
が、第1の制御信号の電圧が低くなった分だけ上昇する
ため、第6のトランジスタを流れる電流が第3のトラン
ジスタを流れる電流の減少分だけ増加するとともに、第
4及び第5のトランジスタを流れる電流が第1及び第2
のトランジスタを流れる電流の減少分だけ増加する。こ
れにより、第1の制御信号の電圧を低くした場合におい
ても、差動回路1段当たりに流れる電流の値は変化しな
い。
In order to lower the oscillation frequency, the first
If the voltage of the control signal is reduced, the current flowing through the first to third transistors decreases, thereby increasing the signal transmission delay time per stage of the differential circuit and lowering the oscillation frequency. When the voltage of the first control signal is reduced, the voltage of the second control signal that is differentially input with respect to the first control signal increases by the amount corresponding to the decrease in the voltage of the first control signal. And the current flowing through the fourth and fifth transistors increases with the decrease in the current flowing through the third transistor.
Increases by the decrease in the current flowing through the transistor. Thus, even when the voltage of the first control signal is lowered, the value of the current flowing per stage of the differential circuit does not change.

【0037】したがって、電圧制御発振器の発振周波数
を低くした場合においても、電圧制御発振器の出力振幅
値が変化することはない。
Therefore, even when the oscillation frequency of the voltage controlled oscillator is lowered, the output amplitude value of the voltage controlled oscillator does not change.

【0038】[0038]

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
Embodiments of the present invention will be described below with reference to the drawings.

【0039】図1は、本発明の電圧制御発振器の実施の
一形態を示すブロック図である。
FIG. 1 is a block diagram showing an embodiment of the voltage controlled oscillator according to the present invention.

【0040】本形態は図1に示すように、複数の差動回
路10−1〜10−n(nは2以上の整数)が整数段接
続されて構成されており、各差動回路10−1〜10−
nには、第1及び第2の差動入力端子V1,V2と、差
動入力端子V1,V2から入力された信号がそれぞれ正
転出力される第2及び第1の差動出力端子O2,O1
と、差動回路10−1〜10−n内に流れる電流を制御
するための第1の制御信号が入力される制御端子IN1
及び第2の制御信号が入力されるの制御端子IN2とが
それぞれ設けられている。そして、前段の差動回路の差
動出力端子O1,O2から出力された信号が次段の差動
回路の差動入力端子V2,V1にそれぞれ入力されるよ
うに接続されている。また、最終段の差動回路10−n
の差動出力端子O1,O2から出力された信号が最前段
の差動回路10−1の差動入力端子V1,V2にそれぞ
れ入力されるように接続されている。なお、第1の制御
信号と第2の制御信号とは互いに差動入力される。
In this embodiment, as shown in FIG. 1, a plurality of differential circuits 10-1 to 10-n (n is an integer of 2 or more) are connected in integer stages, and each differential circuit 10- 1-10-
n denotes first and second differential input terminals V1 and V2 and second and first differential output terminals O2 and N2 to which signals input from the differential input terminals V1 and V2 are non-inverted and output, respectively. O1
And a control terminal IN1 to which a first control signal for controlling a current flowing in the differential circuits 10-1 to 10-n is input.
And a control terminal IN2 to which a second control signal is input. The signals are output from the differential output terminals O1 and O2 of the preceding differential circuit so as to be input to the differential input terminals V2 and V1, respectively, of the next differential circuit. Also, the final stage differential circuit 10-n
Are connected such that signals output from the differential output terminals O1 and O2 are input to the differential input terminals V1 and V2 of the differential circuit 10-1 at the forefront stage, respectively. Note that the first control signal and the second control signal are differentially input to each other.

【0041】図2は、図1に示した差動回路10−1〜
10−nの一構成例を示す回路図である。なお、差動回
路10−1〜10−nにおいては、全て同じ構成のもの
とする。
FIG. 2 shows the differential circuits 10-1 to 10-1 shown in FIG.
FIG. 10 is a circuit diagram illustrating a configuration example of 10-n. The differential circuits 10-1 to 10-n have the same configuration.

【0042】本構成例は図2に示すように、一端が電源
電圧Vccに接続され、他端が差動出力端子O1に接続さ
れた第1の抵抗R1と、コレクタ端子が抵抗R1を介し
て電源電圧Vccに接続され、ベース端子が差動入力端子
V1に接続された第1のトランジスタQ1と、一端が電
源電圧Vccに接続され、他端が差動出力端子O2に接続
された第2の抵抗R2と、コレクタ端子が抵抗R2を介
して電源電圧Vccに接続され、ベース端子が差動入力端
子V2に接続された第2のトランジスタQ2と、一端が
接地された第3の抵抗R3と、エミッタ端子が抵抗R3
を介して接地され、ベース端子が制御端子IN1に接続
された第3のトランジスタQ3と、ベース端子がトラン
ジスタQ2のコレクタ端子に接続され、コレクタ端子が
トランジスタQ1のコレクタ端子に接続された第4のト
ランジスタQ4と、ベース端子がトランジスタQ1のコ
レクタ端子に接続され、コレクタ端子がトランジスタQ
2のコレクタ端子に接続された第5のトランジスタQ5
と、エミッタ端子が抵抗R3を介して接地され、ベース
端子が制御端子IN2に接続された第6のトランジスタ
Q6とから構成されており、トランジスタQ1のエミッ
タ端子とトランジスタQ2のエミッタ端子とトランジス
タQ3のコレクタ端子とが互いに接続され、また、トラ
ンジスタQ4のエミッタ端子とトランジスタQ5のエミ
ッタ端子とトランジスタQ6のコレクタ端子とが互いに
接続されている。
In this configuration example, as shown in FIG. 2, a first resistor R1 having one end connected to the power supply voltage Vcc and the other end connected to the differential output terminal O1, and a collector terminal connected via the resistor R1. It is connected to the power supply voltage V cc Te, a first transistor Q1 whose base terminal is connected to the differential input terminals V1, one end connected to power supply voltage V cc, the other end connected to the differential output terminal O2 A second resistor R2, a second transistor Q2 having a collector terminal connected to the power supply voltage Vcc via the resistor R2 and a base terminal connected to the differential input terminal V2, and a third transistor Q2 having one end grounded. The resistor R3 and the emitter terminal are the resistor R3
A third transistor Q3 whose base terminal is connected to the control terminal IN1 and a fourth transistor whose base terminal is connected to the collector terminal of the transistor Q2 and whose collector terminal is connected to the collector terminal of the transistor Q1. The transistor Q4 has a base terminal connected to the collector terminal of the transistor Q1, and a collector terminal connected to the transistor Q1.
Fifth transistor Q5 connected to the collector terminal of the second transistor Q5
And a sixth transistor Q6 whose emitter terminal is grounded via a resistor R3 and whose base terminal is connected to a control terminal IN2. The sixth transistor Q6 has an emitter terminal of the transistor Q1, an emitter terminal of the transistor Q2, and a third transistor Q3. The collector terminal is connected to each other, and the emitter terminal of transistor Q4, the emitter terminal of transistor Q5, and the collector terminal of transistor Q6 are connected to each other.

【0043】以下に、上記のように構成された電圧制御
発振器の動作について説明する。
The operation of the voltage controlled oscillator configured as described above will be described below.

【0044】差動回路10−1の差動入力端子V1,V
2に差動信号が入力されると、差動入力端子V1,V2
に入力された信号が、差動回路10−1の差動出力端子
O2,O1からそれぞれ正転出力される。
The differential input terminals V1, V of the differential circuit 10-1
2, when a differential signal is input to differential input terminals V1, V2
Are output from the differential output terminals O2 and O1 of the differential circuit 10-1 in normal rotation.

【0045】差動回路10−1の差動出力端子O1,O
2から出力された信号は差動回路10−2の差動入力端
子V2,V1にそれぞれ入力され、差動回路10−2の
差動出力端子O1,O2から正転出力される。
The differential output terminals O1, O of the differential circuit 10-1
2 are respectively input to the differential input terminals V2 and V1 of the differential circuit 10-2, and are normally output from the differential output terminals O1 and O2 of the differential circuit 10-2.

【0046】そして、同様に、差動回路10−2の差動
出力端子O1,O2から出力された信号が差動回路10
−3の差動入力端子V2,V1にそれぞれ入力され、差
動回路10−3の差動出力端子O1,O2から正転出力
される。
Similarly, signals output from differential output terminals O1 and O2 of differential circuit 10-2 are applied to differential circuit 10-2.
-3 differential input terminals V2 and V1, respectively, and are output from the differential output terminals O1 and O2 of the differential circuit 10-3 in the normal rotation.

【0047】このように、差動回路10−nまで、前段
の差動回路の差動出力端子O1,O2から出力された信
号が、次段の差動回路の差動入力端子V2,V1にそれ
ぞれ入力される。
As described above, up to the differential circuit 10-n, the signals output from the differential output terminals O1 and O2 of the preceding differential circuit are applied to the differential input terminals V2 and V1 of the next differential circuit. Each is entered.

【0048】差動回路10−nの差動出力端子O1,O
2から出力された信号は、発振出力端子OUT2,OU
T1から発振信号として出力されるとともに、差動回路
10−1の差動入力端子V1,V2にそれぞれ入力され
る。
The differential output terminals O1, O of the differential circuit 10-n
2 are output from the oscillation output terminals OUT2, OU
The signal is output from T1 as an oscillation signal, and is also input to the differential input terminals V1 and V2 of the differential circuit 10-1.

【0049】このようにして、最終段の差動回路10−
nの差動出力端子O1,O2から出力された信号が最前
段の差動回路10−1の差動入力端子V1,V2にそれ
ぞれ入力されることにより発振動作が得られている。
Thus, the final stage differential circuit 10-
The oscillation operation is obtained by inputting the signals output from the n differential output terminals O1 and O2 to the differential input terminals V1 and V2 of the foremost differential circuit 10-1.

【0050】ここで、発振動作における発振周波数は、
差動回路の1段当たりの信号伝達遅延時間と差動回路の
接続段数とにより決まるが、差動回路の1段当たりの信
号伝達遅延時間は、各差動回路10−1〜10−nの制
御端子IN1,IN2に入力される第1及び第2の制御
信号の電圧値によって制御されている。
Here, the oscillation frequency in the oscillation operation is
The signal transmission delay time per stage of the differential circuit and the number of connection stages of the differential circuit are determined by the signal transmission delay time per stage of the differential circuit. It is controlled by the voltage values of the first and second control signals input to the control terminals IN1 and IN2.

【0051】制御端子IN1に入力される第1の制御信
号の電圧を高くすると、トランジスタQ3を流れる電流
が増加し、それにより、トランジスタQ1,Q2を流れ
る電流も増加する。そのため、差動回路1段当たりの信
号伝達遅延時間が短くなり、発振周波数が高くなる。
When the voltage of the first control signal input to the control terminal IN1 is increased, the current flowing through the transistor Q3 increases, and the current flowing through the transistors Q1 and Q2 also increases. Therefore, the signal transmission delay time per one stage of the differential circuit is reduced, and the oscillation frequency is increased.

【0052】ここで、制御端子IN2に入力される第2
の制御信号は、制御端子IN1に入力される第1の制御
信号に対して差動入力されるため、制御端子IN1に入
力される第1の制御信号の電圧を高くすると、制御端子
IN2に入力される第2の制御信号の電圧が、第1の制
御信号の電圧が高くなった分だけ低下する。そのため、
制御端子IN1に入力される第1の制御信号の電圧を高
くすると、トランジスタQ6を流れる電流がトランジス
タQ3を流れる電流の増加分だけ減少し、また、トラン
ジスタQ4,Q5を流れる電流がトランジスタQ1,Q
2を流れる電流の増加分だけ減少する。
Here, the second input to the control terminal IN2
Is input differentially with respect to the first control signal input to the control terminal IN1, and when the voltage of the first control signal input to the control terminal IN1 is increased, the control signal IN2 is input to the control terminal IN2. The voltage of the second control signal is reduced by an amount corresponding to the increase in the voltage of the first control signal. for that reason,
When the voltage of the first control signal input to the control terminal IN1 is increased, the current flowing through the transistor Q6 is reduced by the increase in the current flowing through the transistor Q3, and the current flowing through the transistors Q4 and Q5 is reduced by the transistors Q1 and Q5.
2 decreases by the amount of increase in the current flowing through 2.

【0053】これにより、制御端子IN1に入力される
第1の制御信号の電圧を高くした場合においても、差動
回路1段当たりに流れる電流の値は変化しない。
Thus, even when the voltage of the first control signal input to the control terminal IN1 is increased, the value of the current flowing per stage of the differential circuit does not change.

【0054】したがって、電圧制御発振器の発振周波数
を高くした場合においても、電圧制御発振器の出力振幅
値が変化することはない。
Therefore, even when the oscillation frequency of the voltage controlled oscillator is increased, the output amplitude value of the voltage controlled oscillator does not change.

【0055】また、制御端子IN1に入力される第1の
制御信号の電圧を低くすると、トランジスタQ3を流れ
る電流が減少し、それにより、トランジスタQ1,Q2
を流れる電流も減少する。そのため、差動回路1段当た
りの信号伝達遅延時間が長くなり、発振周波数が低くな
る。
When the voltage of the first control signal input to the control terminal IN1 is lowered, the current flowing through the transistor Q3 is reduced, so that the transistors Q1 and Q2
The current flowing through is also reduced. Therefore, the signal transmission delay time per one stage of the differential circuit becomes longer, and the oscillation frequency becomes lower.

【0056】ここで、制御端子IN2に入力される第2
の制御信号は、制御端子IN1に入力される第1の制御
信号に対して差動入力されるため、制御端子IN1に入
力される第1の制御信号の電圧を低くすると、制御端子
IN2に入力される第2の制御信号の電圧が、第1の制
御信号の電圧が低くなった分だけ上昇する。そのため、
制御端子IN1に入力される第1の制御信号の電圧を低
くすると、トランジスタQ6を流れる電流がトランジス
タQ3を流れる電流の減少分だけ増加し、また、トラン
ジスタQ4,Q5を流れる電流がトランジスタQ1,Q
2を流れる電流の減少分だけ増加する。
Here, the second signal input to the control terminal IN2 is
Is input differentially with respect to the first control signal input to the control terminal IN1, and when the voltage of the first control signal input to the control terminal IN1 is lowered, the control signal The voltage of the second control signal is increased by an amount corresponding to the decrease in the voltage of the first control signal. for that reason,
When the voltage of the first control signal input to the control terminal IN1 is reduced, the current flowing through the transistor Q6 increases by a decrease in the current flowing through the transistor Q3, and the current flowing through the transistors Q4 and Q5 increases.
2 is increased by the amount of decrease in the current flowing therethrough.

【0057】これにより、制御端子IN1に入力される
第1の制御信号の電圧を低くした場合においても、差動
回路1段当たりに流れる電流の値は変化しない。
Thus, even when the voltage of the first control signal input to the control terminal IN1 is lowered, the value of the current flowing per stage of the differential circuit does not change.

【0058】したがって、電圧制御発振器の発振周波数
を低くした場合においても、電圧制御発振器の出力振幅
値が変化することはない。
Therefore, even when the oscillation frequency of the voltage controlled oscillator is lowered, the output amplitude value of the voltage controlled oscillator does not change.

【0059】図3は、図1に示した差動回路10−1〜
10−nの他の構成例を示す回路図である。
FIG. 3 shows the differential circuits 10-1 to 10-1 shown in FIG.
FIG. 10 is a circuit diagram illustrating another configuration example of 10-n.

【0060】本構成例は図3に示すように、図2に示し
たものに対して抵抗R3が設けられておらず、トランジ
スタQ3,Q6のエミッタ端子が直に接地されているも
のである。
In this configuration example, as shown in FIG. 3, the resistor R3 is not provided for the one shown in FIG. 2, and the emitter terminals of the transistors Q3 and Q6 are directly grounded.

【0061】図3に示したような差動回路においては、
トランジスタQ3,Q6のエミッタ端子が直に接地され
ているので、電源電圧Vccを、図2に示した抵抗R3の
電圧降下分低くすることができ、電圧制御発振器を低電
圧で動作させることができる。
In the differential circuit as shown in FIG.
Since the emitter terminals of the transistors Q3 and Q6 are directly grounded, the power supply voltage Vcc can be reduced by the voltage drop of the resistor R3 shown in FIG. 2, and the voltage controlled oscillator can be operated at a low voltage. it can.

【0062】図4は、図1に示した差動回路10−1〜
10−nの他の構成例を示す回路図である。
FIG. 4 shows the differential circuits 10-1 to 10-1 shown in FIG.
FIG. 10 is a circuit diagram illustrating another configuration example of 10-n.

【0063】本構成例は図4に示すように、図2に示し
たものに対して抵抗R3の代わりにトランジスタQ7が
設けられているものであり、トランジスタQ7において
は、エミッタ端子が接地され、ベース端子には一定の電
圧が印加され、コレクタ端子はトランジスタQ3,Q6
のエミッタ端子と接続されている。
In this configuration example, as shown in FIG. 4, a transistor Q7 is provided instead of the resistor R3 shown in FIG. 2, and the emitter terminal of the transistor Q7 is grounded. A constant voltage is applied to the base terminal, and the collector terminals are connected to the transistors Q3 and Q6.
Connected to the emitter terminal.

【0064】図4に示すような電圧制御発振器において
は、トランジスタQ3,Q6のエミッタ端子とグランド
との間に設けられたトランジスタQ7が定電流源として
作用し、図2に示したものと同様な結果が得られる。ま
た、ベース端子に、温度変化に対して電圧変動が少ない
バンドギャップリファレンス電圧を印加すれば、周囲温
度により、発振周波数が変化しなくなる。
In the voltage controlled oscillator shown in FIG. 4, a transistor Q7 provided between the emitter terminals of transistors Q3 and Q6 and the ground functions as a constant current source, and is similar to that shown in FIG. The result is obtained. In addition, if a band gap reference voltage having a small voltage change with respect to a temperature change is applied to the base terminal, the oscillation frequency does not change due to the ambient temperature.

【0065】(他の実施の形態)図5は、本発明の電圧
制御発振器の実施の他の形態を示すブロック図であり、
図6は、図5に示した電圧制御発振器から出力される発
振波形を示す図である。なお、本形態においては、90
度の位相差信号が出力される。
(Other Embodiment) FIG. 5 is a block diagram showing another embodiment of the voltage controlled oscillator of the present invention.
FIG. 6 is a diagram showing an oscillation waveform output from the voltage controlled oscillator shown in FIG. In this embodiment, 90
A degree difference signal is output.

【0066】本形態は図5に示すように、図1に示した
差動回路が4段接続されており、2段目の差動回路10
−2の差動出力端子O1,O2から出力された信号が、
3段目の差動回路10−3の差動入力端子V2,V1に
それぞれ入力されるとともに、発振出力端子OUT4,
OUT3から発振信号として出力されるように構成され
ている。そして、図1に示した電圧制御発振器と同様
に、最終段の差動回路10−4の差動出力回路の差動出
力端子O1,O2から出力された信号は、発振出力端子
OUT2,OUT1から発振信号として出力されるとと
もに、差動回路10−1の差動入力端子V1,V2にそ
れぞれ入力されている。
In this embodiment, as shown in FIG. 5, the differential circuits shown in FIG. 1 are connected in four stages.
-2 differential output terminals O1 and O2 output signals
The signals are input to the differential input terminals V2 and V1 of the third-stage differential circuit 10-3, respectively, and the oscillation output terminals OUT4 and OUT4 are output.
It is configured to be output from OUT3 as an oscillation signal. Then, similarly to the voltage-controlled oscillator shown in FIG. 1, the signals output from the differential output terminals O1 and O2 of the differential output circuit of the final-stage differential circuit 10-4 are output from the oscillation output terminals OUT2 and OUT1. The signal is output as an oscillation signal, and is also input to differential input terminals V1 and V2 of the differential circuit 10-1.

【0067】上記のように構成された電圧制御発振器に
おいては、図6に示すように、差動回路10−1〜10
−4の差動出力端子O1のそれぞれから出力される信号
の位相差は、差動回路10−4の差動出力端子O1から
出力される信号の位相を0度すると、差動回路10−3
の差動出力端子O1から出力される信号の位相差は45
度、差動回路10−2の差動出力端子O1から出力され
る信号の位相差は90度、差動回路10−1の差動出力
端子O1から出力される信号の位相差は135度とな
る。
In the voltage-controlled oscillator configured as described above, as shown in FIG.
The phase difference between the signals output from the differential output terminals O1 of the differential circuit 10-4 is 0 degrees when the phase of the signal output from the differential output terminal O1 of the differential circuit 10-4 is 0 degree.
The phase difference between the signals output from the differential output terminal O1 is 45
The phase difference of the signal output from the differential output terminal O1 of the differential circuit 10-2 is 90 degrees, and the phase difference of the signal output from the differential output terminal O1 of the differential circuit 10-1 is 135 degrees. Become.

【0068】これにより、差動回路10−4の差動出力
端子O1,O2にそれぞれ接続された発振出力端子OU
T2,OUT1から出力される信号と、差動回路10−
2の差動出力端子O1,O2にそれぞれ接続された発振
出力端子OUT4,OUT3から出力される信号との位
相差は90度となる。また、同様に、差動回路10−1
の差動出力端子O1,O2から出力される信号と、差動
回路10−3の差動出力端子O1,O2から出力される
信号との位相差も90度となる。
As a result, the oscillation output terminals OU connected to the differential output terminals O1 and O2 of the differential circuit 10-4, respectively.
The signal output from T2 and OUT1 and the differential circuit 10-
The phase difference between the signals output from the oscillation output terminals OUT4 and OUT3 connected to the two differential output terminals O1 and O2 is 90 degrees. Similarly, the differential circuit 10-1
And the signals output from the differential output terminals O1 and O2 of the differential circuit 10-3 also have a phase difference of 90 degrees.

【0069】なお、上述したような電圧制御発振器にお
いて出力される90度の位相差信号は、無線通信分野で
の直交変調方式の変調器のローカル信号等において使用
される。
The 90-degree phase difference signal output from the above-described voltage-controlled oscillator is used as a local signal of a quadrature modulation type modulator in the field of wireless communication.

【0070】また、本形態においては、接続される差動
回路の数を4段としたが、本発明はこれに限られず、複
数段の差動回路を接続し、その最終段の差動回路からの
出力信号と中間段目(総段数を2nとすればn段目)の
差動回路からの出力信号とを取り出せば、90度の位相
差を有する信号を取り出すことができる。
Further, in the present embodiment, the number of differential circuits to be connected is four, but the present invention is not limited to this, and a plurality of differential circuits are connected, and the final differential circuit is connected. , And an output signal from an intermediate stage (nth stage if the total number of stages is 2n), a signal having a phase difference of 90 degrees can be obtained.

【0071】[0071]

【発明の効果】以上説明したように本発明においては、
複数段接続される差動回路のそれぞれに、第1及び第2
の制御信号が互いに差動入力されており、第1の制御信
号によって駆動が制御される第1〜第3のトランジスタ
と、第2の制御信号によって駆動が制御される第4〜第
6のトランジスタとを設けたため、電圧制御発振器の発
振周波数を高くしたり低くしたりする場合においても、
差動回路1段当たりに流れる電流は変化せず、電圧制御
発振器の出力振幅値が変化することはない。
As described above, in the present invention,
Each of the differential circuits connected in a plurality of stages has first and second
Are input differentially to each other, and the first to third transistors whose driving is controlled by the first control signal and the fourth to sixth transistors whose driving is controlled by the second control signal Therefore, even when the oscillation frequency of the voltage controlled oscillator is increased or decreased,
The current flowing per one stage of the differential circuit does not change, and the output amplitude value of the voltage controlled oscillator does not change.

【0072】それにより、出力信号を選択したり内部の
抵抗値を制御したりする回路を設けることなく、出力振
幅値が一定となる発振動作を行うことができる。
Thus, an oscillation operation in which the output amplitude value is constant can be performed without providing a circuit for selecting an output signal or controlling an internal resistance value.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の電圧制御発振器の実施の一形態を示す
ブロック図である。
FIG. 1 is a block diagram showing an embodiment of a voltage controlled oscillator according to the present invention.

【図2】図1に示した差動回路の一構成例を示す回路図
である。
FIG. 2 is a circuit diagram illustrating a configuration example of a differential circuit illustrated in FIG. 1;

【図3】図1に示した差動回路の他の構成例を示す回路
図である。
FIG. 3 is a circuit diagram showing another configuration example of the differential circuit shown in FIG. 1;

【図4】図1に示した差動回路の他の構成例を示す回路
図である。
FIG. 4 is a circuit diagram showing another configuration example of the differential circuit shown in FIG. 1;

【図5】本発明の電圧制御発振器の実施の他の形態を示
すブロック図である。
FIG. 5 is a block diagram showing another embodiment of the voltage controlled oscillator of the present invention.

【図6】図5に示した電圧制御発振器から出力される発
振波形を示す図である。
FIG. 6 is a diagram showing an oscillation waveform output from the voltage controlled oscillator shown in FIG.

【図7】奇数段のインバータ回路で構成された従来の電
圧制御発振器の一構成例を示すブロック図である。
FIG. 7 is a block diagram showing an example of the configuration of a conventional voltage-controlled oscillator composed of odd-numbered stages of inverter circuits.

【図8】図7に示したインバータ回路の構成を示す回路
図である。
8 is a circuit diagram showing a configuration of the inverter circuit shown in FIG.

【図9】特開平6−61800号公報に開示されている
電圧制御発振器の構成を示すブロック図である。
FIG. 9 is a block diagram showing a configuration of a voltage controlled oscillator disclosed in Japanese Patent Application Laid-Open No. 6-61800.

【図10】図9に示すインバータ回路の構成を示す回路
図である。
FIG. 10 is a circuit diagram showing a configuration of the inverter circuit shown in FIG. 9;

【符号の説明】 10−1〜10−n 差動回路 IN1,IN2 制御端子 O1,O2 差動出力端子 OUT1〜OUT4 発振出力端子 Q1〜Q7 トランジスタ R1,R2 抵抗 V1,V2 差動入力端子[Description of Signs] 10-1 to 10-n Differential circuit IN1, IN2 Control terminal O1, O2 Differential output terminal OUT1 to OUT4 Oscillation output terminal Q1 to Q7 Transistor R1, R2 Resistance V1, V2 Differential input terminal

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 第1及び第2の差動入力端子と、該第1
及び第2の差動入力端子から入力された信号がそれぞれ
正転出力される第2及び第1の差動出力端子1とを有
し、内部を流れる電流を制御するための第1及び第2の
制御信号が互いに差動入力される差動回路が、複数段接
続されてなる電圧制御発振器であって、 前記差動回路のそれぞれは、 コレクタ端子が前記第1の差動出力端子に接続されると
ともに第1の抵抗を介して電源電圧に接続され、ベース
端子が前記第1の差動入力端子に接続された第1のトラ
ンジスタと、 コレクタ端子が前記第2の差動出力端子に接続されると
ともに第2の抵抗を介して電源電圧に接続され、ベース
端子が前記第2の差動入力端子に接続された第2のトラ
ンジスタと、 エミッタ端子が第3の抵抗を介して接地され、ベース端
子に前記第1の制御信号が入力される第3のトランジス
タと、 ベース端子が前記第2のトランジスタのコレクタ端子に
接続され、コレクタ端子が前記第1のトランジスタのコ
レクタ端子に接続された第4のトランジスタと、 ベース端子が前記第1のトランジスタのコレクタ端子に
接続され、コレクタ端子が前記第2のトランジスタのコ
レクタ端子に接続された第5のトランジスタと、 エミッタ端子が前記第3の抵抗を介して接地され、ベー
ス端子に前記第2の制御信号が入力される第6のトラン
ジスタとを有し、 前記第1のトランジスタのエミッタ端子と前記第2のト
ランジスタのエミッタ端子と前記第3のトランジスタの
コレクタ端子とが互いに接続され、 前記第4のトランジスタのエミッタ端子と前記第5のト
ランジスタのエミッタ端子と前記第6のトランジスタの
コレクタ端子とが互いに接続されていることを特徴とす
る電圧制御発振器。
A first differential input terminal and a first differential input terminal;
And a second and a first differential output terminal 1 from which a signal input from the second differential input terminal is output in a non-inverted manner, respectively, for controlling a current flowing through the first and second differential output terminals. A voltage-controlled oscillator in which a plurality of differential circuits to which the control signals are differentially input are connected in a plurality of stages, wherein each of the differential circuits has a collector terminal connected to the first differential output terminal. A first transistor having a base terminal connected to the first differential input terminal, a collector terminal connected to the second differential output terminal, and a first transistor connected to a power supply voltage via a first resistor. A second transistor having a base terminal connected to the second differential input terminal, a second transistor connected to the power supply voltage via a second resistor, an emitter terminal grounded via a third resistor, Terminal receives the first control signal. A third transistor having a base terminal connected to the collector terminal of the second transistor, a fourth transistor having a collector terminal connected to the collector terminal of the first transistor, and a base terminal connected to the first transistor. A fifth transistor having a collector terminal connected to the collector terminal of the transistor, a collector terminal connected to the collector terminal of the second transistor, an emitter terminal grounded via the third resistor, and a second terminal connected to the base terminal. A sixth transistor to which a control signal is input, wherein an emitter terminal of the first transistor, an emitter terminal of the second transistor, and a collector terminal of the third transistor are connected to each other; The emitter terminal of the fifth transistor, the emitter terminal of the fifth transistor, and the emitter terminal of the sixth transistor. A voltage controlled oscillator, characterized in that the collector terminal are connected to each other.
【請求項2】 第1及び第2の差動入力端子と、該第1
及び第2の差動入力端子から入力された信号がそれぞれ
正転出力される第2及び第1の差動出力端子1とを有
し、内部を流れる電流を制御するための第1及び第2の
制御信号が互いに差動入力される差動回路が、複数段接
続されてなる電圧制御発振器であって、 前記差動回路のそれぞれは、 コレクタ端子が前記第1の差動出力端子に接続されると
ともに第1の抵抗を介して電源電圧に接続され、ベース
端子が前記第1の差動入力端子に接続された第1のトラ
ンジスタと、 コレクタ端子が前記第2の差動出力端子に接続されると
ともに第2の抵抗を介して電源電圧に接続され、ベース
端子が前記第2の差動入力端子に接続された第2のトラ
ンジスタと、 エミッタ端子が接地され、ベース端子に前記第1の制御
信号が入力される第3のトランジスタと、 ベース端子が前記第2のトランジスタのコレクタ端子に
接続され、コレクタ端子が前記第1のトランジスタのコ
レクタ端子に接続された第4のトランジスタと、 ベース端子が前記第1のトランジスタのコレクタ端子に
接続され、コレクタ端子が前記第2のトランジスタのコ
レクタ端子に接続された第5のトランジスタと、 エミッタ端子が接地され、ベース端子に前記第2の制御
信号が入力される第6のトランジスタとを有し、 前記第1のトランジスタのエミッタ端子と前記第2のト
ランジスタのエミッタ端子と前記第3のトランジスタの
コレクタ端子とが互いに接続され、 前記第4のトランジスタのエミッタ端子と前記第5のト
ランジスタのエミッタ端子と前記第6のトランジスタの
コレクタ端子とが互いに接続されていることを特徴とす
る電圧制御発振器。
A first differential input terminal and a second differential input terminal;
And a second and a first differential output terminal 1 from which a signal input from the second differential input terminal is output in a non-inverted manner, respectively, for controlling a current flowing through the first and second differential output terminals. A voltage-controlled oscillator in which a plurality of differential circuits to which the control signals are differentially input are connected in a plurality of stages, wherein each of the differential circuits has a collector terminal connected to the first differential output terminal. A first transistor having a base terminal connected to the first differential input terminal, a collector terminal connected to the second differential output terminal, and a first transistor connected to a power supply voltage via a first resistor. A second transistor having a base terminal connected to the second differential input terminal, a second transistor connected to a power supply voltage via a second resistor, an emitter terminal grounded, and a first control terminal connected to the base terminal. The third transition to which the signal is input A fourth transistor having a collector, a base terminal connected to the collector terminal of the second transistor, a collector terminal connected to the collector terminal of the first transistor, and a base terminal connected to the collector terminal of the first transistor. A fifth transistor whose collector terminal is connected to the collector terminal of the second transistor, and a sixth transistor whose emitter terminal is grounded and whose base terminal receives the second control signal. The emitter terminal of the first transistor, the emitter terminal of the second transistor, and the collector terminal of the third transistor are connected to each other, and the emitter terminal of the fourth transistor and the fifth transistor are connected to each other. The emitter terminal and the collector terminal of the sixth transistor are connected to each other Voltage controlled oscillator according to claim.
【請求項3】 第1及び第2の差動入力端子と、該第1
及び第2の差動入力端子から入力された信号がそれぞれ
正転出力される第2及び第1の差動出力端子1とを有
し、内部を流れる電流を制御するための第1及び第2の
制御信号が互いに差動入力される差動回路が、複数段接
続されてなる電圧制御発振器であって、 前記差動回路のそれぞれは、 ベース端子に所定の電圧が印加され、エミッタ端子が接
地された第7のトランジスタと、 コレクタ端子が前記第1の差動出力端子に接続されると
ともに第1の抵抗を介して電源電圧に接続され、ベース
端子が前記第1の差動入力端子に接続された第1のトラ
ンジスタと、 コレクタ端子が前記第2の差動出力端子に接続されると
ともに第2の抵抗を介して電源電圧に接続され、ベース
端子が前記第2の差動入力端子に接続された第2のトラ
ンジスタと、 エミッタ端子が第7のトランジスタのコレクタ端子に接
続され、ベース端子に前記第1の制御信号が入力される
第3のトランジスタと、 ベース端子が前記第2のトランジスタのコレクタ端子に
接続され、コレクタ端子が前記第1のトランジスタのコ
レクタ端子に接続された第4のトランジスタと、 ベース端子が前記第1のトランジスタのコレクタ端子に
接続され、コレクタ端子が前記第2のトランジスタのコ
レクタ端子に接続された第5のトランジスタと、 エミッタ端子が第7のトランジスタのコレクタ端子に接
続され、ベース端子に前記第2の制御信号が入力される
第6のトランジスタとを有し、 前記第1のトランジスタのエミッタ端子と前記第2のト
ランジスタのエミッタ端子と前記第3のトランジスタの
コレクタ端子とが互いに接続され、 前記第4のトランジスタのエミッタ端子と前記第5のト
ランジスタのエミッタ端子と前記第6のトランジスタの
コレクタ端子とが互いに接続されていることを特徴とす
る電圧制御発振器。
3. The first and second differential input terminals and the first and second differential input terminals.
And a second and a first differential output terminal 1 from which a signal input from the second differential input terminal is output in a non-inverted manner, respectively, for controlling a current flowing through the first and second differential output terminals. A differential circuit in which the control signals are differentially input to each other are connected in a plurality of stages, and each of the differential circuits has a predetermined voltage applied to a base terminal and an emitter terminal grounded. And a collector terminal connected to the first differential output terminal, connected to a power supply voltage via a first resistor, and a base terminal connected to the first differential input terminal. And a collector terminal connected to the second differential output terminal, connected to a power supply voltage via a second resistor, and a base terminal connected to the second differential input terminal. A second transistor, A third transistor having an emitter terminal connected to the collector terminal of the seventh transistor, a base terminal receiving the first control signal, and a base terminal connected to the collector terminal of the second transistor; A fourth transistor connected to the collector terminal of the first transistor, a fourth transistor connected to the collector terminal of the first transistor, and a base terminal connected to the collector terminal of the second transistor. And a sixth transistor having an emitter terminal connected to the collector terminal of the seventh transistor and a base terminal receiving the second control signal, and an emitter terminal of the first transistor; The emitter terminal of the second transistor and the collector terminal of the third transistor are connected to each other. Is, the fourth voltage-controlled oscillator, characterized in that the emitter terminal and the emitter terminal of the fifth transistor and the collector terminal of the sixth transistor are connected to one another of the transistor.
【請求項4】 請求項1乃至3のいずれか1項に記載の
電圧制御発振器において、 前記差動回路が2n段(nは整数)接続され、最終段の
差動回路からの出力とn段目の差動回路からの出力とが
発振出力として出力されることを特徴とする電圧制御発
振器。
4. The voltage controlled oscillator according to claim 1, wherein the differential circuit is connected in 2n stages (n is an integer), and an output from the final stage differential circuit is connected to the n stages. A voltage-controlled oscillator, wherein an output from a second differential circuit is output as an oscillation output.
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