JP2971528B2 - Semiconductor memory device and manufacturing method thereof - Google Patents
Semiconductor memory device and manufacturing method thereofInfo
- Publication number
- JP2971528B2 JP2971528B2 JP2167147A JP16714790A JP2971528B2 JP 2971528 B2 JP2971528 B2 JP 2971528B2 JP 2167147 A JP2167147 A JP 2167147A JP 16714790 A JP16714790 A JP 16714790A JP 2971528 B2 JP2971528 B2 JP 2971528B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- storage node
- insulating film
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 42
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000003990 capacitor Substances 0.000 claims description 21
- 229910052715 tantalum Inorganic materials 0.000 claims description 16
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 12
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 10
- 239000010936 titanium Substances 0.000 claims description 10
- 229910052719 titanium Inorganic materials 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 229910052814 silicon oxide Inorganic materials 0.000 description 20
- 238000009792 diffusion process Methods 0.000 description 17
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 15
- 229910001936 tantalum oxide Inorganic materials 0.000 description 15
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 10
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体記憶装置とその製造方法に関するもの
である。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method for manufacturing the same.
従来の技術 近年、デバイス特性を下げることなく記憶容量を高め
るために、半導体記憶装置としてスタック型構造が広く
採用されている。2. Description of the Related Art In recent years, in order to increase storage capacity without deteriorating device characteristics, a stack type structure has been widely adopted as a semiconductor memory device.
以下従来の半導体記憶装置について説明する。第３図
は従来のスタック型半導体記憶装置の断面図であり、１
はＰ型シリコンよりなる半導体基板、２はP+拡散層、３
はN+拡散層、４は選択酸化膜、５はトランスファゲート
絶縁膜、６は多結晶シリコン膜で構成されるトランスフ
ァゲート（ワード線）、７はトランスファゲート上の酸
化シリコン膜、８は酸化シリコン膜で構成されるゲート
サイドウォール膜、９はサイドウォール膜上の酸化シリ
コン膜、10は多結晶シリコン膜で構成される記憶ノー
ド、11はN+拡散層３と記憶ノード10の接続孔、12はキャ
パシタ絶縁膜、13は多結晶シリコン膜で構成されるセル
プレート、14はセルプレート上の酸化シリコン膜、15は
多結晶シリコン膜で構成されるビット線の下層膜、16は
タングステンシリサイド膜で構成されるビット線の上層
膜、17はN+拡散層３とビット線の下層膜15の接続孔、18
はビット線上の酸化シリコン膜、19はアルミニウム合金
で構成されるワード線の裏打ち線、20は窒化シリコン膜
で構成される素子の保護膜である。Hereinafter, a conventional semiconductor memory device will be described. FIG. 3 is a sectional view of a conventional stack type semiconductor memory device.
Is a semiconductor substrate made of P-type silicon, 2 is a P + diffusion layer, 3
Is an N + diffusion layer, 4 is a selective oxide film, 5 is a transfer gate insulating film, 6 is a transfer gate (word line) composed of a polycrystalline silicon film, 7 is a silicon oxide film on the transfer gate, 8 is silicon oxide A gate sidewall film composed of a film, 9 a silicon oxide film on the sidewall film, 10 a storage node composed of a polycrystalline silicon film, 11 a connection hole between the N + diffusion layer 3 and the storage node 10, 12 Is a capacitor insulating film, 13 is a cell plate composed of a polycrystalline silicon film, 14 is a silicon oxide film on the cell plate, 15 is a lower layer film of a bit line composed of a polycrystalline silicon film, and 16 is a tungsten silicide film. The upper layer film of the configured bit line, 17 is a connection hole between the N + diffusion layer 3 and the lower layer film 15 of the bit line, 18
Is a silicon oxide film on the bit line, 19 is a backing line of a word line made of an aluminum alloy, and 20 is a protective film of an element made of a silicon nitride film.
まず書き込み動作を行う場合について説明する。
「１」を書き込む場合はビット線の下層膜15、ビット線
の上層膜16の電位が5Vに昇圧された後、ワード線つまり
トランスファゲート６が開く。セルプレート13の電位は
2.5Vに保たれているので、記憶ノード10に負のチャージ
（電子）が蓄積される。又、「０」を書き込む場合はビ
ット線の下層膜15、ビット線の上層膜16の電位が0Vにな
っているので、トランスファゲート６が開くと電子は記
憶ノード10から放出される。First, a case where a write operation is performed will be described.
When writing "1", the potential of the lower layer film 15 of the bit line and the upper layer film 16 of the bit line are boosted to 5 V, and then the word line, that is, the transfer gate 6 is opened. The potential of the cell plate 13 is
Since the voltage is kept at 2.5 V, a negative charge (electrons) is stored in the storage node 10. When writing "0", the potential of the lower film 15 of the bit line and the potential of the upper film 16 of the bit line are 0 V, so that when the transfer gate 6 is opened, electrons are emitted from the storage node 10.
次に読みだし動作を説明する。トランスファゲート６
が開くと、記憶ノード10に電子が蓄積されている場合、
ビット線の下層膜15、ビット線の上層膜16の電位は僅か
に下がる。これをセンスアップで増幅して「１」と検出
する。又、記憶ノード10の電子が放出されている場合、
ビット線の下層膜15、ビット線の上層膜16の電位は僅か
に上がる。これをセンスアンプで増幅して「０」と検出
する。Next, the reading operation will be described. Transfer gate 6
Opens, if electrons are stored in storage node 10,
The potentials of the lower film 15 of the bit line and the upper film 16 of the bit line slightly decrease. This is amplified by sense-up and detected as "1". Also, when electrons of the storage node 10 are emitted,
The potentials of the lower film 15 of the bit line and the upper film 16 of the bit line slightly increase. This is amplified by a sense amplifier and detected as "0".
発明が解決しようとする課題 しかしながら上記従来のスタック型半導体記憶装置で
は、記憶ノード10の容量を確保するためには、記憶ノー
ド10を縮小することができないため、微細化が困難であ
るという課題があった。However, in the above-described conventional stacked semiconductor memory device, it is difficult to miniaturize the storage node 10 because the storage node 10 cannot be reduced in order to secure the capacity of the storage node 10. there were.
本発明は上記従来の技術の課題を解決するもので、記
憶ノード10の容量をほとんど減少させずに素子を微細化
することによって、大容量のスタック型半導体記憶装置
を実現することを目的とする。An object of the present invention is to solve the above-mentioned problems of the related art and to realize a large-capacity stacked semiconductor memory device by miniaturizing elements without substantially reducing the capacity of the storage node 10. .
また本発明では、上記目的と合わせて均一なキャパシ
タ絶縁膜を簡単な工程で提供し、きわめてリークの少な
いキャパシタを得ることのできる、半導体記憶装置の製
造方法を実現することを目的とする。Another object of the present invention is to provide a method for manufacturing a semiconductor memory device which can provide a uniform capacitor insulating film in a simple process in combination with the above-described object and can obtain a capacitor with extremely low leakage.
課題を解決するための手段 この目的を達成するために本発明の半導体記憶装置
は、タンタル膜又はチタン膜で記憶ノードを構成し、酸
化タンタル膜又は酸化チタン膜でキャパシタ絶縁膜を構
成し、記憶ノードの下には、半導体基板と記憶ノード材
料との反応を防止する導電膜を、また酸化タンタル膜又
は酸化チタン膜上には記憶ノードとセルプレート間のリ
ークを実質的に防止する絶縁膜を設置する。Means for Solving the Problems To achieve this object, a semiconductor memory device of the present invention comprises a storage node formed of a tantalum film or a titanium film, and a capacitor insulating film formed of a tantalum oxide film or a titanium oxide film. Under the node, a conductive film for preventing the reaction between the semiconductor substrate and the storage node material is provided. On the tantalum oxide film or the titanium oxide film, an insulating film for substantially preventing leakage between the storage node and the cell plate is provided. Install.
また本発明の半導体記憶装置の製造方法は、記憶ノー
ドを構成するタンタル膜又はチタン膜をドライ酸化する
ことによって、キャパシタ絶縁膜を構成する酸化タンタ
ル膜又は酸化チタン膜を形成する工程を有している。Further, the method for manufacturing a semiconductor memory device of the present invention includes a step of forming a tantalum oxide film or a titanium oxide film constituting a capacitor insulating film by dry-oxidizing a tantalum film or a titanium film constituting a storage node. I have.
作用 タンタル膜又はチタン膜で記憶ノードを構成すること
によって、キャパシタ絶縁膜として酸化シリコン膜に比
べて誘電率の大きな酸化タンタル膜や酸化チタン膜を、
記憶ノードの酸化工程により形成することができる。こ
のため記憶ノードの容量をほとんど減少させずに素子を
微細化できるため、大容量のスタック型半導体記憶装置
を実現することができる。また記憶ノード下の導電膜、
酸合タンタル膜や酸化チタン膜の上の絶縁膜により、キ
ャパシタのリークを抑制することができる。Action By forming a storage node with a tantalum film or a titanium film, a tantalum oxide film or a titanium oxide film having a larger dielectric constant than a silicon oxide film is used as a capacitor insulating film.
It can be formed by a storage node oxidation process. For this reason, since the element can be miniaturized without substantially reducing the capacity of the storage node, a large-capacity stacked semiconductor memory device can be realized. A conductive film under the storage node;
With the insulating film over the tantalum oxide film or the titanium oxide film, leakage of the capacitor can be suppressed.
さらに、ドライ酸化法は他の製法に比べて、均一な膜
厚を持つ酸化タンタル膜や酸化チタン膜を簡単な工程で
容易に形成することができるので、前記した半導体記憶
装置を実現することができる。Furthermore, the dry oxidation method can easily form a tantalum oxide film or a titanium oxide film having a uniform film thickness in a simple process as compared with other manufacturing methods, so that the above-described semiconductor memory device can be realized. it can.
実施例 以下、本発明の半導体記憶装置の一実施例について、
図面を参照しながら説明する。Hereinafter, an embodiment of the semiconductor memory device of the present invention will be described.
This will be described with reference to the drawings.
第１図は本発明の第１の実施例におけるスタック型半
導体記憶装置の断面図であり、１は半導体基板、２はP+
拡散層、３はN+拡散層、４は選択酸化膜、５はトランス
ファゲート絶縁膜、６はトランスファゲート（ワード
線）、７は酸化シリコン膜、８はゲートサイドウォール
膜、９は酸化シリコン膜、11はN+拡散層３と記憶ノード
10の接続孔、13はセルプレート、14は酸化シリコン膜、
15はビット線の下層膜、16はビット線の上層膜、17はN+
拡散層３とビット線の下層膜15の接続孔、18は酸化シリ
コン膜、19はワード線の裏打ち線、20は素子の保護膜で
あり、これらは従来例の構成と同様である。また21はタ
ンタル膜で構成された記憶ノード、22は窒化チタン膜で
構成された記憶ノード21の下層膜、23は酸化タンタル膜
で構成されたキャパシタ絶縁膜の下層膜、24は窒化シリ
コン膜で構成されたキャパシタ絶縁膜の上層膜である。FIG. 1 is a sectional view of a stacked semiconductor memory device according to a first embodiment of the present invention, wherein 1 is a semiconductor substrate, and 2 is a P +
A diffusion layer, 3 is an N + diffusion layer, 4 is a selective oxide film, 5 is a transfer gate insulating film, 6 is a transfer gate (word line), 7 is a silicon oxide film, 8 is a gate sidewall film, and 9 is a silicon oxide film. , 11 are N + diffusion layers 3 and storage nodes
10 connection holes, 13 a cell plate, 14 a silicon oxide film,
15 is the lower layer of the bit line, 16 is the upper layer of the bit line, 17 is N +
A connection hole between the diffusion layer 3 and the lower layer film 15 of the bit line, 18 is a silicon oxide film, 19 is a backing line of the word line, and 20 is a protection film of the device, are the same as those of the conventional example. Further, 21 is a storage node formed of a tantalum film, 22 is a lower film of a storage node 21 formed of a titanium nitride film, 23 is a lower film of a capacitor insulating film formed of a tantalum oxide film, and 24 is a silicon nitride film. It is an upper layer film of the formed capacitor insulating film.
以上のように構成された本実施例のスタック型半導体
記憶装置について、以下その動作を説明する。The operation of the stacked semiconductor memory device of the present embodiment configured as described above will be described below.
まず書き込み動作を行う場合について説明する。
「１」を書き込む場合はビット線の下層膜15、ビット線
の上層膜16の電位が5Vに昇圧された後、ワード線つまり
トランスファゲート６が開く。セルプレート13の電位は
2.5Vに保たれているので、記憶ノード10に負のチャージ
（電子）が蓄積される。又、「０」を書き込む場合はビ
ット線下の下層膜15、ビット線の上層膜16の電位が0Vに
なっているので、トランスファゲート６が開くと電子は
記憶ノード10から放出される。First, a case where a write operation is performed will be described.
When writing "1", the potential of the lower layer film 15 of the bit line and the upper layer film 16 of the bit line are boosted to 5 V, and then the word line, that is, the transfer gate 6 is opened. The potential of the cell plate 13 is
Since the voltage is kept at 2.5 V, a negative charge (electrons) is stored in the storage node 10. When writing "0", since the potential of the lower layer film 15 below the bit line and the potential of the upper layer film 16 of the bit line are 0 V, when the transfer gate 6 is opened, electrons are emitted from the storage node 10.
次に読みだし動作を説明する。トランスファゲート６
が開くと、記憶ノード10に電子が蓄積されている場合、
ビット線下の下層膜15、ビット線の上層膜16の電位は僅
かに下がる。これをセンスアンプで増幅して「１」と検
出する。又、記憶ノード10の電子が放出されている場
合、ビット線下の下層膜15、ビット線の上層膜16の電位
は僅かに上がる。これをセンスアンプで増幅して「０」
と検出する。Next, the reading operation will be described. Transfer gate 6
Opens, if electrons are stored in storage node 10,
The potentials of the lower film 15 below the bit line and the upper film 16 of the bit line slightly decrease. This is amplified by a sense amplifier and detected as "1". When the electrons of the storage node 10 are emitted, the potentials of the lower film 15 below the bit line and the upper film 16 of the bit line slightly increase. This is amplified by a sense amplifier and "0"
Is detected.
しかしながら、記憶ノード21をタンタル膜で構成する
ことによって、キャパシタ絶縁膜として酸化シリコン膜
に比べて誘電率の大きな酸化タンタル膜や酸化チタン膜
を、記憶ノードの酸化により形成することができる。こ
のため記憶ノードの容量をほとんど減少させずに素子を
微細化できるため、大容量のスタック型半導体記憶装置
を実現することができる。However, by configuring the storage node 21 with a tantalum film, a tantalum oxide film or a titanium oxide film having a higher dielectric constant than a silicon oxide film can be formed as a capacitor insulating film by oxidizing the storage node. For this reason, since the element can be miniaturized without substantially reducing the capacity of the storage node, a large-capacity stacked semiconductor memory device can be realized.
また記憶ノード21の下層膜22に窒化チタン膜を有する
ことによって、後工程における熱処理中のN+拡散層３の
シリサイド化による、記憶ノード21から半導体基板１へ
のリーク電流の発生を防ぐことができる。In addition, since the lower layer film 22 of the storage node 21 includes the titanium nitride film, it is possible to prevent the generation of a leak current from the storage node 21 to the semiconductor substrate 1 due to the silicidation of the N + diffusion layer 3 during the heat treatment in a later step. it can.
さらに酸化タンタル膜で構成されたキャパシタ絶縁膜
の下層膜23の上層に、窒化シリコン膜24を有することに
よって、記憶ノード21からセルプレート13への下層膜23
である酸化タンタル膜を経た、リーク電流の発生を防ぐ
ことができる。Further, by providing a silicon nitride film 24 on the lower layer 23 of the capacitor insulating film composed of a tantalum oxide film, the lower layer 23 from the storage node 21 to the cell plate 13 is formed.
Thus, it is possible to prevent the occurrence of leakage current through the tantalum oxide film.
以上のように本実施例によれば、記憶ノード21の容量
をほとんど減少させずに、素子を微細化できるため、大
容量のスタック型半導体記憶装置を実現することができ
る。As described above, according to the present embodiment, the element can be miniaturized without substantially reducing the capacitance of the storage node 21, so that a large-capacity stacked semiconductor memory device can be realized.
なお本実施例では記憶ノード21をタンタル膜で構成し
ていたが、チタン膜を用いても、酸化チタン膜は酸化シ
リコン膜に比べて誘電率が大きいため、同様の効果が得
られる。In this embodiment, the storage node 21 is formed of a tantalum film. However, even if a titanium film is used, the same effect can be obtained because the titanium oxide film has a higher dielectric constant than the silicon oxide film.
次に本発明のスタック型半導体記憶装置の製造方法の
一実施例について、図面を参照しながら説明する。Next, an embodiment of a method of manufacturing a stacked semiconductor memory device according to the present invention will be described with reference to the drawings.
第２図は本発明の第２の実施例におけるスタック型半
導体記憶装置の製造方法を示す工程断面図である。１は
半導体基板、２はP+拡散層、３はN+拡散層、４は選択酸
化膜、５はトランスファゲート絶縁膜、６はトランスフ
ァゲート（ワード線）、７は酸化シリコン膜、８はゲー
トサイドウォール膜、９は酸化シリコン膜、11はN+拡散
層３と記憶ノード21の接続孔、13はセルプレート、21は
記憶ノード、22は記憶ノード21の下層膜、23はキャパシ
タ絶縁膜の下層膜、24はキャパシタ絶縁膜の上層膜であ
り、これらは本発明の第１の実施例の半導体記憶装置の
一実施例の場合と同様である。FIG. 2 is a process sectional view showing a method for manufacturing a stacked semiconductor memory device according to a second embodiment of the present invention. 1 is a semiconductor substrate, 2 is a P + diffusion layer, 3 is an N + diffusion layer, 4 is a selective oxide film, 5 is a transfer gate insulating film, 6 is a transfer gate (word line), 7 is a silicon oxide film, and 8 is a gate. A side wall film, 9 is a silicon oxide film, 11 is a connection hole between the N + diffusion layer 3 and the storage node 21, 13 is a cell plate, 21 is a storage node, 22 is a lower layer film of the storage node 21, and 23 is a capacitor insulating film. The lower film 24 is an upper film of the capacitor insulating film, which are the same as those of the semiconductor memory device according to the first embodiment of the present invention.
以上のように構成された本実施例のスタック型半導体
記憶装置の製造方法について、以下その方法を説明す
る。The method for manufacturing the stacked semiconductor memory device according to the present embodiment configured as described above will be described below.
まず周知の方法でP+拡散層２、N+拡散層３、選択酸化
膜４、トランスファゲート絶縁膜５、トランスファゲー
ト（ワード線）６、酸化シリコン膜７、ゲートサイドウ
ォール膜８、酸化シリコン膜９、N+拡散層３と記憶ノー
ド21の接続孔11を形成した半導体装置上に、反応性スパ
ッタ法で窒化チタン膜を、スパッタ法でタンタル膜を堆
積する。その後記憶ノードパターンを持つレジストマス
ク上から窒化チタン膜、およびタンタル膜を異方性エッ
チングして、レジストマスクを除去すると、第２図
（ａ）のように記憶ノード21およびその下層膜22が得ら
れる。First, a P + diffusion layer 2, an N + diffusion layer 3, a selective oxide film 4, a transfer gate insulating film 5, a transfer gate (word line) 6, a silicon oxide film 7, a gate sidewall film 8, a silicon oxide film by a well-known method. 9. A titanium nitride film is deposited by a reactive sputtering method and a tantalum film is deposited by a sputtering method on the semiconductor device in which the N + diffusion layer 3 and the connection hole 11 of the storage node 21 are formed. Thereafter, the titanium nitride film and the tantalum film are anisotropically etched from above the resist mask having the storage node pattern, and the resist mask is removed. As a result, the storage node 21 and the underlying film 22 are obtained as shown in FIG. Can be
次に記憶ノード21およびその下層膜22をドライ酸化す
ると第２図（ｂ）のように、キャパシタ絶縁膜の下層膜
23が得られる。さらに半導体基板上にCVD法によって窒
化シリコン膜および多結晶シリコン膜を堆積し、セルプ
レートパターンを持つレジストマスク上から窒化シリコ
ン膜および多結晶シリコン膜を異方性エッチングして、
レジストマスクを除去すると、第２図（ｃ）のようにキ
ャパシタ絶縁膜の上層膜24およびセルプレート13が得ら
れる。後は周知の方法でビット線、ワード線の裏打ち線
等を形成して、スタック型半導体記憶装置を得る。Next, when the storage node 21 and the lower film 22 thereof are dry oxidized, as shown in FIG.
23 is obtained. Furthermore, a silicon nitride film and a polycrystalline silicon film are deposited on the semiconductor substrate by a CVD method, and the silicon nitride film and the polycrystalline silicon film are anisotropically etched from a resist mask having a cell plate pattern.
When the resist mask is removed, the upper layer film 24 of the capacitor insulating film and the cell plate 13 are obtained as shown in FIG. Thereafter, bit lines, word line backing lines, and the like are formed by a well-known method to obtain a stacked semiconductor memory device.
以上のように本実施例によれば、記憶ノードを構成す
るタンタル膜21をドライ酸化することによって、キャパ
シタ絶縁膜の下層膜23を構成する酸化タンタル膜を形成
する工程を含むことによって、均一な膜厚を持つ酸化タ
ンタル膜や酸化チタン膜を形成することができる半導体
記憶装置を実現することができる。As described above, according to the present embodiment, the step of forming the tantalum oxide film forming the lower film 23 of the capacitor insulating film by dry-oxidizing the tantalum film 21 forming the storage node includes the step of forming a uniform film. A semiconductor memory device which can form a tantalum oxide film or a titanium oxide film having a thickness can be realized.
なお本実施例では記憶ノード21をタンタル膜で構成し
ていたが、チタン膜を用いても、同様の製造方法で、半
導体記憶装置を実現することができる。Although the storage node 21 is formed of a tantalum film in the present embodiment, a semiconductor memory device can be realized by a similar manufacturing method using a titanium film.
発明の効果 以上の実施例から明らかなように、本発明によれば、
タンタル膜又はチタン膜で記憶ノードを構成し、酸化タ
ンタル膜又は酸化チタン膜でキャパシタ絶縁膜を構成し
ているので、記憶ノードの容量をほとんど減少させず
に、素子を微細化できるため、大容量のスタック型半導
体記憶装置を実現することができる。Effects of the Invention As is clear from the above embodiments, according to the present invention,
Since the storage node is composed of a tantalum film or a titanium film, and the capacitor insulating film is composed of a tantalum oxide film or a titanium oxide film, the element can be miniaturized without substantially reducing the capacitance of the storage node. Can be realized.
また本発明によれば、記憶ノードの下の基板との反応
防止膜、酸化タンタル膜上の絶縁膜、および記憶ノード
を構成するタンタル膜をドライ酸化することによって得
た均一な膜厚を有するキャパシタ絶縁膜の下層膜を構成
する酸化タンタル膜を容易に形成でき、きわめてリーク
の少ないキャパシタを持つ半導体記憶装置を実現するこ
とができる。Further, according to the present invention, a capacitor having a uniform film thickness obtained by dry-oxidizing a tantalum film constituting a storage node, and a film for preventing a reaction with a substrate below a storage node, an insulating film on a tantalum oxide film, and the like. A tantalum oxide film that forms a lower layer of the insulating film can be easily formed, and a semiconductor memory device having a capacitor with extremely low leakage can be realized.
【図面の簡単な説明】 第１図は本発明にかかる半導体記憶装置の一実施例の断
面図、第２図（ａ）〜（ｃ）は本発明にかかる半導体記
憶装置の製造方法の一実施例の工程順断面図、第３図は
従来の半導体記憶装置の一例の断面図である。 １……半導体基板、２……P+拡散層、３……N+拡散層、
４……選択酸化膜、５……トランスファゲート絶縁膜、
６……トランスファゲート（ワード線）、７……酸化シ
リコン膜、８……ゲートサイドウォール膜、９……酸化
シリコン膜、10……記憶ノード、11……接続孔、12……
キャパシタ絶縁膜、13……セルプレート、14……酸化シ
リコン膜、15……下層膜、16……上層膜、17……接続
孔、18……酸化シリコン膜、19……裏打ち線、20……素
子の保護膜、21……記憶ノード、22……下層膜、23……
下層膜、24……上層膜。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a sectional view of one embodiment of a semiconductor memory device according to the present invention, and FIGS. 2 (a) to (c) are one embodiment of a method of manufacturing a semiconductor memory device according to the present invention. FIG. 3 is a sectional view of an example of a conventional semiconductor memory device. 1 ... semiconductor substrate, 2 ... P + diffusion layer, 3 ... N + diffusion layer,
4 ... selective oxide film, 5 ... transfer gate insulating film,
6 ... transfer gate (word line), 7 ... silicon oxide film, 8 ... gate sidewall film, 9 ... silicon oxide film, 10 ... storage node, 11 ... connection hole, 12 ...
Capacitor insulating film, 13: Cell plate, 14: Silicon oxide film, 15: Lower film, 16: Upper film, 17: Connection hole, 18: Silicon oxide film, 19: Backing line, 20 ... ... Protective film of element, 21 ... Storage node, 22 ... Lower film, 23 ...
Lower layer film, 24 ... Upper layer film.
Claims (2)
れた導電膜と、前記導電膜上に形成された、タンタル膜
またはチタン膜からなる記憶ノードと、前記導電膜およ
び前記記憶ノードに、その露呈表面を被覆して、熱酸化
により形成された第１の絶縁膜と、前記第１の絶縁膜上
に形成された第２の絶縁膜と、前記第２の絶縁膜上に形
成された電極とを有し、前記導電膜は、前記半導体基板
と前記記憶ノードを構成するタンタル膜またはチタン膜
との反応を阻止する材料からなり、前記第２の絶縁膜
は、前記第１の絶縁膜を補完するキャパシタ絶縁膜であ
って、前記記憶ノードと前記電極間のリークを実質的に
防止する材料からなることを特徴とする半導体記憶装
置。1. A conductive film formed on a semiconductor substrate in contact with a part thereof, a storage node formed on the conductive film and formed of a tantalum film or a titanium film, and the conductive film and the storage node A first insulating film formed by thermal oxidation, covering the exposed surface, a second insulating film formed on the first insulating film, and a second insulating film formed on the second insulating film. The conductive film is made of a material that prevents a reaction between the semiconductor substrate and a tantalum film or a titanium film that forms the storage node, and the second insulating film is formed of the first insulating film. A semiconductor memory device, which is a capacitor insulating film that complements an insulating film and is made of a material that substantially prevents leakage between the storage node and the electrode.
する工程と、前記導電膜上にタンタル膜またはチタン膜
で記憶ノードを形成する工程と、少なくとも前記記憶ノ
ードの表面を熱酸化して第１の絶縁膜を形成する工程
と、前記第１の絶縁膜上に第２の絶縁膜を形成する工程
と、前記第２の絶縁膜上に電極を形成する工程とを備
え、前記導電膜は、前記半導体基板と前記記憶ノードを
構成するタンタル膜又はチタン膜との反応を阻止する材
料からなり、かつ前記第２の絶縁膜には、前記第１の絶
縁膜を補完するキャパシタ絶縁膜であって、前記記憶ノ
ードと前記電極間のリークを実質的に防止する材料を用
いることを特徴とする半導体記憶装置の製造方法。2. A step of forming a conductive film in contact with a part of a semiconductor substrate, a step of forming a storage node with a tantalum film or a titanium film on the conductive film, and thermally oxidizing at least a surface of the storage node. Forming a first insulating film, forming a second insulating film on the first insulating film, and forming an electrode on the second insulating film, The conductive film is made of a material that prevents a reaction between the semiconductor substrate and a tantalum film or a titanium film that forms the storage node, and the second insulating film has a capacitor insulation that complements the first insulating film. A method for manufacturing a semiconductor memory device, comprising using a material that substantially prevents leakage between the storage node and the electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167147A JP2971528B2 (en) | 1990-06-25 | 1990-06-25 | Semiconductor memory device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167147A JP2971528B2 (en) | 1990-06-25 | 1990-06-25 | Semiconductor memory device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0456270A JPH0456270A (en) | 1992-02-24 |
| JP2971528B2 true JP2971528B2 (en) | 1999-11-08 |
Family
ID=15844296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167147A Expired - Fee Related JP2971528B2 (en) | 1990-06-25 | 1990-06-25 | Semiconductor memory device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2971528B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161931A (en) * | 1993-12-02 | 1995-06-23 | Nec Corp | Manufacture of semiconductor device |
| US6221712B1 (en) * | 1999-08-30 | 2001-04-24 | United Microelectronics Corp. | Method for fabricating gate oxide layer |
| SE522213C2 (en) * | 2000-05-31 | 2004-01-20 | Morphic Technologies Ab | Hydraulic stroke / compression device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120066A (en) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | Semiconductor device |
| JPH02142175A (en) * | 1988-11-24 | 1990-05-31 | Hitachi Ltd | Semiconductor device and manufacture thereof |
-
1990
- 1990-06-25 JP JP2167147A patent/JP2971528B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0456270A (en) | 1992-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5677221A (en) | Method of manufacture DRAM capacitor with reduced layout area | |
| US5918118A (en) | Dual deposition methods for forming contact metallizations, capacitors, and memory devices | |
| US5930106A (en) | DRAM capacitors made from silicon-germanium and electrode-limited conduction dielectric films | |
| JPH0738068A (en) | Semiconductor device and its manufacture | |
| JP3063606B2 (en) | Method for manufacturing semiconductor device | |
| JP2731611B2 (en) | Manufacturing methods for capacitors and integrated circuits | |
| JP3222944B2 (en) | Method for manufacturing capacitor of DRAM cell | |
| JP2829023B2 (en) | Capacitors for semiconductor integrated circuits | |
| US5396094A (en) | Semiconductor memory device with a capacitor having a protection layer | |
| JPH1140765A (en) | Semiconductor storage device and its manufacture | |
| US20240008263A1 (en) | Semiconductor structure and method for manufacturing same | |
| JPH029165A (en) | Semiconductor memory | |
| JP3571088B2 (en) | DRAM cell contact structure and method of forming the same | |
| US5691223A (en) | Method of fabricating a capacitor over a bit line DRAM process | |
| JP2971528B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| US5484744A (en) | Method for fabricating a stacked capacitor for dynamic random access memory cell | |
| JP3052419B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| JPH07106435A (en) | Semiconductor memory and fabrication thereof | |
| US5830792A (en) | Method of making a stack capacitor in a DRAM cell | |
| JP4011226B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH03230561A (en) | Semiconductor device and manufacture thereof | |
| JP3120462B2 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| JP2794761B2 (en) | Semiconductor memory cell and manufacturing method thereof | |
| JPS63300518A (en) | Formation of dielectric film | |
| JP2731197B2 (en) | Semiconductor memory device and method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |