JP2962284B2 - Electronic circuit analysis device, analysis method therefor, and storage medium storing program for causing a computer to process the method - Google Patents

Electronic circuit analysis device, analysis method therefor, and storage medium storing program for causing a computer to process the method

Info

Publication number
JP2962284B2
JP2962284B2 JP9190331A JP19033197A JP2962284B2 JP 2962284 B2 JP2962284 B2 JP 2962284B2 JP 9190331 A JP9190331 A JP 9190331A JP 19033197 A JP19033197 A JP 19033197A JP 2962284 B2 JP2962284 B2 JP 2962284B2
Authority
JP
Japan
Prior art keywords
electronic
electronic circuit
electronic circuits
circuit
bus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP9190331A
Other languages
Japanese (ja)
Other versions
JPH1139183A (en
Inventor
則夫 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP9190331A priority Critical patent/JP2962284B2/en
Publication of JPH1139183A publication Critical patent/JPH1139183A/en
Application granted granted Critical
Publication of JP2962284B2 publication Critical patent/JP2962284B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Test And Diagnosis Of Digital Computers (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は電子回路解析装置及
びその解析方法並びにその方法をコンピュータに処理さ
せるためのプログラムを格納した記憶媒体に関し、特に
複数の電子回路が実装された電子装置から発生されるノ
イズを解析するための電子回路解析装置及びその解析方
法並びにその方法をコンピュータに処理させるためのプ
ログラムを格納した記憶媒体に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electronic circuit analyzing apparatus, an analyzing method thereof, and a storage medium storing a program for causing a computer to execute the method, and more particularly, to a storage medium generated by an electronic apparatus having a plurality of electronic circuits mounted thereon. The present invention relates to an electronic circuit analysis device for analyzing noise, a method for analyzing the same, and a storage medium storing a program for causing a computer to process the method.

【0002】[0002]

【従来の技術】図8は従来のこの種の電子装置からの発
生ノイズを解析するための方法を説明するための図であ
る。図8を参照すると、電子回路1〜4及び5の各々が
バス型接続回路6を介して相互接続される様になってい
る電子装置の例が示されている。
2. Description of the Related Art FIG. 8 is a diagram for explaining a method for analyzing noise generated from a conventional electronic device of this kind. Referring to FIG. 8, there is shown an example of an electronic device in which each of the electronic circuits 1 to 4 and 5 is interconnected via a bus type connection circuit 6.

【0003】電子回路4はクロック発生機能を有してお
り、この発生クロックがバス型接続回路6を介して電子
回路5へ入力され、この電子回路5が有するクロック分
配機能により他の電子回路(インタフェース)1〜3等
へ、これまたバス型接続回路6を介して分配されること
により、各電子回路1〜3相互間の同期が図られる様に
なっている。
The electronic circuit 4 has a clock generating function. The generated clock is input to the electronic circuit 5 via the bus-type connection circuit 6, and the electronic circuit 5 has a clock distribution function. The electronic circuits 1 to 3 are distributed to the electronic circuits 1 to 3 and the like via the bus-type connection circuit 6 so that the electronic circuits 1 to 3 can be synchronized with each other.

【0004】この様な電子装置から発生される電磁ノイ
ズを解析する場合には、一般に2K型の直交表を用い
て、この直交表に各電子回路を割当てて解析する手法が
知られている。
When analyzing electromagnetic noise generated from such an electronic device, a method is generally known in which a 2K- type orthogonal table is used and each electronic circuit is assigned to this orthogonal table. .

【0005】この場合、図9に示す如く、電子装置の筐
体15に設けられた電子回路(電子機器パッケージ)挿
入用スロット16に、図8に示した各電子回路1〜4を
着脱して測定,解析処理が行われる。
In this case, as shown in FIG. 9, each of the electronic circuits 1-4 shown in FIG. 8 is attached to and detached from an electronic circuit (electronic device package) insertion slot 16 provided in a housing 15 of the electronic device. Measurement and analysis processing is performed.

【0006】尚、直交表を用いた回路解析装置の例とし
ては、特開平3−59762号公報,特開平3−483
03号公報及び特開平7−325804号公報等に開示
されている。
[0006] Examples of a circuit analysis device using an orthogonal table are disclosed in JP-A-3-59762 and JP-A-3-483.
No. 03 and JP-A-7-325804.

【0007】[0007]

【発明が解決しようとする課題】図8,9に示した従来
の方法では、パッケージを着脱する必要があり、このパ
ッケージ着脱によって電磁界の分布が変化して実際の使
用状態に近い状態での評価が困難であるという欠点があ
る。
In the conventional method shown in FIGS. 8 and 9, it is necessary to attach and detach the package, and the attachment and detachment of the package changes the distribution of the electromagnetic field and causes the electromagnetic field in a state close to the actual use state. There is a disadvantage that evaluation is difficult.

【0008】また、電子機器パッケージの数が増加する
とすると、実験計画表に従ってパッケージを挿抜するこ
とが困難であり、手数を削減するために実験数を削減す
ると、大きな誤差を生ずるという欠点がある。更に、図
8に示した回路が1つ以上の半導体回路で構成される様
な場合には、周辺回路との適切な接続が必要であって簡
単には着脱できないという問題もある。
Further, if the number of electronic equipment packages increases, it is difficult to insert and remove the packages according to the experiment plan table, and if the number of experiments is reduced to reduce the number of steps, a large error occurs. Further, in the case where the circuit shown in FIG. 8 is constituted by one or more semiconductor circuits, there is a problem that appropriate connection with peripheral circuits is required and the circuit cannot be easily attached / detached.

【0009】尚、上記各公報提示の解析方法でも、上記
各欠点は解決されていないものである。
The above-mentioned drawbacks have not been solved by the analysis methods presented in the above publications.

【0010】本発明の目的は、自動的に解析方法を決定
して少ない実験回数でかつ適切な組合せで実験を行い、
個々の電子回路の特性を主効果,寄与度及び交互作用等
のパラメータとして抽出し、更にパラメータ推定により
回路全体の特性を考慮した最適な組合せを求めることが
可能な電子回路解析装置及びその解析方法並びにその方
法をコンピュータに処理させるためのプログラムを格納
した記憶媒体を提供することである。
[0010] An object of the present invention is to automatically determine an analysis method and perform experiments with a small number of experiments and in an appropriate combination.
An electronic circuit analysis apparatus and an analysis method capable of extracting characteristics of individual electronic circuits as parameters such as a main effect, a degree of contribution, and interaction, and obtaining an optimal combination in consideration of characteristics of the entire circuit by parameter estimation. Another object of the present invention is to provide a storage medium storing a program for causing a computer to execute the method.

【0011】[0011]

【課題を解決するための手段】本発明によれば、複数の
電子回路が実装されて構成される電子装置におけるノイ
ズ解析をなすための電子回路解析装置であって、前記電
子回路を相互接続するためのバス型の接続手段と、この
接続手段のバスに対する前記電子回路の接続のオンオフ
をなすためにこれ等電子回路対応に設けられたスイッチ
を有するスイッチ手段と、前記電子回路各々の実装の有
無を検出する検出手段と、前記検出手段による検出結果
に従って2K 型の直交表である実験計画表を作成する実
験計画表作成手段と、前記電子回路の各々を前記実験計
画表に夫々割り付けつつ当該実験計画表に従って対応す
る前記スイッチの各々のオンオフ制御をなす制御手段
と、このオンオフ制御時における前記電子回路の特性値
を測定する測定手段と、前記特性値を解析して主効果、
寄与率及び交互作用を求める手段とを含むことを特徴と
する電子回路解析装置が得られる。
According to the present invention, there is provided an electronic circuit analyzing apparatus for performing noise analysis in an electronic device having a plurality of electronic circuits mounted thereon, wherein the electronic circuits are interconnected. Bus type connecting means for connecting the electronic circuit to a bus of the connecting means, a switch means having a switch provided corresponding to these electronic circuits for turning on / off the electronic circuit, and presence / absence of mounting of each of the electronic circuits a detecting means for detecting, said the experimental design table creating means for creating an experimental plan table is orthogonal array of 2 K type according to the detection result by the detection unit, while allocating each of each of said electronic circuit to the experimental design table the Control means for performing on / off control of each of the corresponding switches in accordance with an experiment plan table, and measuring means for measuring a characteristic value of the electronic circuit during the on / off control Main effect by analyzing the characteristic value,
Means for determining a contribution rate and an interaction.

【0012】また本発明によれば、複数の電子回路が実
装されこれ等電子回路がバス型接続手段により相互接続
され、この接続手段のバスに対する前記電子回路の接続
のオンオフがこれ等電子回路対応に設けられたスイッチ
により制御可能な電子装置におけるノイズ解析をなすた
めの電子回路解析方法であって、前記電子回路各々の実
装の有無を検出するステップと、この検出結果に従って
K 型の直交表である実験計画表を作成するステップ
と、前記電子回路の各々を前記実験計画表に夫々割り付
けつつ当該実験計画表に従って対応する前記スイッチの
各々のオンオフ制御をなすステップと、このオンオフ制
御時における前記電子回路の特性値を測定するステップ
と、前記特性値を解析して主効果、寄与率及び交互作用
を求めるステップとを含むことを特徴とする電子回路解
析方法が得られる。
Further, according to the present invention, a plurality of electronic circuits are mounted and these electronic circuits are interconnected by a bus-type connecting means, and the on / off connection of the electronic circuit to the bus of the connecting means corresponds to these electronic circuits. an electronic circuit analyzing method for making a noise analysis in controllable electronic device by a switch provided in the steps of detecting the presence or absence of implementation of the electronic circuit respectively, orthogonal array of 2 K type according to the detection result Creating an experiment plan table, and allocating each of the electronic circuits to the experiment plan table, and performing on / off control of each of the corresponding switches according to the experiment plan table; and Measuring a characteristic value of the electronic circuit, and analyzing the characteristic value to obtain a main effect, a contribution rate, and an interaction; Electronic circuit analysis method which comprises obtained.

【0013】更に本発明によれば、複数の電子回路が実
装されこれ等電子回路がバス型接続手段により相互接続
され、この接続手段のバスに対する前記電子回路の接続
のオンオフがこれ等電子回路対応に設けられたスイッチ
により制御可能な電子装置におけるノイズ解析をなすた
めの電子回路解析方法をコンピュータにより実行させる
ためのプログラムを格納した記憶媒体であって、前記電
子回路各々の実装の有無を検出するステップと、この検
出結果に従って2K 型の直交表である実験計画表を作成
するステップと、前記電子回路の各々を前記実験計画表
に夫々割り付けつつ当該実験計画表に従って対応する前
記スイッチの各々のオンオフ制御をなすステップと、こ
のオンオフ制御時における前記電子回路の特性値を測定
するステップと、前記特性値を解析して主効果、寄与率
及び交互作用を求めるステップとを含むプログラムを記
憶した記憶媒体が得られる。
Further, according to the present invention, a plurality of electronic circuits are mounted and these electronic circuits are interconnected by a bus-type connecting means, and the on / off of the connection of the electronic circuit to the bus of the connecting means corresponds to these electronic circuits. A storage medium storing a program for causing a computer to execute an electronic circuit analysis method for performing a noise analysis in an electronic device controllable by a switch provided in the electronic device, and detecting whether or not each of the electronic circuits is mounted. steps and, the steps of creating a an orthogonal array of 2 K-type experimental design table in accordance with the detection result, of each of said switches corresponding in accordance with the experimental design table while allocating each of each of said electronic circuit to the experimental design table Performing an on-off control, and measuring a characteristic value of the electronic circuit during the on-off control; Serial characteristic value by analyzing the main effects, and the storage medium storing the program and determining the contribution ratio and interaction is obtained.

【0014】本発明の作用を述べる。電子回路のバス接
続状態を自動的に検出して、この検出結果に応じて自動
的に実験計画法による割り付け処理や解析処理を行うよ
うにして、作業者が電子回路の状態(着脱状態)を手作
業で変更したり、実験計画法よる割り付け作業を行う必
要がなくなる。
The operation of the present invention will be described. By automatically detecting the bus connection state of the electronic circuit and automatically performing the assignment processing and the analysis processing based on the experimental design method according to the detection result, the operator can change the state of the electronic circuit (removal state). Eliminates the need for manual changes or assignments by experimental design.

【0015】[0015]

【発明の実施の形態】以下に図面を参照しつつ本発明の
実施例を詳述する。
Embodiments of the present invention will be described below in detail with reference to the drawings.

【0016】図1は本発明の実施例の構成を示す図であ
り、図8と同等部分は同一符号にて示す。図1において
も、電子回路1〜5がバス型接続回路6を介して相互接
続されており、本例では、電子回路1〜4の各々に対応
してスイッチ71〜74が設けられている。これ等各ス
イッチ71〜74のオンオフ制御をなすことにより、各
電子回路1〜4はバス型接続回路6に対する接続のオン
オフが自在となっている。
FIG. 1 is a diagram showing the configuration of an embodiment of the present invention, and the same parts as those in FIG. 8 are denoted by the same reference numerals. Also in FIG. 1, the electronic circuits 1 to 5 are interconnected via a bus-type connection circuit 6, and in this example, switches 71 to 74 are provided corresponding to the electronic circuits 1 to 4, respectively. By performing the on / off control of the switches 71 to 74, the electronic circuits 1 to 4 can freely turn on and off the connection to the bus type connection circuit 6.

【0017】尚、これ等スイッチ71〜74によりスイ
ッチ回路7が構成されており、このスイッチ回路7はバ
ス型接続回路6に組込まれているものとする。このバス
型接続回路6は、図9にも示した如く、筐体15のバッ
クパネルに設けられており、各電子回路は筐体15の各
対応スロット16へ挿着(実装)される。
A switch circuit 7 is constituted by these switches 71 to 74, and this switch circuit 7 is assumed to be incorporated in the bus type connection circuit 6. This bus-type connection circuit 6 is provided on the back panel of the housing 15 as shown in FIG. 9, and each electronic circuit is inserted (mounted) into each corresponding slot 16 of the housing 15.

【0018】尚、バス型接続回路6は電子機器パッケー
ジ(電子回路)1〜5の動作に必要な通信回路や電源回
路等のための配線パターンも、スイッチ回路7と共に併
せ持っているものとする。
It is assumed that the bus type connection circuit 6 also has a wiring pattern for a communication circuit and a power supply circuit necessary for the operation of the electronic equipment packages (electronic circuits) 1 to 5 together with the switch circuit 7.

【0019】検出装置8は各電子回路1〜4が筐体の各
スロットに実装されているか否かを検出するものであ
り、この検出結果が解析装置10へ供給される。
The detecting device 8 detects whether each of the electronic circuits 1 to 4 is mounted in each slot of the housing, and the result of the detection is supplied to the analyzing device 10.

【0020】解析装置10はこの検出装置8による検出
結果に従って直交表である実験計画表を自動的に作成
し、各電子回路をこの実験計画表に割り付けることによ
り、スイッチコントロール装置9を制御し、スイッチ回
路7の各スイッチ71〜74のオンオフ制御を行う様に
なっている。
The analysis device 10 automatically creates an experiment plan table which is an orthogonal table according to the detection result of the detection device 8, and controls the switch control device 9 by allocating each electronic circuit to this experiment plan table. On / off control of each of the switches 71 to 74 of the switch circuit 7 is performed.

【0021】ノイズ測定装置12はこのスイッチオンオ
フ制御に伴う電磁ノイズの測定をプローブ11を介して
行い、その測定結果を解析装置10へ供給する。記憶媒
体13はこの解析装置10の解析処理手段を、予めプロ
グラムの形式で記憶したものであり、このプログラム手
順に従って解析処理が自動的に進められる。
The noise measuring device 12 measures the electromagnetic noise associated with the switch on / off control via the probe 11 and supplies the measurement result to the analyzing device 10. The storage medium 13 stores the analysis processing means of the analysis device 10 in the form of a program in advance, and the analysis processing automatically proceeds according to the program procedure.

【0022】図2はこの解析処理手順を示すフローチャ
ートである。図2を参照すると、検出装置8で電子回路
の実装の有無が検出される(ステップ101)。この検
出装置8はバス型接続回路6上に設けられており、電子
機器パッケージが搭載されると電圧の変化等により検出
装置8で検出される。この検出回路としては各種考案で
きるが、最も簡単なものとしては図3に示す回路が考え
られる。電子機器パッケージが搭載されると開放されて
いたバス型接続回路6側の回路が閉回路となり、電子機
器パッケージ側の抵抗Rで電力が消費され、電流が流れ
る。従って、バス型接続回路を介して検出回路で電流の
変化を検出すれば、電子機器パッケージの実装の有無を
検出することが可能となる。
FIG. 2 is a flowchart showing this analysis processing procedure. Referring to FIG. 2, the detection device 8 detects whether or not an electronic circuit is mounted (step 101). The detection device 8 is provided on the bus-type connection circuit 6, and when the electronic device package is mounted, the detection device 8 detects the voltage change or the like. Although various detection circuits can be devised, the simplest one is a circuit shown in FIG. When the electronic device package is mounted, the circuit on the side of the bus type connection circuit 6 which has been opened becomes a closed circuit, and power is consumed by the resistor R on the electronic device package side, and current flows. Therefore, if a change in current is detected by the detection circuit via the bus-type connection circuit, it is possible to detect whether or not the electronic device package is mounted.

【0023】この後、これ等のパッケージの解析をする
のに適切な2K 型の直交表をステップ102で選択して
各電子機器パッケージを割り付け処理104で直交表に
割りける。図1では電子機器パッケージ1〜4までが検
出されるので、これ等の4つのパッケージを図4(A)
の直交表に割り付ける。この割付けの方法は図4(B)
に示した線点図と呼ばれる各割付列番の相互関係を考慮
してなされる。これは過去の経験や解析対象によって割
付のプロセスが異なるのが普通であり、1つのノウハウ
となっている。この様なノウハウが一つの参照可能なル
ールベース103となっており、実験計画表生成処理1
02及び割付処理104で利用される。
[0023] Then, Keru dividing the orthogonal array of suitable 2 K-type to the analysis of this such packages orthogonal array processing 104 allocates each electronics package selected in step 102. In FIG. 1, since electronic device packages 1 to 4 are detected, these four packages are shown in FIG.
In the orthogonal table. This allocation method is shown in FIG.
This is done in consideration of the interrelationship between the allocated column numbers called the dotted line diagram shown in FIG. This usually involves a different allocation process depending on past experiences and analysis targets, which is one know-how. Such know-how constitutes a single referenceable rule base 103.
02 and allocation processing 104.

【0024】測定処理105では、割付処理104での
割付に従ってスイッチコントロール装置9でスイッチ回
路7の各スイッチを操作して直交表に従い測定を行う。
即ち、直交表の組合わせはこのスイッチの操作により実
現される。
In the measurement process 105, each switch of the switch circuit 7 is operated by the switch control device 9 in accordance with the allocation in the allocation process 104, and the measurement is performed in accordance with the orthogonal table.
That is, the combination of the orthogonal tables is realized by operating this switch.

【0025】今、直交表のA,B,D,Hに電子機器パ
ッケージ1,2,3,4を夫々割り付けたとする。第1
回目の実験は実験番号NO.1を参照してスイッチ1,
2,3,4の設定を行ってなされる。表中の1をON、
2をOFFという状態に対応させると、スイッチ1,
2,3,4はON,ON,ON,ONという状態にな
る。第2回目の実験は実験番号NO.2を参照してスイ
ッチ1,2,3,4はON,ON,ON,OFFと設定
されて行われる。以下NO.16まで16回の実験が行
われる。
Now, it is assumed that the electronic device packages 1, 2, 3, and 4 are assigned to A, B, D, and H in the orthogonal table, respectively. First
The second experiment was performed with experiment number NO. Switch 1 with reference to 1
This is done by setting 2, 3, and 4. Turn on 1 in the table,
2 corresponds to the state of OFF, the switch 1
2, 3, and 4 are ON, ON, ON, and ON. The second experiment was performed with experiment number NO. 2, the switches 1, 2, 3, and 4 are set to ON, ON, ON, and OFF. Hereafter NO. Up to 16 experiments are performed 16 times.

【0026】測定はノイズ測定装置12で行われるが、
放射ノイズを測定する際にはループアンテナ等を使用し
た標準測定器が使用される。図5はプローブ11を用い
た例であり、電子装置前面で放射ノイズ測定がなされ
る。この放射ノイズは各電子回路(インタフェース回
路,クロック回路,クロック分配回路等)からの放射ノ
イズ量の総和であり、これ等の電子回路の組合わせに依
存してノイズの量は増減する。
The measurement is performed by the noise measuring device 12,
When measuring radiation noise, a standard measuring device using a loop antenna or the like is used. FIG. 5 shows an example in which the probe 11 is used, and radiation noise is measured on the front of the electronic device. The radiated noise is the total amount of radiated noise from each electronic circuit (interface circuit, clock circuit, clock distribution circuit, etc.), and the amount of noise increases or decreases depending on the combination of these electronic circuits.

【0027】測定データは解析装置10へ入力されて分
散分析され(ステップ106)、主効果,寄与度,交互
作用が計算される。この場合の分散分析処理の動作の一
例としては、一般に良く使われている分散分析の手法が
あげられる。この手法としては、我が国で最も権威があ
る日科技連発行の「実験計画法入門」等にも掲載されて
いる。主効果,寄与度,交互作用は分散分析の結果とし
て出力されるもので、一般に統計解析の分野で良く使わ
れるものである。
The measured data is input to the analyzer 10 and analyzed for variance (step 106), and the main effect, contribution, and interaction are calculated. As an example of the operation of the analysis of variance in this case, a method of analysis of variance that is generally used can be cited. This technique is also described in the "Introduction to Experimental Design Method" published by the Japan Society for Science and Technology, which is the most authoritative in Japan. The main effect, contribution, and interaction are output as a result of analysis of variance, and are commonly used in the field of statistical analysis.

【0028】パラメータ推定処理107は主効果と交互
作用を使ってノイズの量を推定するための処理である。
図6はパラメータ推定を説明する図である。分散分析に
よって図6(A)の様にL16の直交表の各列に対応し
た要因に分解することができる。図6(B)は分散分析
の結果から値の大きな要因(支配的な要因)だけを抽出
して足し合わせた結果であり、テレビの各チャンネルに
対応する周波数毎に電界強度を推定している。図中には
比較のために実測値も表示してあるが、推定値と実測値
が良く合致し、パラメータ推定の有効性が分かる。
The parameter estimating process 107 is a process for estimating the amount of noise using the main effect and the interaction.
FIG. 6 is a diagram illustrating parameter estimation. By the analysis of variance, it can be decomposed into factors corresponding to each column of the orthogonal table of L16 as shown in FIG. FIG. 6B shows a result obtained by extracting only factors having a large value (dominant factors) from the results of the analysis of variance and adding them together. The electric field strength is estimated for each frequency corresponding to each channel of the television. . Although the measured values are also shown in the figure for comparison, the estimated values and the measured values match well, and the effectiveness of parameter estimation can be understood.

【0029】寄与度、交互作用とデータベース109と
を照合して十分な反復測定が行われたか判定処理108
で判定する。必要があれば電子回路の再割付(ステップ
110)を行い、再測定を行う。一般に割付が悪いと全
ての要因の寄与度が誤差と判定されてしまい、パラメー
タ推定結果は全て無効となる。従って、寄与度の一覧表
から誤差プーリングという操作を行い誤差判定をする。
もし判定結果が悪ければ、交互作用の大きさを参照して
交互作用が正確に抽出できる様な再割付を行う。これは
解析結果の信頼度を向上させるためのものである。
A process 108 for comparing the contribution, interaction and the database 109 to determine whether sufficient repeated measurements have been performed.
Is determined. If necessary, the electronic circuit is reallocated (step 110), and the measurement is performed again. In general, if the assignment is poor, the contributions of all factors are determined to be errors, and all the parameter estimation results become invalid. Therefore, an operation called error pooling is performed from the list of contribution degrees to determine an error.
If the determination result is bad, reassignment is performed by referring to the magnitude of the interaction so that the interaction can be accurately extracted. This is to improve the reliability of the analysis result.

【0030】パラメータ推定された結果(この場合はノ
イズ測定装置で測定されたノイズ量の推定値)を望まし
い値にするための効果を推定することが必要である。そ
のために目標値設定112で測定者が目標値を設定でき
る様になっている。不要なノイズの場合は、できるだけ
小さい値にすることが必要であるから、望小特性とな
る。
It is necessary to estimate the effect of setting the parameter estimation result (in this case, the estimated value of the noise amount measured by the noise measuring device) to a desired value. For this purpose, the measurer can set a target value in the target value setting 112. In the case of unnecessary noise, it is necessary to make the value as small as possible, so that the desired characteristic is obtained.

【0031】これによりパラメータ推定された特性値の
大きさを比較して(ステップ111)、最も望ましい特
性の順番付けを優先順位生成処理(ステップ113)で
行い、優先順位の順番で電子機器パッケージの組合わせ
を出力する。一例として、図7に電子機器パッケージの
組合わせでの推定値を示す。この例でいくと組合わせ番
号3,2,1の順番で電界強度が高いことが分かる。こ
の場合は電界強度が小さい方が望ましいので、電子機器
パッケージ1,2の分散分析結果を調べて支配的な要因
から対策することになる。
Then, the magnitudes of the characteristic values whose parameters are estimated are compared (step 111), and the order of the most desirable characteristics is performed in the priority generation processing (step 113). Output the combination. As an example, FIG. 7 shows estimated values in a combination of electronic device packages. In this example, it can be seen that the electric field strength is higher in the order of the combination numbers 3, 2, and 1. In this case, it is desirable that the electric field strength is small. Therefore, the results of the dispersion analysis of the electronic device packages 1 and 2 are checked to take measures against dominant factors.

【0032】この結果を出力すれば電子回路の設計者が
回路・実装設計を行う際の優先順位を決めるための情報
とすることができる。
By outputting the result, it can be used as information for the electronic circuit designer to determine the priority when designing the circuit and mounting.

【0033】電子機器回路を、プリント基板上に実装さ
れた回路モジュールや半導体内部回路に置換えることも
可能である。
The electronic device circuit can be replaced with a circuit module or a semiconductor internal circuit mounted on a printed circuit board.

【0034】[0034]

【発明の効果】定量的に全体のノイズ放射における各電
子機器盤の主効果や寄与度、また盤間の交互作用の抽出
が可能となり、ノイズ発生源の探査が容易となる。従来
の方法では、特に交互作用の抽出においては大きな誤差
を生じる可能性があるが、本手法では実験計画的にパラ
メータ抽出を行い、データベースを参照して繰返し実験
を行っているので、誤差を小さく押さえることが可能で
ある。
According to the present invention, it is possible to quantitatively extract the main effect and contribution of each electronic device panel in the overall noise radiation and the interaction between the panels, and it is easy to search for a noise source. In the conventional method, there is a possibility that a large error may occur especially in the extraction of the interaction.However, in this method, the parameter is extracted experimentally, and the repeated experiment is performed with reference to the database. It is possible to hold down.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施例のブロック図である。FIG. 1 is a block diagram of an embodiment of the present invention.

【図2】本発明の実施例の動作を示すフローチャートで
ある。
FIG. 2 is a flowchart showing the operation of the embodiment of the present invention.

【図3】図1の検出装置の一例を示す図である。FIG. 3 is a diagram illustrating an example of the detection device of FIG. 1;

【図4】(A)は本発明の実施例に使用する直交表の一
例を示す図表、(B)はこの直交表を作成するための線
点図の例を示す図である。
FIG. 4A is a diagram showing an example of an orthogonal table used in the embodiment of the present invention, and FIG. 4B is a diagram showing an example of a dotted line diagram for creating the orthogonal table.

【図5】図1のノイズ測定装置の例を説明する図であ
る。
FIG. 5 is a diagram illustrating an example of the noise measuring device of FIG. 1;

【図6】(A)は分散分析結果を示す図、(B)はパラ
メータ推定値を示す図である。
FIG. 6A is a diagram showing a result of analysis of variance, and FIG. 6B is a diagram showing parameter estimation values.

【図7】電子機器パッケージの組み合わせによる推定例
を示す図である。
FIG. 7 is a diagram illustrating an example of estimation based on a combination of electronic device packages.

【図8】従来のノイズ測定手法を説明する図である。FIG. 8 is a diagram illustrating a conventional noise measurement technique.

【図9】電子装置の筐体と電子機器パッケージとの物理
的関係を示す図である。
FIG. 9 is a diagram illustrating a physical relationship between a housing of an electronic device and an electronic device package.

【符号の説明】[Explanation of symbols]

1〜5 電子回路(電子機器パッケージ) 6 バス型接続回路 7 スイッチ回路 8 検出装置 9 スイッチコントロール装置 10 解析装置 11 プローブ 12 ノイズ測定装置 13 記憶媒体 1-5 Electronic Circuit (Electronic Equipment Package) 6 Bus-Type Connection Circuit 7 Switch Circuit 8 Detecting Device 9 Switch Control Device 10 Analyzing Device 11 Probe 12 Noise Measuring Device 13 Storage Medium

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) G06F 11/22 - 11/26 G01R 31/28 - 31/30 G01R 29/08 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) G06F 11/22-11/26 G01R 31/28-31/30 G01R 29/08

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 複数の電子回路が実装されて構成される
電子装置におけるノイズ解析をなすための電子回路解析
装置であって、 前記電子回路を相互接続するためのバス型の接続手段
と、 この接続手段のバスに対する前記電子回路の接続のオン
オフをなすためにこれ等電子回路対応に設けられたスイ
ッチを有するスイッチ手段と、 前記電子回路各々の実装の有無を検出する検出手段と、 前記検出手段による検出結果に従って2K 型の直交表で
ある実験計画表を作成する実験計画表作成手段と、 前記電子回路の各々を前記実験計画表に夫々割り付けつ
つ当該実験計画表に従って対応する前記スイッチの各々
のオンオフ制御をなす制御手段と、 このオンオフ制御時における前記電子回路の特性値を測
定する測定手段と、 前記特性値を解析して主効果、寄与率及び交互作用を求
める手段と、を含むことを特徴とする電子回路解析装
置。
1. An electronic circuit analysis device for performing noise analysis in an electronic device configured by mounting a plurality of electronic circuits, comprising: a bus-type connection unit for interconnecting the electronic circuits; Switch means having switches provided corresponding to these electronic circuits for turning on and off the connection of the electronic circuits to the bus of the connection means; detecting means for detecting whether or not each of the electronic circuits is mounted; and the detecting means each of said switches corresponding in accordance with the experimental design table while allocation respectively and experimental design table creation means for creating an orthogonal table 2 K-type experimental design table according to the detection result, each of the electronic circuit to the experimental design table by Control means for performing on / off control of the electronic circuit; measuring means for measuring a characteristic value of the electronic circuit at the time of the on / off control; And a means for determining a contribution rate and an interaction.
【請求項2】 前記主効果、寄与率及び交互作用を用い
て、未知の電子回路の組み合わせによる特性値を推定す
る手段を更に含むことを特徴とする請求項1記載の電子
回路解析装置。
2. The electronic circuit analysis apparatus according to claim 1, further comprising means for estimating a characteristic value based on a combination of unknown electronic circuits using the main effect, the contribution ratio, and the interaction.
【請求項3】 前記実験計画表への割り付け方法を予め
格納したデータベースと、前記データベースを参照して
前記実験計画表の再割り付けをなす手段とを更に含み、
複数の割り付け方法により特性値を測定するようにした
ことを特徴とする請求項2記載の電子回路解析装置。
3. The method further comprises: a database in which a method of allocating to the experiment plan table is stored in advance, and means for reallocating the experiment plan table with reference to the database.
3. The electronic circuit analyzer according to claim 2, wherein the characteristic value is measured by a plurality of allocation methods.
【請求項4】 前記特性値の目標値と前記電子回路の組
み合わせの条件とを設定する手段と、複数の特性値の計
算値から、前記電子回路の組み合わせの条件下での目標
値を算出し、特性値の大小に応じて電子回路の組み合わ
せを出力する手段を更に含むことを特徴とする請求項3
記載の電子回路解析装置。
4. A means for setting a target value of the characteristic value and a condition of a combination of the electronic circuits, and calculating a target value under a condition of the combination of the electronic circuits from a calculated value of a plurality of characteristic values. And means for outputting a combination of electronic circuits according to the magnitude of the characteristic value.
The electronic circuit analyzer according to the above.
【請求項5】 複数の電子回路が実装されこれ等電子回
路がバス型接続手段により相互接続され、この接続手段
のバスに対する前記電子回路の接続のオンオフがこれ等
電子回路対応に設けられたスイッチにより制御可能な電
子装置におけるノイズ解析をなすための電子回路解析方
法であって、 前記電子回路各々の実装の有無を検出するステップと、 この検出結果に従って2K 型の直交表である実験計画表
を作成するステップと、 前記電子回路の各々を前記実験計画表に夫々割り付けつ
つ当該実験計画表に従って対応する前記スイッチの各々
のオンオフ制御をなすステップと、 このオンオフ制御時における前記電子回路の特性値を測
定するステップと、 前記特性値を解析して主効果、寄与率及び交互作用を求
めるステップと、を含むことを特徴とする電子回路解析
方法。
5. A switch in which a plurality of electronic circuits are mounted and these electronic circuits are interconnected by a bus-type connection means, and a switch provided for the electronic circuits to turn on / off the connection of the electronic circuit to the bus of the connection means. an electronic circuit analyzing method comprising the steps of detecting the presence or absence of implementation of the electronic circuit each, experimental design table is orthogonal array of 2 K type according to the detection result to make the noise analysis in controllable electronic device by Creating each of the electronic circuits, and performing on / off control of each of the corresponding switches in accordance with the experiment plan table while allocating each of the electronic circuits to the experiment plan table. And a step of analyzing the characteristic value to obtain a main effect, a contribution rate, and an interaction. Electronic circuit analysis method to be.
【請求項6】 複数の電子回路が実装されこれ等電子回
路がバス型接続手段により相互接続され、この接続手段
のバスに対する前記電子回路の接続のオンオフがこれ等
電子回路対応に設けられたスイッチにより制御可能な電
子装置におけるノイズ解析をなすための電子回路解析方
法をコンピュータにより実行させるためのプログラムを
格納した記憶媒体であって、 前記電子回路各々の実装の有無を検出するステップと、 この検出結果に従って2K 型の直交表である実験計画表
を作成するステップと、 前記電子回路の各々を前記実験計画表に夫々割り付けつ
つ当該実験計画表に従って対応する前記スイッチの各々
のオンオフ制御をなすステップと、 このオンオフ制御時における前記電子回路の特性値を測
定するステップと、 前記特性値を解析して主効果、寄与率及び交互作用を求
めるステップと、を含むプログラムを記憶した記憶媒
体。
6. A switch provided with a plurality of electronic circuits, which are interconnected by a bus-type connecting means, and wherein the on / off connection of the electronic circuit to the bus of the connecting means is provided for the electronic circuits. A storage medium storing a program for causing a computer to execute an electronic circuit analysis method for performing noise analysis in an electronic device controllable by a computer, comprising: detecting whether or not each of the electronic circuits is mounted; and creating an experimental plan table is orthogonal array of 2 K type according to the results, the step of forming the on-off control of each of said switches corresponding in accordance with the experimental design table while allocating each of each of said electronic circuit to the experimental design table Measuring the characteristic value of the electronic circuit during the on / off control; and analyzing the characteristic value. Main effect, storage medium storing a program comprising determining a contribution ratio and interaction, the Te.
JP9190331A 1997-07-16 1997-07-16 Electronic circuit analysis device, analysis method therefor, and storage medium storing program for causing a computer to process the method Expired - Fee Related JP2962284B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9190331A JP2962284B2 (en) 1997-07-16 1997-07-16 Electronic circuit analysis device, analysis method therefor, and storage medium storing program for causing a computer to process the method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9190331A JP2962284B2 (en) 1997-07-16 1997-07-16 Electronic circuit analysis device, analysis method therefor, and storage medium storing program for causing a computer to process the method

Publications (2)

Publication Number Publication Date
JPH1139183A JPH1139183A (en) 1999-02-12
JP2962284B2 true JP2962284B2 (en) 1999-10-12

Family

ID=16256420

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9190331A Expired - Fee Related JP2962284B2 (en) 1997-07-16 1997-07-16 Electronic circuit analysis device, analysis method therefor, and storage medium storing program for causing a computer to process the method

Country Status (1)

Country Link
JP (1) JP2962284B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4528237B2 (en) * 2005-05-12 2010-08-18 株式会社日立製作所 Product design parameter decision support system

Also Published As

Publication number Publication date
JPH1139183A (en) 1999-02-12

Similar Documents

Publication Publication Date Title
US6532561B1 (en) Event based semiconductor test system
US6598208B2 (en) Design and assisting system and method using electromagnetic position
US5835891A (en) Device modeling using non-parametric statistical determination of boundary data vectors
US20060218514A1 (en) Power supply analysis method and program product for executing the same
JP3196894B2 (en) Printed wiring board design apparatus and design method
JP2962284B2 (en) Electronic circuit analysis device, analysis method therefor, and storage medium storing program for causing a computer to process the method
Neumayer et al. Continuous simulation of system-level automotive EMC problems
US6898746B2 (en) Method of and apparatus for testing a serial differential/mixed signal device
US20100223035A1 (en) Test Time Calculator
US6314389B2 (en) Time-domain circuit modeller
US8250511B2 (en) Designing apparatus, designing method, and designing program for semiconductor integrated circuit
US8117585B2 (en) System and method for testing size of vias
US20100107009A1 (en) Deterministic component model judging apparatus, judging method, program, recording medium, test system and electronic device
US7984353B2 (en) Test apparatus, test vector generate unit, test method, program, and recording medium
US8271219B2 (en) Deterministic component model identifying apparatus, identifying method, program, recording medium, test system and electronic device
JPH1114671A (en) Current-estimating device
US5265028A (en) Optimization system
CA2341547C (en) Method and apparatus for electromagnetic emissions testing
JP2003330989A (en) Selecting device and selecting method of printed wiring board
US20050075820A1 (en) Method for checking test points of printed circuit board layout text data before plotting the printed circuit board layout map
JP3662722B2 (en) Printed circuit board design and development support method
KR102467416B1 (en) Test system of testing different types of DUTs
JP3027962B2 (en) Wiring capacity evaluation method and wiring capacity evaluation system
Osterman CALCE Simulation Assisted Reliability Assessment (SARATM) Software
JP2000181943A (en) Substrate design method

Legal Events

Date Code Title Description
FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070806

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080806

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080806

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090806

Year of fee payment: 10

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090806

Year of fee payment: 10

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100806

Year of fee payment: 11

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110806

Year of fee payment: 12

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110806

Year of fee payment: 12

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120806

Year of fee payment: 13

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130806

Year of fee payment: 14

LAPS Cancellation because of no payment of annual fees