JP2956582B2 - Thin film capacitor and method of manufacturing the same - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明はダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）のメモリセルのスタック
ドキャパシタとして用いられる薄膜キャパシタ及びその
製造方法に関する。The present invention relates to a thin film capacitor used as a stacked capacitor of a memory cell of a dynamic random access memory (DRAM) and a method of manufacturing the same.
【０００２】[0002]
【従来の技術及び発明が解決しようとする課題】一般
に、ＤＲＡＭセルにおいては、スタックドキャパシタ
は、ポリシリコンよりなる下部電極、ポリシリコンより
なる上部電極、及びこれらの間に酸化シリコン、あるい
は酸化シリコン／窒化シリコン／酸化シリコン（ＯＮ
Ｏ）よりなるキャパシタ誘導体層よりなる。この場合、
酸化シリコンあるいはＯＮＯの誘電率は比較的小さい。2. Description of the Related Art Generally, in a DRAM cell, a stacked capacitor is composed of a lower electrode made of polysilicon, an upper electrode made of polysilicon, and silicon oxide or silicon oxide therebetween. / Silicon nitride / silicon oxide (ON
O). in this case,
The dielectric constant of silicon oxide or ONO is relatively small.
【０００３】最近、ＤＲＡＭの微細化に伴い、スタック
ドキャパシタも微細化している。特に、０．３〜０．３
５μｍルールを採用する２５６ＭｂＤＲＡＭでは、酸化
シリコンもしくはＯＮＯをキャパシタ誘電体層として用
いると、その厚さは４ｎｍ以下となり、製造が困難であ
る。従って、スタックドキャパシタの容量を大きくする
ために、キャパシタ誘電体層としてたとえばＳｉＴｉＯ
3あるいは（Ｂａ，Ｓｒ）ＴｉＯ3（ＢＳＴ）よりなる高
誘電率層を用いているようになった。Recently, with the miniaturization of DRAMs, stacked capacitors have been miniaturized. In particular, 0.3-0.3
In a 256 Mb DRAM employing the 5 μm rule, when silicon oxide or ONO is used as a capacitor dielectric layer, its thickness becomes 4 nm or less, and it is difficult to manufacture. Therefore, in order to increase the capacitance of the stacked capacitor, for example, SiTiO
A high dielectric constant layer made of 3 or (Ba, Sr) TiO 3 (BST) has been used.
【０００４】図５１は第１の従来の薄膜キャパシタを示
す断面図である。図５１において、１は低抵抗のＮ型単
結晶シリコン基板、２は酸化シリコンよりなる絶縁層で
あって、そのコンタクトホールＣＯＮＴ内にはＮ型ポリ
シリコンプラグ３が埋め込められている。ポリシリコン
プラグ３上には、高融点金属たとえばＴｉＮよりなる耐
シリコン拡散導電層４及び貴金属あるいは導電性酸化物
たとえばＰｔあるいはＲｕＯ2よりなる耐酸化性導電層
５が下部電極層として形成されている。また、下部電極
層を覆うようにＳｒＴｉＯ3もしくはＢＳＴよりなる高
誘電率層６が形成され、さらに、その上に上部電極層７
が形成されている（参照：P-Y. Lesaicherre et al., A
Gbit-scale DRAM stacked capacitor technology with
ECR MOCVD SiTiO3and RIE patterned RuO 2/TiN storag
e nodes", IEDM, pp.831-834, 1994). この場合、貴金
属は高誘電率層６を形成するための酸素雰囲気における
酸素とほとんど反応せず、従って、貴金属あるいは導電
性酸化物と高誘電率層６との間には低誘電率の貴金属の
酸化物はほとんど発生しない。このように、貴金属ある
いは導電性酸化物は耐酸化性導電層５として作用する。FIG. 51 is a sectional view showing a first conventional thin film capacitor. In FIG. 51, 1 is a low-resistance N-type single-crystal silicon substrate, 2 is an insulating layer made of silicon oxide, and an N-type polysilicon plug 3 is buried in a contact hole CONT. On polysilicon plug 3, silicon-resistant diffusion conductive layer 4 made of a high melting point metal such as TiN and oxidation-resistant conductive layer 5 made of a noble metal or a conductive oxide such as Pt or RuO 2 are formed as lower electrode layers. . Further, a high dielectric constant layer 6 made of SrTiO 3 or BST is formed so as to cover the lower electrode layer, and an upper electrode layer 7 is further formed thereon.
(See PY. Lesaicherre et al., A
Gbit-scale DRAM stacked capacitor technology with
ECR MOCVD SiTiO 3 and RIE patterned R uO 2 / TiN storag
e nodes ", IEDM, pp.831-834, 1994). In this case, the noble metal hardly reacts with oxygen in the oxygen atmosphere for forming the high dielectric constant layer 6, and therefore, noble metal or the conductive oxide is highly reactive. Almost no oxide of a noble metal having a low dielectric constant is generated between the dielectric layer 6 and the noble metal or the conductive oxide as the oxidation-resistant conductive layer 5 .
【０００５】しかしながら、貴金属あるいは導電性酸化
物は、４５０℃のような低温度においても、シリコンと
反応して低誘電率の金属シリサイドを生成する。このた
め、高融点金属が貴金属あるいは導電性酸化物とポリシ
リコンプラグ３との間に挿入され、貴金属あるいは導電
性酸化物がポリシリコンプラグ３と直接接触しないよう
にしている。この場合、高融点金属は６００℃の温度で
はシリコンとほとんど反応せず、従って、高融点金属シ
リサイドはほとんど生成されない。従って、高融点金属
は耐シリコン拡散導電層として作用する。なお、耐酸化
性導電層としても耐シリコン拡散導電層としても作用す
る導電層は現在発見されていない。[0005] However, noble metals or conductive oxides cannot be combined with silicon even at a low temperature such as 450 ° C.
Reacts to produce low dielectric constant metal silicide. Therefore, a refractory metal is inserted between the noble metal or the conductive oxide and the polysilicon plug 3 so that the noble metal or the conductive oxide does not directly contact the polysilicon plug 3. In this case, refractory metal hardly reacts with silicon at a temperature of 600 ° C., thus, the refractory metal silicide is hardly generated. Therefore, the refractory metal acts as a silicon-resistant diffusion conductive layer. Note that a conductive layer that functions as both an oxidation-resistant conductive layer and a silicon-resistant diffusion conductive layer has not been found at present.
【０００６】しかしながら、図５１に示すスタックドキ
ャパシタにおいては、高誘電率層６が有機金属ＣＶＤ
（ＭＯＣＶＤ）法により成長するときに、図５１の矢印
Ｘに示すごとく、耐シリコン拡散導電層４の高融点金属
が酸素にさらされている。従って、高融点金属は酸素と
容易に反応して酸化される。この場合、高融点金属の酸
化度はＭＯＣＶＤ法の温度に依存する。すなわち、図５
３の従来１に示すごとく、ＭＯＣＶＤ温度が５５０℃よ
り高くなると、ポリシリコンプラグ３と下部電極層
（４，５）との間の接触抵抗が著しく低下し、従って、
スタックドキャパシタの容量密度が著しく低下するとい
う課題がある。[0006] However, in the stacked capacitor shown in FIG.
When growing by the (MOCVD) method, as shown by the arrow X in FIG. 51, the high melting point metal of the silicon diffusion-resistant conductive layer 4 is exposed to oxygen. Therefore, the high melting point metal easily reacts with oxygen and is oxidized. In this case, the degree of oxidation of the refractory metal depends on the temperature of the MOCVD method. That is, FIG.
3, the contact resistance between the polysilicon plug 3 and the lower electrode layer (4, 5) is remarkably reduced when the MOCVD temperature is higher than 550 ° C.
There is a problem that the capacitance density of the stacked capacitor is significantly reduced.
【０００７】図５２は第２の従来の薄膜キャパシタを示
す断面図である。図５２においては、下部電極層（４，
５）の側壁全体に側壁絶縁スペーサ８が高誘電率層６の
形成前に形成されている（参照：T.Emori et al., "A n
ewly Designed Planar Stacked Capacitor Cell with H
igh dielectirc Constant Film for 256Mbit DRAM",IED
M, pp. 631-634, 1993)。従って、高誘電率層６がＲＦ
スパッタリング法により成長しても、高融点金属よりな
る耐シリコン拡散導電層４は側壁絶縁スペーサ８によっ
て覆われており、従って、高融点金属は酸化されにく
い。すなわち、図５３の従来２に示すごとく、ＲＦスパ
ッタリング温度が５５０℃以上になっても、接触抵抗は
増加せず、また、スタックドキャパシタの容量密度は減
少よりむしろ増加している。これは、ＲＦスパッタリン
グ温度が高ければ、高誘電率層６の結晶特性が改良され
るからである。FIG. 52 is a sectional view showing a second conventional thin film capacitor. In FIG. 52, the lower electrode layer (4,
5) A sidewall insulating spacer 8 is formed on the entire sidewall before forming the high dielectric constant layer 6 (see T. Emori et al., "A n").
ewly Designed Planar Stacked Capacitor Cell with H
igh dielectirc Constant Film for 256Mbit DRAM ", IED
M, pp. 631-634, 1993). Therefore, the high dielectric constant layer 6 is RF
Even if grown by a sputtering method, the silicon-diffusion-resistant conductive layer 4 made of a high-melting-point metal is covered with the sidewall insulating spacers 8, so that the high-melting-point metal is not easily oxidized. That is, as shown in the prior art 2 of FIG. 53, even if the RF sputtering temperature becomes 550 ° C. or higher, the contact resistance does not increase, and the capacitance density of the stacked capacitor increases rather than decreases. This is because the higher the RF sputtering temperature, the better the crystal characteristics of the high dielectric constant layer 6.
【０００８】しかしながら、図５２に示すスタックドキ
ャパシタにおいては、側壁絶縁スペート８の存在のため
に、スタックドキャパシタの横方向長さが増加し、集積
度が低下するという課題がある。特に、０．２μｍを採
用する１ＧビットＤＲＡＭにおいては、高誘電率層の物
理的サイズが制限されているので、下部電極層をより立
体化しなければならない。また、耐酸化性導電層の厚さ
が小さく、従って、高誘電率層との接触面積が小さくな
り、大きな容量が期待できないという課題もある。従っ
て、本発明の目的は、高誘電率層を有する高集積度のキ
ャパシタを提供することにある。他の目的は上述のキャ
パシタの製造方法を提供することにある。However, in the stacked capacitor shown in FIG. 52, there is a problem that the lateral length of the stacked capacitor increases due to the presence of the side wall insulating space 8, and the degree of integration decreases. In particular, in a 1-Gbit DRAM employing 0.2 μm, the physical size of the high dielectric constant layer is limited, so that the lower electrode layer must be made more three-dimensional. Further, there is another problem that the thickness of the oxidation-resistant conductive layer is small, so that the contact area with the high dielectric constant layer is small, and a large capacity cannot be expected. Therefore, an object of the present invention is to provide a highly integrated capacitor having a high dielectric constant layer. Another object is to provide a method for manufacturing the above-mentioned capacitor.
【０００９】[0009]
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、シリコン基板、コンタクトホールを有す
る絶縁層、耐シリコン拡散導電層及び耐酸化性導電層よ
りなる下部電極層、上部電極層、及びこれら電極層間の
高誘電率層を有するキャパシタにおいて、耐シリコン拡
散導電層をコンタクトホール上もしくはコンタクトホー
ル内に設けると共に、高誘電率層より隔離する。また、
高誘電率層は耐酸化性導電層の上面上及び側面上に形成
される。すなわち、大きな側壁絶縁スペーサを用いるこ
となく（たとえ用いても側壁絶縁スペーサは小さい）、
耐シリコン拡散導電層を高誘電率層より効率的に隔離す
る。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention provides a silicon substrate, an insulating layer having a contact hole, a lower electrode layer comprising a silicon diffusion conductive layer and an oxidation resistant conductive layer, and an upper electrode. In a capacitor having a layer and a high dielectric constant layer between these electrode layers, a silicon diffusion-resistant conductive layer is provided on or in the contact hole and is isolated from the high dielectric constant layer. Also,
The high dielectric constant layer is formed on the upper surface and the side surface of the oxidation-resistant conductive layer. That is, without using a large side wall insulating spacer (even if used, the side wall insulating spacer is small)
Isolate the silicon diffusion resistant conductive layer more efficiently than the high dielectric constant layer.
【００１０】[0010]
【発明の実施の形態】図１は本発明に係る薄膜キャパシ
タの第１の実施の形態を示す断面図である。図１におい
ては、１は約０．１Ω・cmの低抵抗Ｎ型単結晶シリコン
基板、２は約６００ｎｍ厚さの酸化シリコンよりなる絶
縁層であって、そのコンタクトホールＣＯＮＴ内にはり
んが導入されたＮ型ポリシリコンプラグ３が埋め込めら
れている。ポリシリコンプラグ３上には、高融点金属た
とえばＴｉＮよりなる約１００ｎｍ厚さ、耐シリコン拡
散導電層４及び貴金属あるいは導電性酸化物たとえばＲ
ｕＯ2（５００ｎｍ）／Ｒｕ（５０ｎｍ）よりなる耐酸
化性導電層５が下部電極層として形成されている。ま
た、耐シリコン拡散導電層４側壁のみに窒化シリコンよ
りなる側壁絶縁スペーサ８が設けられている。このよう
にして、高誘電率層６は耐酸化性導電層５の上面と共に
側面に接触している。また、耐シリコン拡散導電層４は
高誘電率層６から隔離されている。また、下部電極層を
覆うようにＳｒＴｉＯ3もしくはＢＳＴよりなる高誘電
率層６が形成されている。さらに、高誘電率層６上にＡ
ｌ／ＴｉＮよりなる上部電極層７が形成されている。FIG. 1 is a sectional view showing a first embodiment of a thin film capacitor according to the present invention. In FIG. 1, reference numeral 1 denotes an N-type single-crystal silicon substrate having a low resistance of about 0.1 Ω · cm, and 2 denotes an insulating layer made of silicon oxide having a thickness of about 600 nm, and phosphorus is introduced into the contact hole CONT. Embedded N-type polysilicon plug 3 is embedded. On the polysilicon plug 3, a refractory metal such as TiN having a thickness of about 100 nm, a silicon diffusion-resistant conductive layer 4 and a noble metal or a conductive oxide such as R
An oxidation-resistant conductive layer 5 made of uO 2 (500 nm) / Ru (50 nm) is formed as a lower electrode layer. Sidewall insulating spacers 8 made of silicon nitride are provided only on the side walls of the silicon diffusion-resistant conductive layer 4. Thus, the high dielectric constant layer 6 is in contact with the side surface together with the upper surface of the oxidation-resistant conductive layer 5. Also, the silicon diffusion resistant conductive layer 4 is isolated from the high dielectric constant layer 6. Further, a high dielectric constant layer 6 made of SrTiO 3 or BST is formed so as to cover the lower electrode layer. Further, A
An upper electrode layer 7 of 1 / TiN is formed.
【００１１】また、図１においては、高誘電率層６をＭ
ＯＣＶＤ法にて成長させるときに、耐シリコン拡散導電
層４の高融点金属は側壁絶縁スペーサ８によって完全に
覆われている。また、図５２においては、下部電極とし
て耐酸化性導電層５の上面しか利用していないので、容
量は小さいが、図１においては、下部電極として耐酸化
性導電層５の上面及び側面を利用しているので、図５２
の薄膜キャパシタに比べて容量を大きくできる。従っ
て、１ＧビットＤＲＡＭに適用できる。さらに、側壁絶
縁スペーサ８の高さは図５２の場合に比べて低いので、
耐酸化性導電層５の厚さを大きくできる。従って、高融
点金属は酸化されることがない。すなわち、図２に示す
ごとく、ＭＯＣＶＤ温度が５５０℃以上になっても、接
触抵抗は増加せず、また、スタックドキャパシタの容量
密度は減少よりむしろ増加している。これは、ＭＯＣＶ
Ｄ温度が高ければ、高誘電率層６の結晶特性が改良され
るからである。また、上述のごとく、耐酸化性導電層５
の高誘電率層６との有効な接触面積は図５２の場合に比
べて大きいので、下部電極層の高さを小さくできる。さ
らに、側壁絶縁スペーサ８は図５２の場合に比べて小さ
いので、集積度を向上できる。In FIG. 1, the high dielectric layer 6 is made of M
When grown by the OCVD method, the refractory metal of the silicon diffusion-resistant conductive layer 4 is completely covered by the side wall insulating spacer 8. Further, in FIG. 52, only the upper surface of the oxidation-resistant conductive layer 5 is used as the lower electrode, so that the capacitance is small. However, in FIG. 1, the upper surface and the side surface of the oxidation-resistant conductive layer 5 are used as the lower electrode. FIG. 52
The capacitance can be increased as compared with the thin film capacitor of (1). Therefore, it can be applied to a 1 Gbit DRAM. Further, since the height of the side wall insulating spacer 8 is lower than that in the case of FIG.
The thickness of the oxidation-resistant conductive layer 5 can be increased. Therefore, the refractory metal is not oxidized. That is, as shown in FIG. 2, even when the MOCVD temperature becomes 550 ° C. or higher, the contact resistance does not increase, and the capacitance density of the stacked capacitor increases rather than decreases. This is MOCV
This is because if the D temperature is high, the crystal characteristics of the high dielectric layer 6 are improved. Also, as described above, the oxidation-resistant conductive layer 5
Since the effective contact area with the high dielectric constant layer 6 is larger than that in FIG. 52, the height of the lower electrode layer can be reduced. Further, since the side wall insulating spacer 8 is smaller than that in the case of FIG. 52, the integration degree can be improved.
【００１２】図３は本発明に係る薄膜キャパシタの第２
の実施の形態を示す断面図である。図３においては、図
１の側壁絶縁層スペーサ８は存在せず、また、耐シリコ
ン拡散導電層４の横方向サイズを図１に比べて小さくし
てある。これにより、耐シリコン拡散導電層４は高誘電
率層６から隔離されている。また、耐酸化性導電層５の
高誘電率層６との有効な接触面積は図１の場合に比べて
大きいので、下部電極層の高さを小さくできる。さら
に、側壁絶縁スペーサ８は存在しないので、集積度を向
上できる。FIG. 3 shows a second example of the thin film capacitor according to the present invention.
It is sectional drawing which shows embodiment. 3, the side wall insulating layer spacer 8 of FIG. 1 does not exist, and the lateral size of the silicon diffusion conductive layer 4 is smaller than that of FIG. Thereby, the silicon diffusion-resistant conductive layer 4 is isolated from the high dielectric constant layer 6. Further, since the effective contact area of the oxidation-resistant conductive layer 5 with the high dielectric constant layer 6 is larger than that in the case of FIG. 1, the height of the lower electrode layer can be reduced. Furthermore, since the side wall insulating spacer 8 does not exist, the degree of integration can be improved.
【００１３】図４は本発明に係る薄膜キャパシタの第３
の実施の形態を示す断面図である。図４においては、耐
シリコン拡散導電層４の横方向サイズを図１の場合に比
べて小さくしてある。すなわち、側壁絶縁層８は耐酸化
性導電層５の下に位置するようにしてある。このように
して図１の場合に比べて集積度の向上が図られる。ま
た、耐シリコン拡散導電層４は高誘電率層６から隔離さ
れている。FIG. 4 shows a third example of the thin film capacitor according to the present invention.
It is sectional drawing which shows embodiment. 4, the lateral size of the silicon diffusion-resistant conductive layer 4 is smaller than that in FIG. That is, the sidewall insulating layer 8 is located below the oxidation-resistant conductive layer 5. In this way, the degree of integration is improved as compared with the case of FIG. Also, the silicon diffusion resistant conductive layer 4 is isolated from the high dielectric constant layer 6.
【００１４】図５は本発明に係る薄膜キャパシタの第４
の実施の形態を示す断面図である。図５においては、耐
シリコン拡散導電層４はコンタクトホールＣＯＮＴ内に
埋め込まれている。これにより、耐シリコン拡散導電層
４は高誘電率層６から隔離されている。また、耐酸化性
導電層５の高誘電率層６との有効な接触面積は図１の場
合に比べて大きいので、下部電極層の高さをさらに小さ
くできる。さらに、耐シリコン拡散導電層４はコンタク
トホールＣＯＮＴに適合しているので、耐シリコン拡散
導電層４の位置決め用の特別なステップは不要となり、
この結果、図４の場合に比べて製造コストを低減でき
る。FIG. 5 shows a fourth embodiment of the thin film capacitor according to the present invention.
It is sectional drawing which shows embodiment. In FIG. 5, the silicon diffusion resistant conductive layer 4 is buried in the contact hole CONT. Thereby, the silicon diffusion-resistant conductive layer 4 is isolated from the high dielectric constant layer 6. Further, since the effective contact area of the oxidation-resistant conductive layer 5 with the high dielectric constant layer 6 is larger than that in the case of FIG. 1, the height of the lower electrode layer can be further reduced. Further, since the silicon diffusion-resistant conductive layer 4 is adapted to the contact hole CONT, a special step for positioning the silicon diffusion-resistant conductive layer 4 is not required, and
As a result, the manufacturing cost can be reduced as compared with the case of FIG.
【００１５】図６は本発明に係る薄膜キャパシタの第５
の実施の形態を示す断面図である。図６においては、耐
シリコン拡散導電層４及び耐酸化性導電層５の一部がコ
ンタクトホールＣＯＮＴ内に埋め込まれている。これに
より、耐シリコン拡散導電層４は高誘電率層６から隔離
されている。また、図５の場合と同様に、耐酸化性導電
層５の高誘電率層６との有効な接触面積は図１の場合に
比べて大きいので、下部電極層の高さをさらに小さくで
きる。さらに、耐シリコン拡散導電層４はコンタクトホ
ールＣＯＮＴに適合しているので、耐シリコン拡散導電
層４の位置決め用の特別なステップは不要となり、この
結果、図４の場合に比べて製造コストを低減できる。さ
らに、耐シリコン拡散導電層５の縦方向の位置決めは正
確性を必要としないので、製造コストを低減できる。FIG. 6 shows a fifth embodiment of the thin film capacitor according to the present invention.
It is sectional drawing which shows embodiment. In FIG. 6, a part of the silicon-diffused conductive layer 4 and the oxidation-resistant conductive layer 5 is partially buried in the contact hole CONT. Thereby, the silicon diffusion-resistant conductive layer 4 is isolated from the high dielectric constant layer 6. Also, as in the case of FIG. 5, the effective contact area of the oxidation-resistant conductive layer 5 with the high dielectric constant layer 6 is larger than in the case of FIG. 1, so that the height of the lower electrode layer can be further reduced. Further, since the silicon-diffusion-resistant conductive layer 4 is adapted to the contact hole CONT, a special step for positioning the silicon-diffusion-resistant conductive layer 4 is not required. As a result, the manufacturing cost is reduced as compared with the case of FIG. it can. Furthermore, since the positioning of the silicon diffusion-resistant conductive layer 5 in the vertical direction does not require accuracy, the manufacturing cost can be reduced.
【００１６】図７は本発明に係る薄膜キャパシタの第６
の実施の形態を示す断面図である。図７においては、耐
シリコン拡散導電層４はコンタクトホールＣＯＮＴ内に
完全に埋め込まれている。すなわち、ポリシリコンプラ
グ３は形成せず、従って、図７の薄膜キャパシタは絶縁
層２の厚さが小さく、かつコンタクトホールＣＯＮＴの
直径が大きい場合に適する。これにより、耐シリコン拡
散導電層４は高誘電率層６から隔離されている。また、
耐酸化性導電層５の高誘電率層６との有効な接触面積は
図１の場合に比べて大きいので、下部電極層の高さをさ
らに小さくできる。さらに、耐シリコン拡散導電層４は
コンタクトホールＣＯＮＴに完全に適合しているので、
耐シリコン拡散導電層４の位置決め用の特別なステップ
は不要となり、この結果、図４の場合に比べて製造コス
トを低減できる。FIG. 7 shows a sixth embodiment of the thin film capacitor according to the present invention.
It is sectional drawing which shows embodiment. In FIG. 7, the silicon diffusion-resistant conductive layer 4 is completely buried in the contact hole CONT. That is, the polysilicon plug 3 is not formed, and therefore, the thin film capacitor of FIG. 7 is suitable when the thickness of the insulating layer 2 is small and the diameter of the contact hole CONT is large. Thereby, the silicon diffusion-resistant conductive layer 4 is isolated from the high dielectric constant layer 6. Also,
Since the effective contact area between the oxidation-resistant conductive layer 5 and the high dielectric constant layer 6 is larger than that in the case of FIG. 1, the height of the lower electrode layer can be further reduced. Furthermore, since the silicon diffusion-resistant conductive layer 4 is perfectly adapted to the contact hole CONT,
A special step for positioning the silicon diffusion-resistant conductive layer 4 becomes unnecessary, and as a result, the manufacturing cost can be reduced as compared with the case of FIG.
【００１７】図８は本発明に係る薄膜キャパシタの第７
の実施の形態を示す断面図である。図８においては、耐
シリコン拡散導電層４及び耐酸化性導電層５の一部がコ
ンタクトホールＣＯＮＴ内に埋め込まれている。すなわ
ち、この場合も、ポリシリコンプラグ３は形成せず、従
って、図７の薄膜キャパシタは絶縁層２の厚さが小さ
く、かつコンタクトホールＣＯＮＴの直径が大きい場合
に適する。これにより、耐シリコン拡散導電層４は高誘
電率層６から隔離されている。また、耐酸化性導電層５
の高誘電率層６との有効な接触面積は図１の場合に比べ
て大きいので、下部電極層の高さをさらに小さくでき
る。さらに、耐シリコン拡散導電層４はコンタクトホー
ルＣＯＮＴに完全に適合しているので、耐シリコン拡散
導電層４の位置決め用の特別なステップは不要となり、
この結果、図４の場合に比べて製造コストを低減でき
る。FIG. 8 shows a seventh embodiment of the thin film capacitor according to the present invention.
It is sectional drawing which shows embodiment. In FIG. 8, a part of the silicon diffusion conductive layer 4 and the oxidation resistant conductive layer 5 is partially buried in the contact hole CONT. That is, also in this case, the polysilicon plug 3 is not formed, and therefore, the thin film capacitor of FIG. 7 is suitable when the thickness of the insulating layer 2 is small and the diameter of the contact hole CONT is large. Thereby, the silicon diffusion-resistant conductive layer 4 is isolated from the high dielectric constant layer 6. In addition, the oxidation-resistant conductive layer 5
The effective contact area with the high dielectric layer 6 is larger than that in FIG. 1, so that the height of the lower electrode layer can be further reduced. Furthermore, since the silicon diffusion-resistant conductive layer 4 is completely adapted to the contact hole CONT, a special step for positioning the silicon diffusion-resistant conductive layer 4 is not required, and
As a result, the manufacturing cost can be reduced as compared with the case of FIG.
【００１８】図９、図１０、図１１、図１２、図１３、
図１４、図１５は本発明に係る薄膜キャパシタの第８、
第９、第１０、第１１、第１２、第１３、第１４の実施
の形態を示す断面図であって、図１、図３、図４、図
５、図６、図７、図８の薄膜キャパシタを変更したもの
である。すなわち、耐シリコン拡散導電層４とポリシリ
コンプラグ３（もしくはシリコン基板１）との間に、シ
リコンコンタクト層９を設けてある。たとえば、耐シリ
コン拡散導電層４は約５０ｎｍ厚さのＴｉＮよりなり、
シリコンコンタクト層９は約５０ｎｍ厚さのＴｉＳｉ2
よりなる。一般に、ＴｉＮのような窒化金属とシリコン
との接触特性は悪く、従って、これらの間の接触抵抗は
比較的大きい。最悪の場合、窒化金属はシリコンから剥
離されてしまう。これに対し、ＴｉＳｉ2 のような金属
シリサイドとシリコン、シリコン酸化物、シリコン窒化
物との接触特性は良い。従って、シリコンコンタクト層
９は耐シリコン拡散導電層４とポリシリコンプラグ９
（あるいはシリコン基板１）との接触を改良し、この結
果、ポリシリコンプラグ３（あるいはシリコン基板１）
と下部電極層（４、５、９）との接触抵抗をさらに減少
できる。また、製造歩留りも向上できる。FIG. 9, FIG. 10, FIG. 11, FIG. 12, FIG.
14 and 15 show the eighth and eighth embodiments of the thin film capacitor according to the present invention.
It is sectional drawing which shows 9th, 10th, 11th, 12th, 13th, and 14th Embodiment, Comprising: FIG.1, FIG.3, FIG.4, FIG.5, FIG.6, FIG.7, FIG.8. This is a modification of a thin film capacitor. That is, the silicon contact layer 9 is provided between the silicon diffusion-resistant conductive layer 4 and the polysilicon plug 3 (or the silicon substrate 1). For example, the silicon diffusion resistant conductive layer 4 is made of about 50 nm thick TiN,
The silicon contact layer 9 is made of TiSi 2 having a thickness of about 50 nm.
Consisting of Generally, the contact characteristics between silicon and a metal nitride such as TiN are poor, and therefore, the contact resistance between them is relatively large. In the worst case, the metal nitride is stripped from the silicon. On the other hand, the contact characteristics between metal silicide such as TiSi 2 and silicon, silicon oxide, or silicon nitride are good. Therefore, the silicon contact layer 9 is made of the silicon diffusion resistant conductive layer 4 and the polysilicon plug 9.
(Or the silicon substrate 1) to improve the contact with the polysilicon plug 3 (or the silicon substrate 1).
Contact resistance between the electrode and the lower electrode layers (4, 5, 9) can be further reduced. Also, the production yield can be improved.
【００１９】図１６、図１７、図１８は本発明に係る薄
膜キャパシタの第１５、第１６、第１７の実施の形態を
示す断面図であって、図９、図１０、図１１の薄膜キャ
パシタを変更したものである。すなわち、シリコンコン
タクト層９の横方向サイズは図９、図１０、図１１の場
合に比べて小さくしてある。従って、薄膜キャパシタの
サイズを小さくでき、この結果、集積度の向上を図れ
る。FIGS. 16, 17, and 18 are cross-sectional views showing the fifteenth, sixteenth, and seventeenth embodiments of the thin film capacitor according to the present invention. Is changed. That is, the lateral size of the silicon contact layer 9 is smaller than in the case of FIGS. 9, 10 and 11. Therefore, the size of the thin film capacitor can be reduced, and as a result, the degree of integration can be improved.
【００２０】図１９、図２０、図２１、図２２は本発明
に係る薄膜キャパシタの第１８、第１９、第２０、第２
１の実施の形態を示す断面図であって、図１２、図１
３、図１４、図１５の薄膜キャパシタを変更したもので
ある。すなわち、シリコンコンタクト層９はコンタクト
ホールＣＯＮＴ内の絶縁層２の側壁にも形成されてい
る。この結果、シリコンコンタクト層９の形成が容易と
なり、製造歩留りの向上を図れる。FIGS. 19, 20, 21, and 22 show the eighteenth, nineteenth, twentieth, and second thin film capacitors according to the present invention.
1 is a cross-sectional view showing an embodiment, and FIG.
3, in which the thin film capacitors of FIGS. 14 and 15 are modified. That is, the silicon contact layer 9 is also formed on the side wall of the insulating layer 2 in the contact hole CONT. As a result, the formation of the silicon contact layer 9 is facilitated, and the production yield can be improved.
【００２１】次に、本発明に係る薄膜キャパシタの製造
方法を説明する。Next, a method of manufacturing a thin film capacitor according to the present invention will be described.
【００２２】図２３、図２４、図２５は図１の薄膜キャ
パシタの製造方法を説明するための断面図である。始め
に、図２３の（Ａ）を参照すると、約０．１Ω・ｃｍの
抵抗値を有するＮ型単結晶シリコン基板１を熱酸化して
約６００ｎｍ厚さの酸化シリコンよりなる絶縁層２を形
成する。次いで、絶縁層２にコンタクトホールＣＯＮＴ
を形成する。次いで、ＣＶＤ法により全面に約１μｍ厚
さのポリシリコン層３’を形成し、これにりんイオンを
導入してその抵抗値を下げる。次に、図２３の（Ｂ）を
参照すると、塩素ガスを用いて反応性イオンエッチング
（ＲＩＥ）法によりポリシリコン層３’をエッチバック
し、これにより、ポリシリコンプラグ３をコンタクトホ
ールＣＯＮＴ内に埋め込める。次に、図２３の（Ｃ）を
参照すると、ＴｉＮ層及びＲｕＯ2 ／Ｒｕ層を反応性Ｄ
Ｃスパッタリング法により形成する。次いで、ＴｉＮ層
及びＲｕＯ2 ／Ｒｕ層を塩素及び酸素の混合ガスを用い
て電子サイクロトロン共鳴（ＥＣＲ）プラズマエッチン
グ法によりパターニングし、ＴｉＮよりなる耐シリコン
拡散導電層４及びＲｕＯ2 （５００ｎｍ）／Ｒｕ（５０
ｎｍ）よりなる耐酸化性導電層５を形成する。FIGS. 23, 24, and 25 are cross-sectional views for explaining a method of manufacturing the thin film capacitor of FIG. First, referring to FIG. 23A, an N-type single crystal silicon substrate 1 having a resistance of about 0.1 Ω · cm is thermally oxidized to form an insulating layer 2 made of silicon oxide having a thickness of about 600 nm. I do. Next, a contact hole CONT is formed in the insulating layer 2.
To form Next, a polysilicon layer 3 'having a thickness of about 1 .mu.m is formed on the entire surface by a CVD method, and phosphorus ions are introduced into the polysilicon layer 3' to reduce its resistance. Next, referring to FIG. 23 (B), the polysilicon layer 3 'is etched back by reactive ion etching (RIE) using chlorine gas, whereby the polysilicon plug 3 is placed in the contact hole CONT. Can be embedded. Next, referring to FIG. 23C, the TiN layer and the RuO 2 / Ru layer are formed into a reactive D layer.
It is formed by a C sputtering method. Next, the TiN layer and the RuO 2 / Ru layer are patterned by an electron cyclotron resonance (ECR) plasma etching method using a mixed gas of chlorine and oxygen, and the silicon-diffused conductive layer 4 made of TiN and RuO 2 (500 nm) / Ru (50
nm) is formed.
【００２３】次に、図２４の（Ａ）を参照すると、窒化
シリコン層８’をＣＶＤ法により形成する。次に、図２
４の（Ｂ）を参照すると、塩素ガスを用いたＲＩＥ法に
よりエッチバックし、これにより、窒化シリコンよりな
る側壁絶縁スペーサ８を形成する。この場合、側壁絶縁
スペーサ８は耐シリコン拡散導電層４の側壁及び耐酸化
性導電層５の側壁下部の一部を覆っており、つまり、耐
酸化性導電層５の側壁は側壁絶縁スペーサ８によって一
部しか覆われていない。Next, referring to FIG. 24A, a silicon nitride layer 8 'is formed by a CVD method. Next, FIG.
Referring to FIG. 4B, etch back is performed by RIE using chlorine gas, thereby forming a sidewall insulating spacer 8 made of silicon nitride. In this case, the side wall insulating spacer 8 is formed between the side wall of the silicon diffusion resistant conductive layer 4 and the oxidation resistant layer .
Covers a part of the side wall lower sexual conductive layer 5, i.e., the side wall of the oxidation-resistant conductive layer 5 is not covered only partially by the side wall insulating spacer 8.
【００２４】次に、図２５の（Ａ）を参照すると、Ｂａ
（ＤＰＭ）2 、Ｓｒ（ＤＰＭ）2 、Ｔｉ（ｉ−ＯＣ3 Ｈ
7 ）及び酸素ガスを用いたＥＣＲ−ＭＯＣＶＤ法により
全面に約１００ｎｍ厚さのＢＳＴよりなる高誘電率層６
を形成する。ここで、ＤＰＭはbis-dipivaloylmethanat
e である。なお、このとき、基板温度は４００〜７００
℃とされ、ガス圧力は約７ｍＴｏｒｒとされる。最後
に、図２５の（Ｂ）を参照すると、Ａｒガスを用いたＤ
Ｃスパッタリング法により全面にＡｌ（１μｍ）／Ｔｉ
Ｎ（５０ｎｍ）よりなる上部電極層７を形成する。次い
で、上部電極層７は塩素ガスを用いたＲＩＥ法によりエ
ッチングされ、図１の薄膜キャパシタが得られることに
なる。Next, referring to FIG.
(DPM) 2 , Sr (DPM) 2 , Ti (i-OC 3 H
7 ) A high dielectric constant layer 6 of BST having a thickness of about 100 nm is entirely formed by ECR-MOCVD using oxygen gas.
To form Where DPM is bis-dipivaloylmethanat
e. At this time, the substrate temperature is 400 to 700.
° C and the gas pressure is about 7 mTorr. Finally, referring to FIG. 25B, D using Ar gas
Al (1 μm) / Ti over the entire surface by C sputtering
An upper electrode layer 7 made of N (50 nm) is formed. Next, the upper electrode layer 7 is etched by the RIE method using chlorine gas, and the thin film capacitor of FIG. 1 is obtained.
【００２５】なお、図２３の（Ｃ）に示す工程におい
て、図２６の（Ａ）に示すごとく、ＴｉＮ層４’の形成
の前に、ＴｉＳｉ2 よりなるシリコンコンタクト層９を
形成する。これにより、図９の薄膜キャパシタを得るこ
とができる。また、図２６の（Ｂ）に示すごとく、Ｔｉ
Ｎ層４’の形成の前に、Ｔｉ層（図示せず）を形成し、
窒素雰囲気中で約７００℃の急速ランプ加熱を約３０ｓ
行うと、ポリシリコンプラグ３上にＴｉＳｉ2 よりなる
シリコンコンタクト層９が形成される。次いで、ＴｉＮ
層４’を形成する。これにより、図１６を示す薄膜キャ
パシタが得られることになる。In the step shown in FIG. 23C, as shown in FIG. 26A, before the formation of the TiN layer 4 ', a silicon contact layer 9 made of TiSi 2 is formed. Thereby, the thin film capacitor of FIG. 9 can be obtained. In addition, as shown in FIG.
Before forming the N layer 4 ', a Ti layer (not shown) is formed;
Rapid lamp heating at about 700 ° C for about 30 seconds in a nitrogen atmosphere
Then, a silicon contact layer 9 made of TiSi 2 is formed on the polysilicon plug 3. Then, TiN
The layer 4 'is formed. Thus, a thin film capacitor shown in FIG. 16 is obtained.
【００２６】図２７、図２８は図３の薄膜キャパシタの
製造方法を説明するための断面図である。始めに、図２
７の（Ａ）を参照すると図２３の（Ａ）と同様に、約
０．１Ω・ｃｍの抵抗値を有するＮ型単結晶シリコン基
板１を熱酸化して約６００ｎｍ厚さの酸化シリコンより
なる絶縁層２を形成する。次いで、絶縁層２にコンタク
トホールＣＯＮＴを形成する。次いで、ＣＶＤ法により
全面に約１μｍ厚さのポリシリコン層３’を形成し、こ
れにりんイオンを導入してその抵抗値を下げる。次に、
図２７の（Ｂ）を参照すると、図２３の（Ｂ）と同様
に、塩素ガスを用いてＲＩＥ法によりポリシリコン層
３’をエッチバックし、これにより、ポリシリコンプラ
グ３をコンタクトホールＣＯＮＴ内に埋め込める。次
に、図２７の（Ｃ）を参照すると、ＴｉＮ層を反応性Ｄ
Ｃスパッタリング法により形成する。次いで、ＴｉＮ層
を塩素及び酸素の混合ガスを用いてプラズマエッチング
法によりパターニングし、ＴｉＮよりなる耐シリコン拡
散導電層４を形成する。FIGS. 27 and 28 are sectional views for explaining a method of manufacturing the thin film capacitor of FIG. First, Figure 2
Referring to FIG. 7A, similarly to FIG. 23A, an N-type single crystal silicon substrate 1 having a resistance value of about 0.1 Ω · cm is thermally oxidized to be made of silicon oxide having a thickness of about 600 nm. An insulating layer 2 is formed. Next, a contact hole CONT is formed in the insulating layer 2. Next, a polysilicon layer 3 'having a thickness of about 1 .mu.m is formed on the entire surface by a CVD method, and phosphorus ions are introduced into the polysilicon layer 3' to reduce its resistance. next,
Referring to FIG. 27B, similarly to FIG. 23B, the polysilicon layer 3 'is etched back by the RIE method using chlorine gas, whereby the polysilicon plug 3 is placed in the contact hole CONT. Can be embedded in Next, referring to FIG. 27C, the TiN layer is formed into a reactive D layer.
It is formed by a C sputtering method. Next, the TiN layer is patterned by a plasma etching method using a mixed gas of chlorine and oxygen, thereby forming a silicon diffusion-resistant conductive layer 4 made of TiN.
【００２７】次に、図２８の（Ａ）を参照すると、反応
性ＤＣスパッタリング法によりＲｕＯ2 ／Ｒｕ層を形成
する。次いで、塩素及び酸素の混合ガスを用いたＥＣＲ
プラズマエッチング法によりＲｕＯ2 ／Ｒｕ層をエッチ
ングしてＲｕＯ2 （５００ｎｍ）／Ｒｕ（５０ｎｍ）よ
りなる耐酸化性導電層５を形成する。次に、図２８の
（Ｂ）を参照すると、図２５の（Ａ）と同様に、Ｂａ
（ＤＰＭ）2 、Ｓｒ（ＤＰＭ）2 、Ｔｉ（ｉ−ＯＣ3 Ｈ
7 ）及び酸素ガスを用いたＥＣＲ−ＭＯＣＶＤ法により
全面に約１００ｎｍ厚さのＢＳＴよりなる高誘電率層６
を形成する。なお、このとき、基板温度は４００〜７０
０℃とされ、ガス圧力は約７ｍＴｏｒｒとされる。最後
に、図２８の（Ｃ）を参照すると、図２５の（Ｂ）と同
様に、Ａｒガスを用いたＤＣスパッタリング法により全
面にＡｌ（１μｍ）／ＴｉＮ（５０ｎｍ）よりなる上部
電極層７を形成する。次いで、上部電極層７は塩素ガス
を用いたＲＩＥ法によりエッチングされ、図３の薄膜キ
ャパシタが得られることになる。Next, referring to FIG. 28A, a RuO 2 / Ru layer is formed by a reactive DC sputtering method. Next, ECR using a mixed gas of chlorine and oxygen
The oxidation resistant conductive layer 5 of RuO 2 (500 nm) / Ru (50 nm) is formed by etching the RuO 2 / Ru layer by the plasma etching method. Next, referring to (B) of FIG. 28, similarly to (A) of FIG.
(DPM) 2 , Sr (DPM) 2 , Ti (i-OC 3 H
7 ) A high dielectric constant layer 6 of BST having a thickness of about 100 nm is entirely formed by ECR-MOCVD using oxygen gas.
To form At this time, the substrate temperature is 400 to 70.
The temperature is set to 0 ° C., and the gas pressure is set to about 7 mTorr. Finally, referring to FIG. 28C, similarly to FIG. 25B, the upper electrode layer 7 made of Al (1 μm) / TiN (50 nm) is entirely formed by a DC sputtering method using Ar gas. Form. Next, the upper electrode layer 7 is etched by the RIE method using chlorine gas, and the thin film capacitor of FIG. 3 is obtained.
【００２８】なお、図２７の（Ｃ）に示す工程におい
て、図２９の（Ａ）に示すごとく、ＴｉＮ層４’の形成
の前に、ＴｉＳｉ2 よりなるシリコンコンタクト層９を
形成する。これにより、図１０の薄膜キャパシタを得る
ことができる。また、図２９の（Ｂ）に示すごとく、Ｔ
ｉＮ層４’の形成の前に、Ｔｉ層（図示せず）を形成
し、窒素雰囲気中で約７００℃の急速ランプ加熱を約３
０ｓ行うと、ポリシリコンプラグ３上にＴｉＳｉ2 より
なるシリコンコンタクト層９が形成される。次いで、Ｔ
ｉＮ層４’を形成する。これにより、図１７を示す薄膜
キャパシタが得られることになる。In the step shown in FIG. 27C, as shown in FIG. 29A, before forming the TiN layer 4 ', a silicon contact layer 9 made of TiSi 2 is formed. Thereby, the thin film capacitor of FIG. 10 can be obtained. Further, as shown in FIG.
Before the formation of the iN layer 4 ', a Ti layer (not shown) is formed, and a rapid lamp heating at about 700 ° C. in a nitrogen atmosphere is performed for about 3 hours.
After 0 s, a silicon contact layer 9 made of TiSi 2 is formed on the polysilicon plug 3. Then, T
An iN layer 4 'is formed. As a result, a thin film capacitor shown in FIG. 17 is obtained.
【００２９】次に、図３１の（Ａ）を参照すると、耐シ
リコン拡散導電層４の側面のみをアンモニア過水、硝酸
過水あるいは塩酸過水で選択的にエッチングする。次
に、図３１の（Ｂ）を参照すると、図２４の（Ａ）と同
様に、窒化シリコン層８’をＣＶＤ法により形成する。
次に、図３１の（Ｃ）を参照すると、塩素ガスを用いた
ＲＩＥ法によりエッチバックし、これにより、窒化シリ
コンよりなる側壁絶縁スペーサ８を形成する。この場
合、側壁絶縁スペーサ８は耐酸化性導電層５の下に位置
している。すなわち、側壁絶縁スペーサ８は耐シリコン
拡散導電層４の側壁を覆っており、耐酸化性導電層５の
側壁は側壁絶縁スペーサ８によって覆われていない。Next, referring to (A) in FIG. 31, selectively etch only the side surface of the anti-silicon diffusion conductive layer 4 ammonia hydrogen peroxide, nitric acid peroxide or hydrochloric acid-hydrogen peroxide water. Next, referring to FIG. 31B, similarly to FIG. 24A, a silicon nitride layer 8 'is formed by a CVD method.
Next, referring to FIG. 31C, etch back is performed by the RIE method using chlorine gas, thereby forming the sidewall insulating spacer 8 made of silicon nitride. In this case, the sidewall insulating spacer 8 is located below the oxidation-resistant conductive layer 5. That is, the side wall insulating spacer 8 covers the side wall of the silicon diffusion resistant conductive layer 4, and the side wall of the oxidation resistant conductive layer 5 is not covered by the side wall insulating spacer 8.
【００３０】次に、図３２の（Ａ）を参照すると、図２
８の（Ｂ）と同様に、Ｂａ（ＤＰＭ）2 、Ｓｒ（ＤＰ
Ｍ）2 、Ｔｉ（ｉ−ＯＣ3 Ｈ7 ）及び酸素ガスを用いた
ＥＣＲ−ＭＯＣＶＤ法により全面に約１００ｎｍ厚さの
ＢＳＴよりなる高誘電率層６を形成する。なお、このと
き、基板温度は４００〜７００℃とされ、ガス圧力は約
７ｍＴｏｒｒとされる。最後に、図３２の（Ｂ）を参照
すると、図２８の（Ｃ）と同様に、Ａｒガスを用いたＤ
Ｃスパッタリング法により全面にＡｌ（１μｍ）／Ｔｉ
Ｎ（５０ｎｍ）よりなる上部電極層７を形成する。次い
で、上部電極層７は塩素ガスを用いたＲＩＥ法によりエ
ッチングされ、図４の薄膜キャパシタが得られることに
なる。Next, referring to FIG. 32A, FIG.
8 (B), Ba (DPM) 2 , Sr (DP
M) 2, to form a Ti (i-OC 3 H 7 ) and high dielectric layer 6 made of BST of about 100nm thick on the entire surface by ECR-MOCVD method using an oxygen gas. At this time, the substrate temperature is set to 400 to 700 ° C., and the gas pressure is set to about 7 mTorr. Finally, referring to FIG. 32B , similar to FIG. 28C, D using Ar gas is used.
Al (1 μm) / Ti over the entire surface by C sputtering
An upper electrode layer 7 made of N (50 nm) is formed. Next, the upper electrode layer 7 is etched by the RIE method using chlorine gas, and the thin film capacitor of FIG. 4 is obtained.
【００３１】なお、図３０の（Ｃ）に示す工程におい
て、図３３の（Ａ）に示すごとく、ＴｉＮ層４’の形成
の前に、ＴｉＳｉ2 よりなるシリコンコンタクト層９を
形成する。これにより、図１１の薄膜キャパシタを得る
ことができる。また、図３３の（Ｂ）に示すごとく、Ｔ
ｉＮ層４’の形成の前に、Ｔｉ層（図示せず）を形成
し、窒素雰囲気中で約７００℃の急速ランプ加熱を約３
０ｓ行うと、ポリシリコンプラグ３上にＴｉＳｉ2 より
なるシリコンコンタクト層９が形成される。次いで、Ｔ
ｉＮ層４’を形成する。これにより、図１８に示す薄膜
キャパシタが得られることになる。In the step shown in FIG. 30C, as shown in FIG. 33A, before forming the TiN layer 4 ', a silicon contact layer 9 made of TiSi 2 is formed. Thereby, the thin film capacitor of FIG. 11 can be obtained. Further, as shown in FIG.
Before the formation of the iN layer 4 ', a Ti layer (not shown) is formed, and a rapid lamp heating at about 700 ° C. in a nitrogen atmosphere is performed for about 3 hours.
After 0 s, a silicon contact layer 9 made of TiSi 2 is formed on the polysilicon plug 3. Then, T
An iN layer 4 'is formed. Thereby, the thin film capacitor shown in FIG. 18 is obtained.
【００３２】なお、図３０の（Ｃ）に示す工程におい
て、図３３の（Ａ）に示すごとく、ＴｉＮ層４’の形成
の前に、ＴｉＳｉ2 よりなるシリコンコンタクト層９を
形成する。これにより、図１１の薄膜キャパシタを得る
ことができる。また、図３３の（Ｂ）に示すごとく、Ｔ
ｉＮ層４’の形成の前に、Ｔｉ層（図示せず）を形成
し、窒素雰囲気中で約７００℃の急速ランプ加熱を約３
０ｓ行うと、ポリシリコンプラグ３上にＴｉＳｉ2 より
なるシリコンコンタクト層９が形成される。次いで、Ｔ
ｉＮ層４’を形成する。これにより、図１８を示す薄膜
キャパシタが得られることになる。In the step shown in FIG. 30C, as shown in FIG. 33A, before the formation of the TiN layer 4 ', a silicon contact layer 9 of TiSi 2 is formed. Thereby, the thin film capacitor of FIG. 11 can be obtained. Further, as shown in FIG.
Before the formation of the iN layer 4 ', a Ti layer (not shown) is formed, and a rapid lamp heating at about 700 ° C. in a nitrogen atmosphere is performed for about 3 hours.
After 0 s, a silicon contact layer 9 made of TiSi 2 is formed on the polysilicon plug 3. Then, T
An iN layer 4 'is formed. Thus, the thin film capacitor shown in FIG. 18 is obtained.
【００３３】図３４、図３５、図３６は図５の薄膜キャ
パシタの製造方法を説明するための断面図である。始め
に、図３４の（Ａ）を参照すると図２３の（Ａ）と同様
に、約０．１Ω・ｃｍの抵抗値を有するＮ型単結晶シリ
コン基板１を熱酸化して約６００ｎｍ厚さの酸化シリコ
ンよりなる絶縁層２を形成する。次いで、絶縁層２にコ
ンタクトホールＣＯＮＴを形成する。次いで、ＣＶＤ法
により全面に約１μｍ厚さのポリシリコン層３’を形成
し、これにりんイオンを導入してその抵抗値を下げる。
次に、図３４の（Ｂ）を参照すると、図２３の（Ｂ）と
同様に、塩素ガスを用いてＲＩＥ法によりポリシリコン
層３’をエッチバックし、これにより、ポリシリコンプ
ラグ３をコンタクトホールＣＯＮＴ内に埋め込める。こ
の場合、ポリシリコンプラグ３の上面は絶縁層２の上面
より約１００ｎｍだけ低くされている。次に、図３４の
（Ｃ）を参照すると、約６００ｎｍ厚さのＴｉＮ層４’
をアルゴン及び窒素の混合ガスを用いた反応性ＤＣスパ
ッタリング法により形成する。FIGS. 34, 35 and 36 are sectional views for explaining a method of manufacturing the thin film capacitor of FIG. First, referring to FIG. 34A, similarly to FIG. 23A, an N-type single crystal silicon substrate 1 having a resistance value of about 0.1 Ω · cm is thermally oxidized to a thickness of about 600 nm. An insulating layer 2 made of silicon oxide is formed. Next, a contact hole CONT is formed in the insulating layer 2. Next, a polysilicon layer 3 'having a thickness of about 1 .mu.m is formed on the entire surface by a CVD method, and phosphorus ions are introduced into the polysilicon layer 3' to reduce its resistance.
Next, referring to FIG. 34B, similarly to FIG. 23B, the polysilicon layer 3 'is etched back by the RIE method using chlorine gas, so that the polysilicon plug 3 is contacted. It can be embedded in the hole CONT. In this case, the upper surface of the polysilicon plug 3 is lower than the upper surface of the insulating layer 2 by about 100 nm. Next, referring to FIG. 34C, a TiN layer 4 'having a thickness of about 600 nm is formed.
Is formed by a reactive DC sputtering method using a mixed gas of argon and nitrogen.
【００３４】次に、図３６の（Ａ）を参照すると、図２
５の（Ａ）と同様に、Ｂａ（ＤＰＭ）2 、Ｓｒ（ＤＰ
Ｍ）2 、Ｔｉ（ｉ−ＯＣ3 Ｈ7 ）及び酸素ガスを用いた
ＥＣＲ−ＭＯＣＶＤ法により全面に約１００ｎｍ厚さの
ＢＳＴよりなる高誘電率層６を形成する。なお、このと
き、基板温度は４００〜７００℃とされ、ガス圧力は約
７ｍＴｏｒｒとされる。最後に、図３６の（Ｂ）を参照
すると、図２５の（Ｂ）と同様に、Ａｒガスを用いたＤ
Ｃスパッタリング法により全面にＡｌ（１μｍ）／Ｔｉ
Ｎ（５０ｎｍ）よりなる上部電極層７を形成する。次い
で、上部電極層７は塩素ガスを用いたＲＩＥ法によりエ
ッチングされ、図５の薄膜キャパシタが得られることに
なる。Next, referring to FIG. 36A, FIG.
5 (A), Ba (DPM) 2 , Sr (DP
M) 2, to form a Ti (i-OC 3 H 7 ) and high dielectric layer 6 made of BST of about 100nm thick on the entire surface by ECR-MOCVD method using an oxygen gas. At this time, the substrate temperature is set to 400 to 700 ° C., and the gas pressure is set to about 7 mTorr. Finally, referring to FIG. 36B, similar to FIG. 25B, D using Ar gas is used.
Al (1 μm) / Ti over the entire surface by C sputtering
An upper electrode layer 7 made of N (50 nm) is formed. Next, the upper electrode layer 7 is etched by the RIE method using chlorine gas, and the thin film capacitor of FIG. 5 is obtained.
【００３５】次に、図３６の（Ａ）を参照すると、図２
５の（Ａ）と同様に、Ｂａ（ＤＰＭ）2 、Ｓｒ（ＤＰ
Ｍ）2 、Ｔｉ（ｉ−ＯＣ3 Ｈ7 ）及び酸素ガスを用いた
ＥＣＲ−ＭＯＣＶＤ法により全面に約１００ｎｍ厚さの
ＢＳＴよりなる高誘電率層６を形成する。なお、このと
き、基板温度は４００〜７００℃とされ、ガス圧力は約
７ｍＴｏｒｒとされる。最後に、図３６の（Ｂ）を参照
すると、図２５の（Ｂ）と同様に、Ａｒガスを用いたＤ
Ｃスパッタリング法により全面にＡｌ（１μｍ）／Ｔｉ
Ｎ（５０ｎｍ）よりなる上部電極層７を形成する。次い
で、上部電極層７は塩素ガスを用いたＲＩＥ法によりエ
ッチングされ、図３の薄膜キャパシタが得られることに
なる。Next, referring to FIG. 36A, FIG.
5 (A), Ba (DPM) 2 , Sr (DP
M) 2, to form a Ti (i-OC 3 H 7 ) and high dielectric layer 6 made of BST of about 100nm thick on the entire surface by ECR-MOCVD method using an oxygen gas. At this time, the substrate temperature is set to 400 to 700 ° C., and the gas pressure is set to about 7 mTorr. Finally, referring to FIG. 36B, similar to FIG. 25B, D using Ar gas is used.
Al (1 μm) / Ti over the entire surface by C sputtering
An upper electrode layer 7 made of N (50 nm) is formed. Next, the upper electrode layer 7 is etched by the RIE method using chlorine gas, and the thin film capacitor of FIG. 3 is obtained.
【００３６】なお、図３４の（Ｃ）に示す工程におい
て、ＴｉＮ層４’の形成の前に、ＴｉＳｉ2 よりなるシ
リコンコンタクト層９を形成する。これにより、図１９
の薄膜キャパシタを得ることができる。また、図３７の
（Ａ）に示すごとく、ＴｉＮ層４’の形成の前に、約１
００ｎｍ厚さのＴｉ層４ａをＤＣスパッタリング法によ
り形成する。次いで、図３７の（Ｂ）に示すごとく、窒
素雰囲気中で約７００℃の急速ランプ加熱を約３０ｓ行
うと、ポリシリコンプラグ３上のみにＴｉＳｉ2 よりな
るシリコンコンタクト層９が形成され、また、同時に、
Ｔｉ層４ａはＴｉＮ層４ｂに変換される。次いで、図３
７の（Ｃ）に示すごとく、ＴｉＮ層４’が形成される。
これにより、図１２の薄膜キャパシタを得ることができ
る。In the step shown in FIG. 34C, a silicon contact layer 9 made of TiSi 2 is formed before forming the TiN layer 4 '. As a result, FIG.
Can be obtained. Further, as shown in FIG. 37A, before forming the TiN layer 4 ′, about 1
A 00 nm thick Ti layer 4a is formed by DC sputtering. Next, as shown in FIG. 37B, when rapid lamp heating at about 700 ° C. is performed for about 30 seconds in a nitrogen atmosphere, a silicon contact layer 9 made of TiSi 2 is formed only on the polysilicon plug 3. at the same time,
The Ti layer 4a is converted to a TiN layer 4b. Then, FIG.
As shown in FIG. 7C, a TiN layer 4 'is formed.
Thereby, the thin film capacitor of FIG. 12 can be obtained.
【００３７】次に、図３９の（Ａ）を参照すると、コロ
イダルシリカを用いたＣＭＰ法により耐シリコン拡散層
４上の絶縁層２を除去し、耐シリコン拡散導電層４を絶
縁層２から露出させる。次に、図３９の（Ｂ）を参照す
ると、図３５の（Ｂ）と同様に、反応性ＤＣスパッタリ
ング法によりＲｕＯ2 ／Ｒｕ層を形成する。次いで、塩
素及び酸素の混合ガスを用いたＥＣＲプラズマエッチン
グ法によりＲｕＯ2 ／Ｒｕ層をエッチングしてＲｕＯ2
（５００ｎｍ）／Ｒｕ（５０ｎｍ）よりなる耐酸化性導
電層５を形成する。Next, referring to FIG. 39A, a silicon-resistant diffusion layer is formed by a CMP method using colloidal silica.
The insulating layer 2 on the insulating layer 4 is removed, and the silicon diffusion-resistant conductive layer 4 is exposed from the insulating layer 2. Next, referring to FIG. 39B, a RuO 2 / Ru layer is formed by a reactive DC sputtering method as in FIG. 35B. Then, RuO 2 are etched RuO 2 / Ru layer by ECR plasma etching method using a mixed gas of chlorine and oxygen
An oxidation resistant conductive layer 5 of (500 nm) / Ru (50 nm) is formed.
【００３８】次に、図３９の（Ａ）を参照すると、コロ
イダルシリカを用いたＣＭＰ法により絶縁層２上のＴｉ
Ｎ層４’を除去し、耐シリコン拡散導電層４を絶縁層２
から露出させる。次に、図３９の（Ｂ）を参照すると、
図３５の（Ｂ）と同様に、反応性ＤＣスパッタリング法
によりＲｕＯ2 ／Ｒｕ層を形成する。次いで、塩素及び
酸素の混合ガスを用いたＥＣＲプラズマエッチング法に
よりＲｕＯ2 ／Ｒｕ層をエッチングしてＲｕＯ2 （５０
０ｎｍ）／Ｒｕ（５０ｎｍ）よりなる耐酸化性導電層５
を形成する。Next, referring to FIG. 39A, the Ti on the insulating layer 2 is formed by a CMP method using colloidal silica.
The N layer 4 'is removed, and the silicon diffusion resistant conductive layer 4 is
To expose. Next, referring to FIG.
As in the case of FIG. 35B, a RuO 2 / Ru layer is formed by a reactive DC sputtering method. Next, the RuO 2 / Ru layer is etched by an ECR plasma etching method using a mixed gas of chlorine and oxygen, and RuO 2 (50
0 nm) / Ru (50 nm) oxidation-resistant conductive layer 5
To form
【００３９】なお、図３８の（Ａ）に示す工程におい
て、図４１に示すごとく、ＴｉＮ層４’の形成の前に、
約１００ｎｍ厚さのＴｉ層をＤＣスパッタリング法によ
り形成する。次いで、窒素雰囲気中で約７００℃の急速
ランプ加熱を約３０ｓ行うと、ポリシリコン層３’上の
みに、ＴｉＳｉ2 よりなるシリコンコンタクト層９が形
成され、また、同時に、Ｔｉ層はＴｉＮ層に変換され
る。次いで、ＴｉＮ層４’が形成される。これにより、
図１２の薄膜キャパシタを得ることができる。In the step shown in FIG. 38A, as shown in FIG. 41 , before forming the TiN layer 4 ',
A Ti layer having a thickness of about 100 nm is formed by DC sputtering. Next, when a rapid lamp heating of about 700 ° C. is performed in a nitrogen atmosphere for about 30 seconds, a silicon contact layer 9 made of TiSi 2 is formed only on the polysilicon layer 3 ′, and at the same time, the Ti layer becomes a TiN layer. Is converted. Next, a TiN layer 4 'is formed. This allows
It is possible to obtain a thin film capacitor of FIG 2.
【００４０】図４２、図４３、図４４は図６の薄膜キャ
パシタの製造方法を説明するための断面図である。始め
に、図４２の（Ａ）を参照すると、図３４の（Ａ）と同
様に、約０．１Ω・ｃｍの抵抗値を有するＮ型単結晶シ
リコン基板１を熱酸化して約６００ｎｍ厚さの酸化シリ
コンよりなる絶縁層２を形成する。次いで、絶縁層２に
コンタクトホールＣＯＮＴを形成する。次いで、ＣＶＤ
法により全面に約１μｍ厚さのポリシリコン層３’を形
成し、これにりんイオンを導入してその抵抗値を下げ
る。次に、図４２の（Ｂ）を参照すると、図３４の
（Ｂ）と同様に、塩素ガスを用いてＲＩＥ法によりポリ
シリコン層３’をエッチバックし、これにより、ポリシ
リコンプラグ３をコンタクトホールＣＯＮＴ内に埋め込
める。この場合、ポリシリコンプラグ３の上面は絶縁層
２の上面より著しく低くされている。次に、図４２
（Ｃ）を参照すると、図３４の（Ｃ）と同様に、約６０
０ｎｍ厚さのＴｉＮ層４’をアルゴン及び窒素の混合ガ
スを用いた反応性ＤＣスパッタリング法により形成す
る。FIGS. 42, 43 and 44 are sectional views for explaining a method of manufacturing the thin film capacitor of FIG. First, referring to FIG. 42A , similarly to FIG. 34A, an N-type single crystal silicon substrate 1 having a resistance of about 0.1 Ω · cm is thermally oxidized to a thickness of about 600 nm. The insulating layer 2 made of silicon oxide is formed. Next, a contact hole CONT is formed in the insulating layer 2. Then, CVD
A polysilicon layer 3 'having a thickness of about 1 .mu.m is formed on the entire surface by a method, and phosphorus ions are introduced into the polysilicon layer 3' to reduce its resistance. Next, referring to FIG. 42B, similarly to FIG. 34B, the polysilicon layer 3 'is etched back by the RIE method using chlorine gas, thereby contacting the polysilicon plug 3 with the polysilicon layer 3'. It can be embedded in the hole CONT. In this case, the upper surface of the polysilicon plug 3 is significantly lower than the upper surface of the insulating layer 2. Next, FIG.
Referring to FIG. 34C, similar to FIG.
A TiN layer 4 'having a thickness of 0 nm is formed by a reactive DC sputtering method using a mixed gas of argon and nitrogen.
【００４１】図４２、図４３、図４４は図６の薄膜キャ
パシタの製造方法を説明するための断面図である。始め
に、図４０の（Ａ）を参照すると、図３４の（Ａ）と同
様に、約０．１Ω・ｃｍの抵抗値を有するＮ型単結晶シ
リコン基板１を熱酸化して約６００ｎｍ厚さの酸化シリ
コンよりなる絶縁層２を形成する。次いで、絶縁層２に
コンタクトホールＣＯＮＴを形成する。次いで、ＣＶＤ
法により全面に約１μｍ厚さのポリシリコン層３’を形
成し、これにりんイオンを導入してその抵抗値を下げ
る。次に、図４２の（Ｂ）を参照すると、図３４の
（Ｂ）と同様に、塩素ガスを用いてＲＩＥ法によりポリ
シリコン層３’をエッチバックし、これにより、ポリシ
リコンプラグ３をコンタクトホールＣＯＮＴ内に埋め込
める。この場合、ポリシリコンプラグ３の上面は絶縁層
２の上面より著しく低くされている。次に、図４２
（Ｃ）を参照すると、図３４の（Ｃ）と同様に、約６０
０ｎｍ厚さのＴｉＮ層４’をアルゴン及び窒素の混合ガ
スを用いた反応性ＤＣスパッタリング法により形成す
る。FIGS. 42, 43 and 44 are cross-sectional views for explaining a method of manufacturing the thin film capacitor of FIG. First, referring to FIG. 40A, similarly to FIG. 34A, an N-type single crystal silicon substrate 1 having a resistance of about 0.1 Ω · cm is thermally oxidized to a thickness of about 600 nm. The insulating layer 2 made of silicon oxide is formed. Next, a contact hole CONT is formed in the insulating layer 2. Then, CVD
A polysilicon layer 3 'having a thickness of about 1 .mu.m is formed on the entire surface by a method, and phosphorus ions are introduced into the polysilicon layer 3' to reduce its resistance. Next, referring to FIG. 42B, similarly to FIG. 34B, the polysilicon layer 3 'is etched back by the RIE method using chlorine gas, thereby contacting the polysilicon plug 3 with the polysilicon layer 3'. It can be embedded in the hole CONT. In this case, the upper surface of the polysilicon plug 3 is significantly lower than the upper surface of the insulating layer 2. Next, FIG.
Referring to FIG. 34C, similar to FIG.
A TiN layer 4 'having a thickness of 0 nm is formed by a reactive DC sputtering method using a mixed gas of argon and nitrogen.
【００４２】なお、図４２の（Ｃ）に示す工程におい
て、ＴｉＮ層４’の形成の前に、ＴｉＳｉ2 よりなるシ
リコンコンタクト層９を形成する。これにより、図２０
の薄膜キャパシタを得ることができる。また、図４５の
（Ａ）に示すごとく、ＴｉＮ層４’の形成の前に、約１
００ｎｍ厚さのＴｉ層４ａをＤＣスパッタリング法によ
り形成する。次いで、図４５の（Ｂ）に示すごとく、窒
素雰囲気中で約７００℃の急速ランプ加熱を約３０ｓ行
うと、ポリシリコンプラグ３上のみに、 ＴｉＳｉ2 よ
りなるシリコンコンタクト層９が形成され、また、同時
に、Ｔｉ層４ａはＴｉＮ層４ｂに変換される。次いで、
図４５の（Ｃ）に示すごとく、ＴｉＮ層４’が形成され
る。これにより、図１３の薄膜キャパシタを得ることが
できる。In the step shown in FIG. 42C, before forming the TiN layer 4 ', a silicon contact layer 9 made of TiSi 2 is formed. As a result, FIG.
Can be obtained. Further, as shown in FIG. 45A, before forming the TiN layer 4 ′, about 1
A 00 nm thick Ti layer 4a is formed by DC sputtering. Next, as shown in FIG. 45B, when a rapid lamp heating at about 700 ° C. is performed for about 30 seconds in a nitrogen atmosphere, a silicon contact layer 9 made of TiSi 2 is formed only on the polysilicon plug 3. At the same time, the Ti layer 4a is converted to a TiN layer 4b. Then
As shown in FIG. 45C, a TiN layer 4 'is formed. Thereby, the thin film capacitor of FIG. 13 can be obtained.
【００４３】次に、図４４の（Ａ）を参照すると、図３
６の（Ａ）と同様に、Ｂａ（ＤＰＭ）2 、Ｓｒ（ＤＰ
Ｍ）2 、Ｔｉ（ｉ−ＯＣ3 Ｈ7 ）及び酸素ガスを用いた
ＥＣＲ−ＭＯＣＶＤ法により全面に約１００ｎｍ厚さの
ＢＳＴよりなる高誘電率層６を形成する。なお、このと
き、基板温度は４００〜７００℃とされ、ガス圧力は約
７ｍＴｏｒｒとされる。最後に、図４４の（Ｂ）を参照
すると、図３６の（Ｂ）と同様に、Ａｒガスを用いたＤ
Ｃスパッタリング法により全面にＡｌ（１μｍ）／Ｔｉ
Ｎ（５０ｎｍ）よりなる上部電極層７を形成する。次い
で、上部電極層７は塩素ガスを用いたＲＩＥ法によりエ
ッチングされ、図６の薄膜キャパシタが得られることに
なる。Next, referring to FIG. 44A, FIG.
6 (A), Ba (DPM) 2 , Sr (DP
M) 2, to form a Ti (i-OC 3 H 7 ) and high dielectric layer 6 made of BST of about 100nm thick on the entire surface by ECR-MOCVD method using an oxygen gas. At this time, the substrate temperature is set to 400 to 700 ° C., and the gas pressure is set to about 7 mTorr. Finally, referring to FIG. 44B, similar to FIG. 36B, D using Ar gas is used.
Al (1 μm) / Ti over the entire surface by C sputtering
An upper electrode layer 7 made of N (50 nm) is formed. Next, the upper electrode layer 7 is etched by the RIE method using chlorine gas, and the thin film capacitor of FIG. 6 is obtained.
【００４４】なお、図４２の（Ｃ）に示す工程におい
て、ＴｉＮ層４’の形成の前に、ＴｉＳｉ2 よりなるシ
リコンコンタクト層９を形成する。これにより、図２０
の薄膜キャパシタを得ることができる。また、図４５の
（Ａ）に示すごとく、ＴｉＮ層４’の形成の前に、約１
００ｎｍ厚さのＴｉ層４ａをＤＣスパッタリング法によ
り形成する。次いで、図４５の（Ｂ）に示すごとく、窒
素雰囲気中で約７００℃の急速ランプ加熱を約３Ｄｓ行
うと、ポリシリコンプラグ３上のみに、 ＴｉＳｉ2 よ
りなるシリコンコンタクト層９が形成され、また、同時
に、Ｔｉ層４ａはＴｉＮ層４ｂに変換される。次いで、
図４５の（Ｃ）に示すごとく、ＴｉＮ層４’が形成され
る。これにより、図１３の薄膜キャパシタを得ることが
できる。In the step shown in FIG. 42C, before forming the TiN layer 4 ', a silicon contact layer 9 made of TiSi 2 is formed. As a result, FIG.
Can be obtained. Further, as shown in FIG. 45A, before forming the TiN layer 4 ′, about 1
A 00 nm thick Ti layer 4a is formed by DC sputtering. Next, as shown in FIG. 45B, when a rapid lamp heating of about 700 ° C. is performed for about 3 Ds in a nitrogen atmosphere, a silicon contact layer 9 made of TiSi 2 is formed only on the polysilicon plug 3. At the same time, the Ti layer 4a is converted to a TiN layer 4b. Then
As shown in FIG. 45C, a TiN layer 4 'is formed. Thereby, the thin film capacitor of FIG. 13 can be obtained.
【００４５】なお、図４６の（Ａ）に示す工程におい
て、ＴｉＮ層４’の形成の前に、ＴｉＳｉ2 よりなるシ
リコンコンタクト層９を形成する。これにより、図２１
の薄膜キャパシタを得ることができる。また、図４８の
（Ａ）に示すごとく、ＴｉＮ層４’の形成の前に、約１
００ｎｍ厚さのＴｉ層４ａをＤＣスパッタリング法によ
り形成する。次いで、図４８の（Ｂ）に示すごとく、窒
素雰囲気中で約７００℃の急速ランプ加熱を約３０ｓ行
うと、シリコン基板１上のみにＴｉＳｉ2 よりなるシリ
コンコンタクト層９が形成され、また、同時に、Ｔｉ層
４ａはＴｉＮ層４ｂに変換される。次いで、図４８の
（Ｃ）に示すごとく、ＴｉＮ層４’が形成される。これ
により、図１４の薄膜キャパシタを得ることができる。[0045] In the step shown in (A) of FIG. 46, prior to formation of the TiN layer 4 'to form a silicon contact layer 9 made of TiSi 2. As a result, FIG.
Can be obtained. Also, as shown in FIG. 48A, before forming the TiN layer 4 ′, about 1
A 00 nm thick Ti layer 4a is formed by DC sputtering. Next, as shown in FIG. 48B, when a rapid lamp heating at about 700 ° C. is performed for about 30 seconds in a nitrogen atmosphere, a silicon contact layer 9 made of TiSi 2 is formed only on the silicon substrate 1 and at the same time. , Ti layer 4a is converted to TiN layer 4b. Next, as shown in FIG. 48C, a TiN layer 4 'is formed. Thereby, the thin film capacitor of FIG. 14 can be obtained.
【００４６】次に、図４７の（Ａ）を参照すると、図３
６の（Ａ）と同様に、Ｂａ（ＤＰＭ）2 、Ｓｒ（ＤＰ
Ｍ）2 、Ｔｉ（ｉ−ＯＣ3 Ｈ7 ）及び酸素ガスを用いた
ＥＣＲ−ＭＯＣＶＤ法により全面に約１００ｎｍ厚さの
ＢＳＴよりなる高誘電率層６を形成する。なお、このと
き、基板温度は４００〜７００℃とされ、ガス圧力は約
７ｍＴｏｒｒとされる。最後に、図４７の（Ｂ）を参照
すると、図３６の（Ｂ）と同様に、Ａｒガスを用いたＤ
Ｃスパッタリング法により全面にＡｌ（１μｍ）／Ｔｉ
Ｎ（５０ｎｍ）よりなる上部電極層７を形成する。次い
で、上部電極層７は塩素ガスを用いたＲＩＥ法によりエ
ッチングされ、図７の薄膜キャパシタが得られることに
なる。Next, referring to FIG. 47A, FIG.
6 (A), Ba (DPM) 2 , Sr (DP
M) 2, to form a Ti (i-OC 3 H 7 ) and high dielectric layer 6 made of BST of about 100nm thick on the entire surface by ECR-MOCVD method using an oxygen gas. At this time, the substrate temperature is set to 400 to 700 ° C., and the gas pressure is set to about 7 mTorr. Finally, referring to FIG. 47B, similar to FIG. 36B, D using Ar gas is used.
Al (1 μm) / Ti over the entire surface by C sputtering
An upper electrode layer 7 made of N (50 nm) is formed. Next, the upper electrode layer 7 is etched by the RIE method using chlorine gas, and the thin film capacitor of FIG. 7 is obtained.
【００４７】なお、図４６の（Ｃ）に示す工程におい
て、ＴｉＮ層４’の形成の前に、ＴｉＳｉ2 よりなるシ
リコンコンタクト層９を形成する。これにより、図２１
の薄膜キャパシタを得ることができる。また、図４８の
（Ａ）に示すごとく、ＴｉＮ層４’の形成の前に、約１
００ｎｍ厚さのＴｉ層４ａをＤＣスパッタリング法によ
り形成する。次いで、図４８の（Ｂ）に示すごとく、窒
素雰囲気中で約７００℃の急速ランプ加熱を約３０ｓ行
うと、シリコン基板１上のみにＴｉＳｉ2 よりなるシリ
コンコンタクト層９が形成され、また、同時に、Ｔｉ層
４ａはＴｉＮ層４ｂに変換される。次いで、図４８の
（Ｃ）に示すごとく、ＴｉＮ層４’が形成される。これ
により、図１４の薄膜キャパシタを得ることができる。In the step shown in FIG. 46C, before forming the TiN layer 4 ', a silicon contact layer 9 made of TiSi 2 is formed. As a result, FIG.
Can be obtained. Also, as shown in FIG. 48A, before forming the TiN layer 4 ′, about 1
A 00 nm thick Ti layer 4a is formed by DC sputtering. Next, as shown in FIG. 48B, when a rapid lamp heating at about 700 ° C. is performed for about 30 seconds in a nitrogen atmosphere, a silicon contact layer 9 made of TiSi 2 is formed only on the silicon substrate 1 and at the same time. , Ti layer 4a is converted to TiN layer 4b. Next, as shown in FIG. 48C, a TiN layer 4 'is formed. Thereby, the thin film capacitor of FIG. 14 can be obtained.
【００４８】図４９、図５０は図８の薄膜キャパシタの
製造方法を説明するための断面図である。始めに、図４
９の（Ａ）を参照すると図４６の（Ａ）と同様に、約
０．１Ω・ｃｍの抵抗値を有するＮ型単結晶シリコン基
板１を熱酸化して約６００ｎｍ厚さの酸化シリコンより
なる絶縁層２を形成する。次いで、絶縁層２にコンタク
トホールＣＯＮＴを形成する。次いで、約６００ｎｍ厚
さのＴｉＮ層４’をアルゴン及び窒素の混合ガスを用い
た反応性ＤＣスパッタリング法により形成する。次に、
図４９の（Ｂ）を参照すると、塩素を用いたＲＩＥ法に
より絶縁層２上のＴｉＮ層４’を除去し、ＴｉＮよりな
る耐シリコン拡散導電層４をコンタクトホールＣＯＮＴ
に完全に埋め込ませる。この場合、耐シリコン拡散導電
層４の高さは絶縁層により低い。次に、図４９の（Ｃ）
を参照すると、図４６の（Ｃ）と同様に、反応性ＤＣス
パッタリング法によりＲｕＯ2 ／Ｒｕ層を形成する。次
いで、塩素及び酸素の混合ガスを用いたＥＣＲプラズマ
エッチング法によりＲｕＯ2 ／Ｒｕ層をエッチングして
ＲｕＯ2 （５００ｎｍ）／Ｒｕ（５０ｎｍ）よりなる耐
酸化性導電層５を形成する。FIGS. 49 and 50 are sectional views for explaining a method of manufacturing the thin film capacitor of FIG. First, FIG.
Referring to FIG. 9A, similarly to FIG. 46A, an N-type single crystal silicon substrate 1 having a resistance value of about 0.1 Ω · cm is thermally oxidized to be made of silicon oxide having a thickness of about 600 nm. An insulating layer 2 is formed. Next, a contact hole CONT is formed in the insulating layer 2. Next, a TiN layer 4 'having a thickness of about 600 nm is formed by a reactive DC sputtering method using a mixed gas of argon and nitrogen. next,
Referring to FIG. 49B, the TiN layer 4 'on the insulating layer 2 is removed by the RIE method using chlorine, and the silicon diffusion resistant conductive layer 4 made of TiN is replaced with the contact hole CONT.
Completely embedded. In this case, the height of the silicon diffusion-resistant conductive layer 4 is lower than that of the insulating layer. Next, FIG.
Referring to FIG. 46, similarly to FIG. 46C, a RuO 2 / Ru layer is formed by a reactive DC sputtering method. Then, the RuO 2 / Ru layer is etched by an ECR plasma etching method using a mixed gas of chlorine and oxygen to form an oxidation-resistant conductive layer 5 of RuO 2 (500 nm) / Ru (50 nm).
【００４９】次に、図５０の（Ａ）を参照すると、図４
７の（Ａ）と同様に、Ｂａ（ＤＰＭ）2 、Ｓｒ（ＤＰ
Ｍ）2 、Ｔｉ（ｉ−ＯＣ3 Ｈ7 ）及び酸素ガスを用いた
ＥＣＲ−ＭＯＣＶＤ法により全面に約１００ｎｍ厚さの
ＢＳＴよりなる高誘電率層６を形成する。なお、このと
き、基板温度は４００〜７００℃とされ、ガス圧力は約
７ｍＴｏｒｒとされる。最後に、図５０の（Ｂ）を参照
すると、図４７の（Ｂ）と同様に、Ａｒガスを用いたＤ
Ｃスパッタリング法により全面にＡｌ（１μｍ）／Ｔｉ
Ｎ（５０ｎｍ）よりなる上部電極層７を形成する。次い
で、上部電極層７は塩素ガスを用いたＲＩＥ法によりエ
ッチングされ、図８の薄膜キャパシタが得られることに
なる。Next, referring to FIG. 50A, FIG.
7 (A), Ba (DPM) 2 , Sr (DP
M) 2, to form a Ti (i-OC 3 H 7 ) and high dielectric layer 6 made of BST of about 100nm thick on the entire surface by ECR-MOCVD method using an oxygen gas. At this time, the substrate temperature is set to 400 to 700 ° C., and the gas pressure is set to about 7 mTorr. Finally, referring to FIG. 50B, similar to FIG. 47B, D using Ar gas is used.
Al (1 μm) / Ti over the entire surface by C sputtering
An upper electrode layer 7 made of N (50 nm) is formed. Next, the upper electrode layer 7 is etched by the RIE method using chlorine gas, and the thin film capacitor of FIG. 8 is obtained.
【００５０】なお、図４９の（Ａ）に示す工程におい
て、ＴｉＮ層４’の形成の前に、ＴｉＳｉ2 よりなるシ
リコンコンタクト層９を形成する。これにより、図２２
の薄膜キャパシタを得ることができる。また、図４８の
（Ａ）に示すごとく、ＴｉＮ層４’の形成の前に、約１
００ｎｍ厚さのＴｉ層４ａをＤＣスパッタリング法によ
り形成する。次いで、図４８の（Ｂ）に示すごとく、窒
素雰囲気中で約７００℃の急速ランプ加熱を行うと、約
３０ｓ行うと、シリコン基板１上のみにＴｉＳｉ2 より
なるシリコンコンタクト層９が形成され、また、同時
に、Ｔｉ層４ａはＴｉＮ層４ｂに変換される。次いで、
図４８の（Ｃ）に示すごとく、ＴｉＮ層４’が形成され
る。これにより、図１５の薄膜キャパシタを得ることが
できる。In the step shown in FIG. 49A, a silicon contact layer 9 made of TiSi 2 is formed before forming the TiN layer 4 '. As a result, FIG.
Can be obtained. Also, as shown in FIG. 48A, before forming the TiN layer 4 ′, about 1
A 00 nm thick Ti layer 4a is formed by DC sputtering. Next, as shown in FIG. 48B, when a rapid lamp heating at about 700 ° C. is performed in a nitrogen atmosphere, a silicon contact layer 9 made of TiSi 2 is formed only on the silicon substrate 1 after about 30 seconds. At the same time, the Ti layer 4a is converted to a TiN layer 4b. Then
As shown in FIG. 48C, a TiN layer 4 'is formed. Thus, the thin film capacitor shown in FIG. 15 can be obtained.
【００５１】なお、上述の発明の実施の形態において
は、ポリシリコンプラグ３をＣＶＤ法により形成してい
るが、選択エピタキシャル成長法により形成してもよ
い。また、りんの代りにゲルマニウムを不純物として用
いることができる。また、耐シリコン拡散導電層は、Ｔ
ｉ、Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つの金属、ま
たはＴｉ、Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つの窒
化物、または窒素を含むＴｉ、Ｗ、Ｔａ、Ｍｏ、Ｎｉの
少なくとも１つの金属、またはＴｉ、Ｗ、Ｔａ、Ｍｏ、
Ｎｉの少なくとも１つのシリサイドより構成できる。こ
の場合、耐シリコン拡散導電層４とシリコンとの反応温
度が高導電率層６の形成のＥＣＲ−ＭＯＣＶＤ処理温度
４００〜７００℃より低ければよい。特に、耐シリコン
拡散導電層４が金属シリサイドよりなるときには、高融
点金属層たとえばＴｉを用いることにより、シリコンコ
ンタクト層９を耐シリコン拡散導電層４と自己整合的に
形成できる。Although the polysilicon plug 3 is formed by the CVD method in the embodiment of the present invention, it may be formed by the selective epitaxial growth method. Also, germanium can be used as an impurity instead of phosphorus. Further, the silicon diffusion-resistant conductive layer is made of T
At least one metal of i, W, Ta, Mo, Ni, or at least one nitride of Ti, W, Ta, Mo, Ni, or at least one metal of Ti, W, Ta, Mo, Ni containing nitrogen , Or Ti, W, Ta, Mo,
It can be composed of at least one silicide of Ni. In this case, the reaction temperature between the silicon diffusion-resistant conductive layer 4 and silicon may be lower than the ECR-MOCVD processing temperature 400 to 700 ° C. for forming the high conductivity layer 6. In particular, when the silicon diffusion-resistant conductive layer 4 is made of metal silicide, the silicon contact layer 9 can be formed in a self-aligned manner with the silicon diffusion-resistant conductive layer 4 by using a refractory metal layer such as Ti.
【００５２】また、シリコンコンタクト層９はＴｉ、
Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つ以上のシリサイ
ドより構成できる。これらのシリサイドは５００℃でさ
え耐シリコン拡散能力を有しており、また、シリコンを
含んでいるので、シリコンとの接触抵抗は小さい。さら
に、耐酸化性導電層５は、Ｒｕ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐ
ｔ、Ｐｄ、Ｒｈの少なくとも１つの金属、またはＲｕ、
Ｒｅ、Ｏｓ、Ｉｒ、Ｒｈの少なくとも１つ酸化物、また
はＲｕ、Ｒｅ、Ｏｓ、Ｉｒ、Ｒｈの少なくとも１つのシ
リサイドまたはＰｔ、Ｐｄの少なくとも１つより構成で
きる。特に、ＲｕＯ2 及びＲｕは微細加工技術の点で優
れている。The silicon contact layer 9 is made of Ti,
It can be composed of at least one silicide of W, Ta, Mo, and Ni. These silicides have a silicon diffusion resistance even at 500 ° C., and since they contain silicon, their contact resistance with silicon is low. Further, the oxidation-resistant conductive layer 5 is made of Ru, Re, Os, Ir, P
at least one metal of t, Pd, Rh, or Ru,
It can be composed of at least one oxide of Re, Os, Ir, Rh, at least one silicide of Ru, Re, Os, Ir, Rh or at least one of Pt, Pd. In particular, RuO 2 and Ru are excellent in terms of fine processing technology.
【００５３】さらに、高誘電率層６としては、化学式Ａ
ＢＯ3 で表され、それぞれＡとしてＢａ、Ｓｒ、Ｐｂ、
Ｃａ、Ｌａ、Ｌｉ、Ｋのうち少なくとも１つ、Ｂとして
Ｚｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｍｎ、Ｆｅ、Ｚｎ、Ｗ
のうち少なくとも１つを含むもの、例えば、ＳｒＴｉＯ
3 ＰｂＴｉＯ3 、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 、（Ｐｂ，Ｌ
ａ）（Ｚｒ，Ｔｉ）Ｏ3 、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3 、Ｐ
ｂ（Ｍｇ，Ｗ）Ｏ3 、Ｐｂ（Ｚｎ，Ｎｂ）Ｏ3 、ＬｉＴ
ａＯ3 、ＬｉＮｂＯ3 、ＫＴａＯ3 、ＫＮｂＯ3 など、
あるいは化学式（Ｂｉ2 Ｏ2 ）（Ａm-1ＢmＯ3m+1 ）
（ｍ＝１、２、３、４、５）で表され、ＡとしてＢａ、
Ｓｒ、Ｐｂ、Ｃａ、Ｋ、Ｂｉのうち少なくとも１つ、Ｂ
としてＮｂ、Ｔａ、Ｔｉ、Ｗの少なくとも１つを含むも
の、例えば、Ｂｉ4Ｔｉ3Ｏ12、ＳｒＢｉ2Ｔａ2Ｏ9 、Ｓ
ｒＢｉ2Ｎｂ2Ｏ9 、あるいは化学式のＴａ2Ｏ5 などを
用いる。Further, as the high dielectric constant layer 6, the chemical formula A
Represented by BO 3, where A is Ba, Sr, Pb,
At least one of Ca, La, Li, and K, and B as Zr, Ti, Ta, Nb, Mg, Mn, Fe, Zn, W
Including at least one of, for example, SrTiO
3 PbTiO 3 , Pb (Zr, Ti) O 3 , (Pb, L
a) (Zr, Ti) O 3 , Pb (Mg, Nb) O 3 , P
b (Mg, W) O 3 , Pb (Zn, Nb) O 3 , LiT
aO 3 , LiNbO 3 , KTaO 3 , KNbO 3, etc.
Alternatively, the chemical formula (Bi 2 O 2 ) (A m-1 B m O 3m + 1 )
(M = 1, 2, 3, 4, 5), A is Ba,
At least one of Sr, Pb, Ca, K, Bi, B
Containing at least one of Nb, Ta, Ti, and W, for example, Bi 4 Ti 3 O 12 , SrBi 2 Ta 2 O 9 , S
rBi 2 Nb 2 O 9 or Ta 2 O 5 of the chemical formula is used.
【００５４】[0054]
【発明の効果】以上説明したように本発明によれば、耐
酸化性導電層が高誘電率層から小さい側壁絶縁スペーサ
もくしは側壁絶縁スペーサなしに隔離されているので、
薄膜キャパシタを小さくでき、従って、高集積度を図れ
る。As described above, according to the present invention, the oxidation-resistant conductive layer is isolated from the high dielectric constant layer without the small side wall insulating spacer or the side wall insulating spacer.
The thin film capacitor can be made smaller, and therefore a higher degree of integration can be achieved.
【図１】本発明に係る薄膜キャパシタの第１の実施の形
態を示す断面図である。FIG. 1 is a cross-sectional view showing a first embodiment of a thin film capacitor according to the present invention.
【図２】図１の薄膜キャパシタの接触抵抗及び容量密度
を示すグラフである。FIG. 2 is a graph showing contact resistance and capacitance density of the thin film capacitor of FIG.
【図３】本発明に係る薄膜キャパシタの第２の実施の形
態を示す断面図である。FIG. 3 is a sectional view showing a second embodiment of the thin film capacitor according to the present invention.
【図４】本発明に係る薄膜キャパシタの第３の実施の形
態を示す断面図である。FIG. 4 is a cross-sectional view showing a thin-film capacitor according to a third embodiment of the present invention.
【図５】本発明に係る薄膜キャパシタの第４の実施の形
態を示す断面図である。FIG. 5 is a sectional view showing a thin-film capacitor according to a fourth embodiment of the present invention.
【図６】本発明に係る薄膜キャパシタの第５の実施の形
態を示す断面図である。FIG. 6 is a sectional view showing a thin-film capacitor according to a fifth embodiment of the present invention.
【図７】本発明に係る薄膜キャパシタの第６の実施の形
態を示す断面図である。FIG. 7 is a sectional view showing a thin-film capacitor according to a sixth embodiment of the present invention.
【図８】本発明に係る薄膜キャパシタの第７の実施の形
態を示す断面図である。FIG. 8 is a sectional view showing a thin film capacitor according to a seventh embodiment of the present invention.
【図９】本発明に係る薄膜キャパシタの第８の実施の形
態を示す断面図である。FIG. 9 is a cross-sectional view showing an eighth embodiment of the thin-film capacitor according to the present invention.
【図１０】本発明に係る薄膜キャパシタの第９の実施の
形態を示す断面図である。FIG. 10 is a sectional view showing a ninth embodiment of a thin film capacitor according to the present invention.
【図１１】本発明に係る薄膜キャパシタの第１０の実施
の形態を示す断面図である。FIG. 11 is a sectional view showing a thin-film capacitor according to a tenth embodiment of the present invention.
【図１２】本発明に係る薄膜キャパシタの第１１の実施
の形態を示す断面図である。FIG. 12 is a sectional view showing an eleventh embodiment of a thin film capacitor according to the present invention.
【図１３】本発明に係る薄膜キャパシタの第１２の実施
の形態を示す断面図である。FIG. 13 is a sectional view showing a twelfth embodiment of a thin film capacitor according to the present invention.
【図１４】本発明に係る薄膜キャパシタの第１３の実施
の形態を示す断面図である。FIG. 14 is a sectional view showing a thirteenth embodiment of a thin film capacitor according to the present invention.
【図１５】本発明に係る薄膜キャパシタの第１４の実施
の形態を示す断面図である。FIG. 15 is a sectional view showing a thin film capacitor according to a fourteenth embodiment of the present invention.
【図１６】本発明に係る薄膜キャパシタの第１５の実施
の形態を示す断面図である。FIG. 16 is a sectional view showing a fifteenth embodiment of the thin film capacitor according to the present invention.
【図１７】本発明に係る薄膜キャパシタの第１６の実施
の形態を示す断面図である。FIG. 17 is a sectional view showing a sixteenth embodiment of a thin film capacitor according to the present invention.
【図１８】本発明に係る薄膜キャパシタの第１７の実施
の形態を示す断面図である。FIG. 18 is a sectional view showing a seventeenth embodiment of a thin film capacitor according to the present invention.
【図１９】本発明に係る薄膜キャパシタの第１８の実施
の形態を示す断面図である。FIG. 19 is a sectional view showing an eighteenth embodiment of a thin film capacitor according to the present invention.
【図２０】本発明に係る薄膜キャパシタの第１９の実施
の形態を示す断面図である。FIG. 20 is a sectional view showing a nineteenth embodiment of a thin film capacitor according to the present invention.
【図２１】本発明に係る薄膜キャパシタの第２０の実施
の形態を示す断面図である。FIG. 21 is a sectional view showing a twentieth embodiment of a thin film capacitor according to the present invention.
【図２２】本発明に係る薄膜キャパシタの第２１の実施
の形態を示す断面図である。FIG. 22 is a sectional view showing a twenty-first embodiment of a thin-film capacitor according to the present invention.
【図２３】図１の薄膜キャパシタの製造方法を説明する
ための断面図である。FIG. 23 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor of FIG.
【図２４】図１の薄膜キャパシタの製造方法を説明する
ための断面図である。24 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor of FIG.
【図２５】図１の薄膜キャパシタの製造方法を説明する
ための断面図である。FIG. 25 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor of FIG.
【図２６】図９、図１６の薄膜キャパシタの製造方法を
説明するための断面図である。FIG. 26 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor in FIGS. 9 and 16;
【図２７】図３の薄膜キャパシタの製造方法を説明する
ための断面図である。FIG. 27 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor in FIG.
【図２８】図３の薄膜キャパシタの製造方法を説明する
ための断面図である。FIG. 28 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor of FIG.
【図２９】図１０、図１７の薄膜キャパシタの製造方法
を説明するための断面図である。FIG. 29 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor in FIGS. 10 and 17.
【図３０】図４の薄膜キャパシタの製造方法を説明する
ための断面図である。FIG. 30 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor of FIG.
【図３１】図４の薄膜キャパシタの製造方法を説明する
ための断面図である。FIG. 31 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor of FIG.
【図３２】図４の薄膜キャパシタの製造方法を説明する
ための断面図である。FIG. 32 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor of FIG.
【図３３】図１１、図１８の薄膜キャパシタの製造方法
を説明するための断面図である。FIG. 33 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor in FIGS. 11 and 18.
【図３４】図５の薄膜キャパシタの製造方法を説明する
ための断面図である。FIG. 34 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor of FIG.
【図３５】図５の薄膜キャパシタの製造方法を説明する
ための断面図である。FIG. 35 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor of FIG.
【図３６】図５の薄膜キャパシタの製造方法を説明する
ための断面図である。FIG. 36 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor of FIG.
【図３７】図１２の薄膜キャパシタの製造方法を説明す
るための断面図である。FIG. 37 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor of FIG.
【図３８】図５の薄膜キャパシタの製造方法を説明する
ための断面図である。FIG. 38 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor of FIG.
【図３９】図５の薄膜キャパシタの製造方法を説明する
ための断面図である。FIG. 39 is a cross-sectional view for describing the method for manufacturing the thin-film capacitor of FIG.
【図４０】図５の薄膜キャパシタの製造方法を説明する
ための断面図である。FIG. 40 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor in FIG.
【図４１】図１２の薄膜キャパシタの製造方法を説明す
るための断面図である。41 is a cross-sectional view for explaining a method of manufacturing a thin film capacitor of FIG.
【図４２】図６の薄膜キャパシタの製造方法を説明する
ための断面図である。FIG. 42 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor of FIG.
【図４３】図６の薄膜キャパシタの製造方法を説明する
ための断面図である。FIG. 43 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor of FIG.
【図４４】図６の薄膜キャパシタの製造方法を説明する
ための断面図である。FIG. 44 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor of FIG.
【図４５】図１３の薄膜キャパシタの製造方法を説明す
るための断面図である。FIG. 45 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor of FIG.
【図４６】図７の薄膜キャパシタの製造方法を説明する
ための断面図である。FIG. 46 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor of FIG.
【図４７】図７の薄膜キャパシタの製造方法を説明する
ための断面図である。FIG. 47 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor of FIG.
【図４８】図１４の薄膜キャパシタの製造方法を説明す
るための断面図である。FIG. 48 is a sectional view for explaining a method of manufacturing a thin film capacitor of Fig. 14.
【図４９】図８の薄膜キャパシタの製造方法を説明する
ための断面図である。FIG. 49 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor of FIG.
【図５０】図８の薄膜キャパシタの製造方法を説明する
ための断面図である。50 is a cross-sectional view for explaining the method for manufacturing the thin-film capacitor in FIG.
【図５１】第１の従来の薄膜キャパシタを示す断面図で
ある。FIG. 51 is a sectional view showing a first conventional thin film capacitor.
【図５２】第２の従来の薄膜キャパシタを示す断面図で
ある。FIG. 52 is a sectional view showing a second conventional thin film capacitor.
【図５３】図５１、図５２の薄膜キャパシタの接触抵抗
及び容量密度を示すグラフである。FIG. 53 is a graph showing contact resistance and capacitance density of the thin film capacitors of FIGS. 51 and 52.
１─単結晶シリコン基板 ２─絶縁層 ３─ポリシリコンプラグ ４─耐シリコン拡散導電層 ５─耐酸化性導電層 ６─高誘電率層 ７─上部電極層 ８─側壁絶縁スペーサ ９─シリコンコンタクト層 ＣＯＮＴ─コンタクトホール 1 Single-crystal silicon substrate 2 Insulating layer 3 Polysilicon plug 4 Silicon-resistant diffusion conductive layer 5 Oxidation-resistant conductive layer 6 High dielectric constant layer 7 Upper electrode layer 8 Side wall insulating spacer 9 Silicon contact layer CONT─ contact hole
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242 27/04 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 C30B 33/08 H01G 4/33 H01L 21/768 H01L 21/822 H01L 21/8242 H01L 27/04 ──────────────────────────────────────────────────続 き Continuation of the front page (51) Int.Cl. 6 identification code FI H01L 21/8242 27/04 (58) Investigated field (Int.Cl. 6 , DB name) H01L 27/108 C30B 33/08 H01G 4/33 H01L 21/768 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (55)
び該耐シリコン拡散導電層上に形成された耐酸化性導電
層（５）よりなる下部電極層と、 前記耐酸化性導電層の上面及び側面に形成された高誘電
率層（６）と、 該高誘電率層上に形成された上部電極層（７）と を具備
し、前記耐シリコン拡散導電層が前記高誘電率層より隔
離され 、前記耐シリコン拡散導電層が前記絶縁層内のコンタクト
ホール内に形成され、 前記耐酸化性導電層の下部が前記絶縁層内のコンタクト
ホール内に形成された 薄膜キャパシタ。A silicon substrate (1), an insulating layer (2) formed on the silicon substrate, a silicon diffusion-resistant conductive layer (4) formed on the insulating layer and
And an oxidation-resistant conductive layer formed on the silicon-resistant diffusion conductive layer.
A lower electrode layer composed of a layer (5) ; and a high dielectric layer formed on the upper and side surfaces of the oxidation-resistant conductive layer.
Comprising Rate layer (6), an upper electrode layer formed on the high dielectric constant layer and (7)
The silicon diffusion resistant conductive layer is separated from the high dielectric constant layer.
The silicon diffusion resistant conductive layer is separated from the contact in the insulating layer.
A lower portion of the oxidation-resistant conductive layer formed in the hole;
Thin film capacitor formed in the hole.
（４）及び該シリコン拡散導電層上に形成された耐酸化
性導電層（５）よりなる下部電極層と、 前記耐酸化性導電層の上面及び側面に形成された高誘電
率層（６）と、 該高誘電率層上に形成された上部電極層（７）と を具備
し、 前記耐シリコン拡散導電層が前記高誘電率層より隔離さ
れ、 前記耐シリコン拡散導電層の幅が前記耐酸化性導電層の
幅より小さく、 前記耐酸化性導電層が前記耐シリコン拡散導電層の側壁
を覆う薄膜キャパシタ。2. A silicon substrate (1) and a silicon diffusion-resistant conductive layer formed on the silicon substrate.
(4) and oxidation resistance formed on the silicon diffusion conductive layer
A lower electrode layer composed of a conductive layer (5), and a high dielectric layer formed on the upper surface and side surfaces of the oxidation-resistant conductive layer.
Comprising Rate layer (6), an upper electrode layer formed on the high dielectric constant layer and (7)
And the silicon diffusion resistant conductive layer is isolated from the high dielectric constant layer.
It is the width of the anti-silicon diffusion conductive layer of the oxidation-resistant conductive layer
Smaller than the width, wherein the oxidation-resistant conductive layer is a sidewall of the silicon-resistant diffusion conductive layer.
To cover the thin film capacitor.
（４）及び該シリコン拡散導電層上に形成された耐酸化
性導電層（５）よりなる下部電極層と、 前記耐酸化性導電層の上面及び側面に形成された高誘電
率層（６）と、 該高誘電率層上に形成された上部電極層（７）と を具備
し、 前記耐シリコン拡散導電層が前記高誘電率層より隔離さ
れ、 前記耐シリコン拡散導電層の幅が前記耐酸化性導電層の
幅より小さく、 前記耐酸化性導電層が前記耐シリコン拡散導電層の側壁
を覆う側壁絶縁スペーサ（８）を具備する薄膜キャパシ
タ。3. A silicon substrate (1) and a silicon diffusion-resistant conductive layer formed on the silicon substrate.
(4) and oxidation resistance formed on the silicon diffusion conductive layer
A lower electrode layer composed of a conductive layer (5), and a high dielectric layer formed on the upper surface and side surfaces of the oxidation-resistant conductive layer.
Comprising Rate layer (6), an upper electrode layer formed on the high dielectric constant layer and (7)
And the silicon diffusion resistant conductive layer is isolated from the high dielectric constant layer.
It is the width of the anti-silicon diffusion conductive layer of the oxidation-resistant conductive layer
A thin-film capacitor having a side wall insulating spacer (8) smaller than a width, wherein the oxidation-resistant conductive layer covers a sidewall of the silicon-diffused conductive layer.
（４）及び該シリコン拡散導電層上に形成された耐酸化
性導電層（５）よりなる下部電極層と、 前記耐酸化性導電層の上面及び側面に形成された高誘電
率層（６）と、 該高誘電率層上に形成された上部電極層（７）と を具備
し、 前記耐シリコン拡散導電層が前記高誘電率層より隔離さ
れ、 前記耐酸化性導電層は、Ｒｕ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐ
ｄ、Ｒｈの少なくとも１つの金属、またはＲｕ、Ｒｅ、
Ｏｓ、Ｉｒ、Ｒｈの少なくとも１つの酸化物、またはＲ
ｕ、Ｒｅ、Ｏｓ、Ｉｒ、Ｒｈの少なくとも１つのシリサ
イドよりなる薄膜キャパシタ。4. A silicon substrate (1) and a silicon diffusion-resistant conductive layer formed on the silicon substrate.
(4) and oxidation resistance formed on the silicon diffusion conductive layer
A lower electrode layer composed of a conductive layer (5), and a high dielectric layer formed on the upper surface and side surfaces of the oxidation-resistant conductive layer.
Comprising Rate layer (6), an upper electrode layer formed on the high dielectric constant layer and (7)
And the silicon diffusion resistant conductive layer is isolated from the high dielectric constant layer.
The oxidation-resistant conductive layer is made of Ru, Re, Os, Ir, P
d, at least one metal of Rh, or Ru, Re,
At least one oxide of Os, Ir, Rh, or R
u, Re, Os, Ir, at least one of the thin film capacitor formed of silicide of Rh.
コン拡散導電層との間にポリシリコン層（３）を具備す
る請求項１、２、３または４に記載の薄膜キャパシタ。 5. The semiconductor device according to claim 1, further comprising :
A polysilicon layer (3) is provided between the conductive layer and the conductive layer.
The thin film capacitor according to claim 1, 2, 3, or 4.
（２）と、 該シリコン基板上の前記絶縁層内のコンタクトホール
（ＣＯＮＴ）内に形成された耐シリコン拡散導電層
（４）及び該耐シリコン拡散導電層上に形成された耐酸
化性導電層（５）よりなる下部電極層と、 前記耐酸化性導電層の上面及び側面に形成された高誘電
率層（６）と、 該高誘電率層上に形成された上部電極層（７）とを具備
し、前記耐シリコン拡散導電層が前記高誘電率層より隔
離されかつ前記シリコン基板に前記コンタクトホールの
底部で接している薄膜キャパシタ。6. An insulating layer formed on the silicon substrate
(2) , a silicon diffusion conductive layer (4) formed in a contact hole (CONT) in the insulating layer on the silicon substrate, and an oxidation resistant conductive layer formed on the silicon diffusion conductive layer (5) a lower electrode layer, a high dielectric constant layer (6) formed on the top and side surfaces of the oxidation-resistant conductive layer, and an upper electrode layer (7) formed on the high dielectric constant layer. Wherein the silicon diffusion resistant conductive layer is isolated from the high dielectric constant layer and the silicon substrate has a contact hole.
A thin film capacitor in contact at the bottom .
コン拡散導電層との間に設けられたシリコンコンタクト
層（９）を具備する請求項５または６に記載の薄膜キャ
パシタ。7. The thin film capacitor according to claim 5 , further comprising a silicon contact layer provided between said polysilicon layer and said silicon diffusion-resistant conductive layer.
た絶縁層（２）を具備し、 前記ポリシリコン層が前記絶縁層内のコンタクトホール
（ＣＯＮＴ）内に形成された請求項２，３，４または５
に記載の薄膜キャパシタ。8. The semiconductor device according to claim 2, further comprising an insulating layer (2) formed on the silicon substrate, wherein the polysilicon layer is formed in a contact hole (CONT) in the insulating layer . 4 or 5
3. The thin film capacitor according to claim 1.
記絶縁層内のコンタクトホール内に形成された請求項
２，３，４，５，６または７に記載の薄膜キャパシタ。9. The thin film capacitor according to claim 2, wherein a lower portion of the oxidation-resistant conductive layer is formed in a contact hole in the insulating layer.
Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つの金属、または
Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つの窒化
物、または窒素を含むＴｉ、Ｗ、Ｔａ、Ｍｏ、Ｎｉの少
なくとも１つの金属、またはＴｉ、Ｗ、Ｔａ、Ｍｏ、Ｎ
ｉの少なくとも１つのシリサイドよりなる請求項１，
２，３，４，５，６または７に記載の薄膜キャパシタ。10. The method according to claim 1, wherein the silicon diffusion-resistant conductive layer comprises Ti,
At least one metal of W, Ta, Mo, Ni, or at least one nitride of Ti, W, Ta, Mo, Ni, or at least one metal of Ti, W, Ta, Mo, Ni containing nitrogen, or Ti, W, Ta, Mo, N
2. The method of claim 1, wherein said at least one silicide comprises i .
8. The thin film capacitor according to 2, 3, 4, 5, 6, or 7 .
Ｏｓ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｈの少なくとも１つの金
属、またはＲｕ、Ｒｅ、Ｏｓ、Ｉｒ、Ｒｈの少なくとも
１つの酸化物、またはＲｕ、Ｒｅ、Ｏｓ、Ｉｒ、Ｒｈの
少なくとも１つのシリサイドよりなる薄膜キャパシタ。11. The oxidation-resistant conductive layer comprises Ru, Re,
A thin film composed of at least one metal of Os, Ir, Pt, Pd, Rh, or at least one oxide of Ru, Re, Os, Ir, Rh, or at least one silicide of Ru, Re, Os, Ir, Rh Capacitors.
ｉ、Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つのシリサイ
ドよりなる請求項４または７に記載の薄膜キャパシタ。12. The silicon-resistant contact layer according to claim 1, wherein
The thin-film capacitor according to claim 4, comprising at least one silicide of i, W, Ta, Mo, and Ni.
（Ｘm-1ＺmＯ3m-1）（ｍ＝１，２，…，５）あるいは、
Ｔａ2Ｏ5ただし、ＡはＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌｉ、
Ｋの少なくとも１つ、ＢはＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍ
ｇ、Ｍｎ、Ｆｅ、Ｚｎ、Ｗの少なくとも１つ、ＸはＢ
ａ、Ｓｒ、Ｐｂ、Ｃａ、Ｋ、Ｂｉの少なくとも１つより
なる請求項１，２，３，４，５，６または７に記載の薄
膜キャパシタ。13. The high dielectric constant layer is made of ABO 3 , Bi 2 O 2
(X m-1 Z m O 3m-1) (m = 1,2, ..., 5) or,
Ta 2 O 5 where A is Ba, Sr, Pb, Ca, Li,
At least one of K, B is Zr, Ti, Ta, Nb, M
g, Mn, Fe, Zn, at least one of W, X is B
The thin film capacitor according to claim 1, 2, 3, 4, 5, 6, or 7 , comprising at least one of a, Sr, Pb, Ca, K, and Bi.
形成する工程と、 該絶縁層にコンタクトホール（ＣＯＮＴ）を形成する工
程と、 該絶縁層にコンタクトホールにポリシリコンプラグ
（３）を埋め込む工程と、 該 ポリシリコンプラグ上にシリコンコンタクト層（９）
を形成する工程と、該シリコンコンタクト層及び前記絶縁層上に耐シリコン
拡散導電層（４）を形成する工程と、 該耐シリコン拡散導電層上に耐酸化性導電層をエッチン
グして下部電極層を形成する工程と、 前記耐シリコン拡散導電層の側壁及び前記耐酸化性導電
層の側壁下部の一部に側壁絶縁スペーサ（８）を形成す
る工程と、 前記耐酸化性導電層及び前記側壁絶縁スペーサ上に高誘
電率層（６）を形成する工程と、 該高誘電率層上に上部電極層（７）を形成する工程と を
具備する 薄膜キャパシタの製造方法。14. An insulating layer (2) is provided on a silicon substrate (1).
Forming and forming a contact hole (CONT) in the insulating layer.
And a polysilicon plug in the contact hole in the insulating layer.
(3) a step of embedding, silicon contact layer on said polysilicon plugs (9)
Forming a silicon layer on the silicon contact layer and the insulating layer.
Forming a diffusion conductive layer (4); and etching an oxidation-resistant conductive layer on the silicon-resistant diffusion conductive layer.
Forming a lower electrode layer, and sidewalls of the silicon diffusion-resistant conductive layer and the oxidation-resistant conductive layer.
Forming a side wall insulating spacer (8) on a part of the lower side wall of the layer;
And a step of highly attracting on the oxidation-resistant conductive layer and the sidewall insulating spacer.
Forming a conductivity layer (6), and forming a high-dielectric constant layer on the upper electrode layer (7)
A method for manufacturing a thin film capacitor comprising the same .
形成する工程と、 該絶縁層にコンタクトホール（ＣＯＮＴ）を形成する工
程と、 該絶縁層にコンタクトホールにポリシリコンプラグ
（３）を埋め込む工程と 、該 ポリシリコンプラグ上に高融点金属層を形成する工程
と、 該高融点金属層に窒素雰囲気中でランプアニールを施し
てシリコンコンタクト層（９）を形成する工程と、 該シリコンコンタクト及び前記絶縁層上に耐シリコン拡
散導電層（４）を形成する工程と、 該耐シリコン拡散導電層上に耐酸化性導電層（５）を形
成する工程と、 該耐酸化性導電層及び前記耐シリコン拡散導電層をエッ
チングして下部電極層を形成する工程と、 前記耐シリコン拡散導電層の側壁及び前記耐酸化性導電
層の側壁下部の一部に側壁絶縁スペーサ（８）を形成す
る工程と、 前記耐酸化性導電層及び前記側壁絶縁スペーサ上に高誘
電率層（６）を形成する工程と、 該高誘電率層上に上部電極層（７）を形成する工程と を
具備する 薄膜キャパシタの製造方法。15. An insulating layer (2) is provided on a silicon substrate (1).
Forming and forming a contact hole (CONT) in the insulating layer.
And a polysilicon plug in the contact hole in the insulating layer.
Embedding (3), forming a refractory metal layer on the polysilicon plug, and performing lamp annealing on the refractory metal layer in a nitrogen atmosphere to form a silicon contact layer (9). A silicon-resistant extension on the silicon contact and the insulating layer.
Forming a diffusion conductive layer (4); and forming an oxidation-resistant conductive layer (5) on the silicon-resistant diffusion conductive layer.
And etching the oxidation-resistant conductive layer and the silicon-resistant diffusion conductive layer.
Forming a lower electrode layer by etching, and a sidewall of the silicon diffusion-resistant conductive layer and the oxidation-resistant conductive layer.
Forming a side wall insulating spacer (8) on a part of the lower side wall of the layer;
And a step of highly attracting on the oxidation-resistant conductive layer and the sidewall insulating spacer.
Forming a conductivity layer (6), and forming a high-dielectric constant layer on the upper electrode layer (7)
A method for manufacturing a thin film capacitor comprising the same .
形成する工程と、 該絶縁層にコンタクトホール（ＣＯＮＴ）を形成する工
程と、 該絶縁層にコンタクトホールにポリシリコンプラグ
（３）を埋め込む工程と、 該ポリシリコンプラグ及び前記絶縁層上に耐シリコン拡
散導電層（４）を形成 する工程と、 該耐シリコン拡散導電層上に耐酸化性導電層（５）を形
成する工程と、 該耐酸化性導電層及び前記耐シリコン拡散導電層をエッ
チングして下部電極層を形成する工程と、 前記耐シリコン拡散導電層の側壁及び前記耐酸化性導電
層の側壁下部の一部に側壁絶縁スペーサ（８）を形成す
る工程と、 前記耐酸化性導電層及び前記側壁絶縁スペーサ上に高誘
電率層（６）を形成する工程と、 該高誘電率層上に上部電極層（７）を形成する工程と、 を具備し、 前記耐酸化性導電層は、Ｒｕ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐ
ｔ、Ｐｄ、Ｒｈの少なくとも１つの金属、またはＲｕ，
Ｒｅ，Ｏｓ，Ｉｒ，Ｒｈの少なくとも１つの酸化物、ま
たはＲｕ，Ｒｅ，Ｏｓ，Ｉｒ，Ｒｈの少なくとも１つの
シリサイドよりなる薄膜キャパシタの製造方法。16. An insulating layer (2) is provided on a silicon substrate (1).
Forming and forming a contact hole (CONT) in the insulating layer.
And a polysilicon plug in the contact hole in the insulating layer.
(3) a step of embedding, and a silicon-resistant extension on the polysilicon plug and the insulating layer.
Forming a diffusion conductive layer (4); and forming an oxidation-resistant conductive layer (5) on the silicon-resistant diffusion conductive layer.
And etching the oxidation-resistant conductive layer and the silicon-resistant diffusion conductive layer.
Forming a lower electrode layer by etching, and a sidewall of the silicon diffusion-resistant conductive layer and the oxidation-resistant conductive layer.
Forming a side wall insulating spacer (8) on a part of the lower side wall of the layer;
And a step of highly attracting on the oxidation-resistant conductive layer and the sidewall insulating spacer.
Forming an electric conductivity layer (6) and forming an upper electrode layer (7) on the high dielectric constant layer , wherein the oxidation-resistant conductive layer is made of Ru, Re, Os, Ir. , P
at least one metal of t, Pd, Rh, or Ru,
Re, Os, Ir, at least one oxide or Ru, Re, Os, Ir, method of making at least one silicide consisting thin film capacitor Rh, the Rh.
Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つの金属、または
Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つの窒化
物、または窒素を含むＴｉ、Ｗ、Ｔａ、Ｍｏ、Ｎｉの少
なくとも１つの金属、またはＴｉ、Ｗ、Ｔａ、Ｍｏ、Ｎ
ｉの少なくとも１つのシリサイドよりなる請求項１４，
１５または１６に記載の薄膜キャパシタの製造方法。17. The method according to claim 17, wherein the silicon diffusion-resistant conductive layer comprises Ti,
At least one metal of W, Ta, Mo, Ni, or at least one nitride of Ti, W, Ta, Mo, Ni, or at least one metal of Ti, W, Ta, Mo, Ni containing nitrogen, or Ti, W, Ta, Mo, N
15. The method according to claim 14, comprising at least one silicide of i .
17. The method for manufacturing a thin film capacitor according to 15 or 16 .
Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つのシリサイドよ
りなる請求項１４または１５に記載の薄膜キャパシタの
製造方法。18. The method according to claim 18, wherein the silicon contact layer comprises Ti,
The method for manufacturing a thin film capacitor according to claim 14 or 15 , comprising at least one silicide of W, Ta, Mo, and Ni.
2（Ｘm-1ＺmＯ3m+1）（ｍ＝１，２，…，５）あるいは
Ｔａ2Ｏ5、 ただし、ＡはＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌｉ、Ｋの少な
くとも１つ、ＢはＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｍ
ｎ、Ｆｅ、Ｚｎ、Ｗの少なくとも１つ、ＸはＢａ、Ｓ
ｒ、Ｐｂ、Ｃａ、Ｋ、Ｂｉの少なくとも１つ、ＺはＴ
ｉ，Ｔａ，Ｎｂの少なくとも１つよりなる請求項１４，
１５または１６に記載の薄膜キャパシタの製造方法。19. The high dielectric constant layer is made of ABO 3 , Bi 2 O
2 (X m-1 Z m O 3m + 1) (m = 1,2, ..., 5) or Ta 2 O 5, however, A is at least one of Ba, Sr, Pb, Ca, Li, K, B is Zr, Ti, Ta, Nb, Mg, M
n, Fe, Zn, at least one of W, X is Ba, S
at least one of r, Pb, Ca, K and Bi, and Z is T
15. The device according to claim 14, comprising at least one of i, Ta, and Nb .
17. The method for manufacturing a thin film capacitor according to 15 or 16 .
形成する工程と、 該絶縁層にコンタクトホール（ＣＯＮＴ）を形成する工
程と、 該絶縁層にコンタクトホールにポリシリコンプラグ
（３）を埋め込む工程と、 該ポリシリコンプラグ及び前記絶縁層上に耐シリコン拡
散導電層（４）を形成する工程と、 該耐シリコン拡散導電層をエッチングして第１の下部電
極層を形成する工程と、 該第１の下部電極層上に耐酸化性導電層（５）を形成す
る工程と、 該耐酸化性導電層をエッチングして前記第１の下部電極
層の幅より大きな幅を有する第２の下部電極層を形成す
る工程と、 前記第２の下部電極層及び前記絶縁層上に高誘電率層
（６）を形成する工程と、 該高誘電率層上に上部電極層を形成する工程とを具備す
る薄膜キャパシタの製造方法。20. A step of forming an insulating layer (2) in a silicon substrate (1), a step of forming a contact hole (CONT) in the insulating layer, and a polysilicon plug (3) in a contact hole of the insulating layer. Embedding, forming a silicon diffusion-resistant conductive layer (4) on the polysilicon plug and the insulating layer, and etching the silicon diffusion-conductive layer to form a first lower electrode layer. Forming an oxidation-resistant conductive layer (5) on the first lower electrode layer; and etching the oxidation-resistant conductive layer to form a second layer having a width larger than the width of the first lower electrode layer. Forming a lower electrode layer, forming a high dielectric layer on the second lower electrode layer and the insulating layer, and forming an upper electrode layer on the high dielectric layer For manufacturing a thin film capacitor comprising: .
込み後前記耐シリコン拡散導電層の形成前に、前記ポリ
シリコンプラグ上にシリコンコンタクト層（９）を形成
する工程を具備する請求項２０に記載の薄膜キャパシタ
の製造方法。21. The method according to claim 20 , further comprising the step of forming a silicon contact layer (9) on the polysilicon plug after embedding the polysilicon plug and before forming the silicon diffusion-resistant conductive layer. A method for manufacturing a thin film capacitor.
ラグ上に高融点金属層を形成する工程と、 該高融点金属層に窒素雰囲気中でランプアニールを施し
てシリコンコンタクト層（９）を形成する工程とを具備
する請求項２０に記載の薄膜キャパシタの製造方法。22. A step of forming a refractory metal layer on the polysilicon plug after embedding the polysilicon plug; and performing lamp annealing on the refractory metal layer in a nitrogen atmosphere to form a silicon contact layer. 21. The method for manufacturing a thin film capacitor according to claim 20 , further comprising the step of:
Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つの金属、または
Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つの窒化
物、または窒素を含むＴｉ、Ｗ、Ｔａ、Ｍｏ、Ｎｉの少
なくとも１つの金属、またはＴｉ、Ｗ、Ｔａ、Ｍｏ、Ｎ
ｉの少なくとも１つのシリサイドよりなる請求項２０に
記載の薄膜キャパシタの製造方法。23. The silicon diffusion-resistant conductive layer is formed of Ti,
At least one metal of W, Ta, Mo, Ni, or at least one nitride of Ti, W, Ta, Mo, Ni, or at least one metal of Ti, W, Ta, Mo, Ni containing nitrogen, or Ti, W, Ta, Mo, N
21. The method for manufacturing a thin film capacitor according to claim 20 , comprising at least one silicide of i.
Ｏｓ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｈの少なくとも１つの金
属、またはＲｕ，Ｒｅ，Ｏｓ，Ｉｒ，Ｒｈの少なくとも
１つの酸化物、またはＲｕ，Ｒｅ，Ｏｓ，Ｉｒ，Ｒｈの
少なくとも１つのシリサイドよりなる請求項２０に記載
の薄膜キャパシタの製造方法。24. The oxidation-resistant conductive layer is made of Ru, Re,
At least one metal of Os, Ir, Pt, Pd, Rh, or at least one oxide of Ru, Re, Os, Ir, Rh, or at least one silicide of Ru, Re, Os, Ir, Rh. Item 21. The method for manufacturing a thin film capacitor according to Item 20 .
Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つのシリサイドよ
りなる請求項２１または２２に記載の薄膜キャパシタの
製造方法。25. The silicon contact layer may include Ti,
23. The method for manufacturing a thin film capacitor according to claim 21, comprising at least one silicide of W, Ta, Mo, and Ni.
2（Ｘm-1ＺmＯ3m+1）（ｍ＝１，２，…，５）あるいは
Ｔａ2Ｏ5、 ただし、ＡはＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌｉ、Ｋの少な
くとも１つ、ＢはＺｒ，Ｔｉ，Ｔａ，Ｎｂ，Ｍｇ，Ｍ
ｎ，Ｆｅ，Ｚｎ，Ｗの少なくとも１つ、ＸはＢａ，Ｓ
ｒ，Ｐｂ，Ｃａ，Ｋ，Ｂｉの少なくとも１つ、ＺはＴ
ｉ，Ｔａ，Ｎｂの少なくとも１つよりなる請求項２０に
記載の薄膜キャパシタの製造方法。26. The high dielectric constant layer is made of ABO 3 , Bi 2 O
2 (X m-1 Z m O 3m + 1) (m = 1,2, ..., 5) or Ta 2 O 5, however, A is at least one of Ba, Sr, Pb, Ca, Li, K, B is Zr, Ti, Ta, Nb, Mg, M
at least one of n, Fe, Zn, W, and X is Ba, S
at least one of r, Pb, Ca, K and Bi, and Z is T
21. The method according to claim 20 , comprising at least one of i, Ta, and Nb.
形成する工程と、 該絶縁層にコンタクトホール（ＣＯＮＴ）を形成する工
程と、 該絶縁層にコンタクトホールにポリシリコンプラグ
（３）を埋め込む工程と、 該ポリシリコンプラグ及び前記絶縁層上に耐シリコン拡
散導電層（４）を形成する工程と、 該耐シリコン拡散導電層上に耐酸化性導電層（５）を形
成する工程と、 該耐酸化性導電層及び前記耐シリコン拡散導電層をエッ
チングして下部電極層を形成する工程と、 該下部電極層の形成後に、前記耐シリコン拡散導電層の
周囲のみをエッチングして該耐シリコン拡散導電層の幅
を前記耐酸化性導電層の幅より小さくする工程と、 該耐シリコン拡散導電層の周囲をエッチングした後に、
前記耐酸化性導電層の下側かつ前記耐シリコン拡散導電
層の側壁に側壁絶縁スペーサ（８）を形成する工程と、 前記耐酸化性導電層及び前記側壁絶縁スペーサの側壁上
に高誘電率層（６）を形成する工程と、 該高誘電率層上に上部電極層（７）を形成する工程とを
具備する薄膜キャパシタの製造方法。27. A step of forming an insulating layer (2) in a silicon substrate (1), a step of forming a contact hole (CONT) in the insulating layer, and a polysilicon plug (3) in a contact hole of the insulating layer. Embedding, forming a silicon diffusion-resistant conductive layer (4) on the polysilicon plug and the insulating layer, and forming an oxidation-resistant conductive layer (5) on the silicon diffusion-resistant conductive layer. a step of forming a lower electrode layer by etching the resistant oxide conductive layer and the resistance silicon diffusion conductive layer, after the formation of the lower electrode layer, only the periphery of the anti-silicon diffusion conductive layer is etched resistant Silicon diffusion conductive layer width
A step of making the width smaller than the width of the oxidation-resistant conductive layer, after etching the periphery of the silicon-resistant diffusion conductive layer,
Forming a sidewall insulating spacer (8) below the oxidation-resistant conductive layer and on a side wall of the silicon-resistant diffusion conductive layer; and a high dielectric constant layer on the sidewall of the oxidation-resistant conductive layer and the sidewall insulating spacer. A method for manufacturing a thin film capacitor, comprising: forming (6); and forming an upper electrode layer (7) on the high dielectric constant layer.
込み後前記耐シリコン拡散導電層の形成前に、前記ポリ
シリコンプラグ上にシリコンコンタクト層（９）を形成
する工程を具備する請求項２７に記載の薄膜キャパシタ
の製造方法。28. The method according to claim 27 , further comprising the step of forming a silicon contact layer (9) on the polysilicon plug after embedding the polysilicon plug and before forming the silicon diffusion-resistant conductive layer. A method for manufacturing a thin film capacitor.
ラグ上に高融点金属層を形成する工程と、 該高融点金属層に窒素雰囲気中でランプアニールを施し
てシリコンコンタクト層（９）を形成する工程とを具備
する請求項２７に記載の薄膜キャパシタの製造方法。29. A step of forming a refractory metal layer on the polysilicon plug after embedding the polysilicon plug; and performing lamp annealing on the refractory metal layer in a nitrogen atmosphere to form a silicon contact layer. 28. The method according to claim 27 , further comprising the step of:
Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つの金属、または
Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つの窒化
物、または窒素を含むＴｉ、Ｗ、Ｔａ、Ｍｏ、Ｎｉの少
なくとも１つの金属、またはＴｉ、Ｗ、Ｔａ、Ｍｏ、Ｎ
ｉの少なくとも１つのシリサイドよりなる請求項２７に
記載の薄膜キャパシタの製造方法。30. The silicon-diffusion-resistant conductive layer comprises Ti,
At least one metal of W, Ta, Mo, Ni, or at least one nitride of Ti, W, Ta, Mo, Ni, or at least one metal of Ti, W, Ta, Mo, Ni containing nitrogen, or Ti, W, Ta, Mo, N
28. The method of manufacturing a thin film capacitor according to claim 27 , comprising at least one silicide of i.
Ｏｓ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｈの少なくとも１つの金
属、またはＲｕ、Ｒｅ、Ｏｓ、Ｉｒ、Ｒｈの少なくとも
１つの酸化物、またはＲｕ、Ｒｅ、Ｏｓ、Ｉｒ、Ｒｈの
少なくとも１つのシリサイドよりなる請求項２７に記載
の薄膜キャパシタの製造方法。31. The oxidation-resistant conductive layer may include Ru, Re,
Claims: At least one metal of Os, Ir, Pt, Pd, Rh, or at least one oxide of Ru, Re, Os, Ir, Rh, or at least one silicide of Ru, Re, Os, Ir, Rh. Item 28. The method for manufacturing a thin film capacitor according to Item 27 .
Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つのシリサイドよ
りなる請求項２８に記載の薄膜キャパシタの製造方法。32. The silicon contact layer comprises Ti,
The method for manufacturing a thin film capacitor according to claim 28 , comprising at least one silicide of W, Ta, Mo, and Ni.
2（Ｘm-1ＺmＯ3m+1）（ｍ＝１，２，…，５）あるいは
Ｔａ2Ｏ5、 ただし、ＡはＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌｉ、Ｋの少な
くとも１つ、ＢはＺｒ，Ｔｉ，Ｔａ，Ｎｂ，Ｍｇ，Ｍ
ｎ，Ｆｅ，Ｚｎ，Ｗの少なくとも１つ、ＸはＢａ，Ｓ
ｒ，Ｐｂ，Ｃａ，Ｋ，Ｂｉの少なくとも１つ、ＺはＴ
ｉ，Ｔａ，Ｎｂの少なくとも１つよりなる請求項２７に
記載の薄膜キャパシタ製造方法。33. The high dielectric constant layer is made of ABO 3 , Bi 2 O
2 (X m-1 Z m O 3m + 1) (m = 1,2, ..., 5) or Ta 2 O 5, however, A is at least one of Ba, Sr, Pb, Ca, Li, K, B is Zr, Ti, Ta, Nb, Mg, M
at least one of n, Fe, Zn, W, and X is Ba, S
at least one of r, Pb, Ca, K and Bi, and Z is T
28. The method according to claim 27 , comprising at least one of i, Ta, and Nb.
形成する工程と、 該絶縁層にコンタクトホール（ＣＯＮＴ）を形成する工
程と、 該絶縁層にコンタクトホールにポリシリコンプラグ
（３）を埋め込む工程と、 該ポリシリコンプラグ上にシリコンコンタクト層（９）
を形成する工程と、該シリコンコンタクト層上の前記絶縁層のコンタクトホ
ール内に耐シリコン拡散導電層（４）を形成する工程
と、 該耐シリコン拡散導電層及び前記絶縁層上に耐酸化性導
電層（５）を形成する工程と、 該耐酸化性導電層をエッチングして前記耐シリコン拡散
導電層と共に下部電極層を形成する工程と、 前記下部電極層及び前記絶縁層上に高誘電率層（６）を
形成する工程と、 該高誘電率層上に上部電極層（７）を形成する工程と を
具備する 薄膜キャパシタの製造方法。34. An insulating layer (2) on a silicon substrate (1).
Forming and forming a contact hole (CONT) in the insulating layer.
And a polysilicon plug in the contact hole in the insulating layer.
(3) embedding a silicon contact layer (9) on the polysilicon plug;
Forming a contact hole of the insulating layer on the silicon contact layer.
Forming a silicon diffusion-resistant conductive layer (4) in the tool
And an oxidation resistant conductive layer on the silicon diffusion conductive layer and the insulating layer.
Forming an electrically conductive layer (5); and etching the oxidation-resistant conductive layer by etching the silicon-resistant diffusion layer.
Forming a lower electrode layer together with a conductive layer; and forming a high dielectric constant layer (6) on the lower electrode layer and the insulating layer.
Forming, and forming a high-dielectric constant layer on the upper electrode layer (7)
A method for manufacturing a thin film capacitor comprising the same .
形成する工程と、 該絶縁層にコンタクトホール（ＣＯＮＴ）を形成する工
程と、 該絶縁層にコンタクトホールにポリシリコンプラグ
（３）を埋め込む工程と、 該 ポリシリコンプラグ上に高融点金属層を形成する工程
と、 該高融点金属層に窒素雰囲気中でランプアニールを施し
てシリコンコンタクト層（９）を形成する工程と、 該シリコンコンタクト層上の前記絶縁層のコンタクトホ
ール内に耐シリコン拡散導電層（４）を形成する工程
と、 該耐シリコン拡散導電層及び前記絶縁層上に耐酸化性導
電層（５）を形成する工程と、 該耐酸化性導電層をエッチングして前記耐シリコン拡散
導電層と共に下部電極層を形成する工程と、 前記下部電極層及び前記絶縁層上に高誘電率層（６）を
形成する工程と、 該高誘電率層上に上部電極層（７）を形成する工程と を
具備する 薄膜キャパシタの製造方法。35. An insulating layer (2) on a silicon substrate (1).
Forming and forming a contact hole (CONT) in the insulating layer.
And a polysilicon plug in the contact hole in the insulating layer.
(3) a step of embedding, and forming a step of forming a refractory metal layer on said polysilicon plugs, silicon contact layer is subjected to lamp annealing in a nitrogen atmosphere the refractory metal layer (9) contact holes of the insulating layer on the silicon contact layer
Forming a silicon diffusion-resistant conductive layer (4) in the tool
And an oxidation resistant conductive layer on the silicon diffusion conductive layer and the insulating layer.
Forming an electrically conductive layer (5); and etching the oxidation-resistant conductive layer by etching the silicon-resistant diffusion layer.
Forming a lower electrode layer together with a conductive layer; and forming a high dielectric constant layer (6) on the lower electrode layer and the insulating layer.
Forming, and forming a high-dielectric constant layer on the upper electrode layer (7)
A method for manufacturing a thin film capacitor comprising the same .
前記耐酸化性導電層の下部を前記コンタクトホール内に
形成する請求項３４または３５に記載の薄膜キャパシタ
の製造方法。36. A manufacturing method of a thin-film capacitor according to claim 34 or 35 the step of forming the oxidation-resistant conductive layer forms a lower portion of said oxidation-resistant conductive layer in the contact hole.
Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つの金属、または
Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つの窒化
物、または窒素を含むＴｉ、Ｗ、Ｔａ、Ｍｏ、Ｎｉの少
なくとも１つの金属、またはＴｉ、Ｗ、Ｔａ、Ｍｏ、Ｎ
ｉの少なくとも１つのシリサイドよりなる請求項３４ま
たは３５に記載の薄膜キャパシタ製造方法。37. The silicon diffusion-resistant conductive layer, wherein Ti,
At least one metal of W, Ta, Mo, Ni, or at least one nitride of Ti, W, Ta, Mo, Ni, or at least one metal of Ti, W, Ta, Mo, Ni containing nitrogen, or Ti, W, Ta, Mo, N
35. The method of claim 34, comprising at least one silicide of i.
35. The method for manufacturing a thin film capacitor according to 35 .
Ｏｓ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｈの少なくとも１つの金
属、またはＲｕ、Ｒｅ、Ｏｓ、Ｉｒ、Ｒｈの少なくとも
１つの酸化物、またはＲｕ，Ｒｅ、Ｏｓ、Ｉｒ、Ｒｈの
少なくとも１つのシリサイドよりなる請求項３４または
３５に記載の薄膜キャパシタの製造方法。38. The oxidation-resistant conductive layer comprises Ru, Re,
Claims: At least one metal of Os, Ir, Pt, Pd, Rh, or at least one oxide of Ru, Re, Os, Ir, Rh, or at least one silicide of Ru, Re, Os, Ir, Rh. Clause 34 or
36. The method for manufacturing a thin film capacitor according to 35 .
Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つのシリサイドよ
りなる請求項３４または３５に記載の薄膜キャパシタの
製造方法。39. The silicon contact layer comprises Ti,
The method for manufacturing a thin film capacitor according to claim 34 or 35 , comprising at least one silicide of W, Ta, Mo, and Ni.
2（Ｘm-1ＺmＯ3m+1）（ｍ＝１，２，…，５）あるいは
Ｔａ2Ｏ5、 ただし、ＡはＢａ，Ｓｒ，Ｐｂ，Ｃａ，Ｌｉ，Ｋの少な
くとも１つ、ＢはＺｒ，Ｔｉ，Ｔａ，Ｎｂ，Ｍｇ，Ｍ
ｎ，Ｆｅ，Ｚｎ，Ｗの少なくとも１つ、ＸはＢａ，Ｓ
ｒ，Ｐｂ，Ｃａ，Ｋ，Ｂｉの少なくとも１つ、ＺはＴ
ｉ，Ｔａ，Ｎｂの少なくとも１つよりなる請求項３４ま
たは３５に記載の薄膜キャパシタの製造方法。40. The high dielectric constant layer is made of ABO 3 , Bi 2 O
2 (X m-1 Z m O 3m + 1) (m = 1,2, ..., 5) or Ta 2 O 5, however, A is at least one of Ba, Sr, Pb, Ca, Li, K, B is Zr, Ti, Ta, Nb, Mg, M
at least one of n, Fe, Zn, W, and X is Ba, S
at least one of r, Pb, Ca, K and Bi, and Z is T
35. The method according to claim 34, comprising at least one of i, Ta, and Nb.
35. The method for producing a thin film capacitor according to 35 .
層（３’）を形成する工程と、 該ポリシリコン層上に耐シリコン拡散導電層（４）を形
成する工程と、 該耐シリコン拡散導電層及び前記ポリシリコン層をエッ
チングして第１の下部電極層を形成する工程と、 該第１の下部電極層及び前記シリコン基板上に絶縁層
（２）を形成する工程と、 該絶縁層に化学機械的研磨を施して前記耐シリコン拡散
導電層の表面を露出させる工程と、 該耐シリコン拡散導電層及び前記絶縁層上に耐酸化性導
電層（５）を形成する工程と、 該耐酸化性導電層をエッチングして第２の下部電極層を
形成する工程と、 前記第２の下部電極層及び前記絶縁層上に高誘電率層
（６）を形成する工程と、 該高誘電率層上に上部電極層（７）を形成する工程とを
具備する薄膜キャパシタの製造方法。41. A step of forming a polysilicon layer (3 ') on a silicon substrate (1); a step of forming a silicon diffusion-resistant conductive layer (4) on the polysilicon layer; Forming a first lower electrode layer by etching a layer and the polysilicon layer; forming an insulating layer (2) on the first lower electrode layer and the silicon substrate; Exposing the surface of the silicon diffusion resistant conductive layer by performing chemical mechanical polishing; forming an oxidation resistant conductive layer (5) on the silicon diffusion resistant conductive layer and the insulating layer; Forming a second lower electrode layer by etching the conductive conductive layer; forming a high dielectric constant layer (6) on the second lower electrode layer and the insulating layer; Forming an upper electrode layer (7) thereon. A method for manufacturing a thin film capacitor.
前記耐シリコン拡散導電層の形成前に、前記ポリシリコ
ン層上にシリコンコンタクト層（９）を形成する工程を
具備する請求項４１に記載の薄膜キャパシタの製造方
法。42. The method according to claim 41 , further comprising the step of forming a silicon contact layer (9) on the polysilicon layer after forming the polysilicon layer and before forming the silicon diffusion-resistant conductive layer. A method for manufacturing a thin film capacitor.
融点金属層を形成する工程と、 該高融点金属層に窒素雰囲気中でランプアニールを施し
てシリコンコンタクト層（９）を形成する工程とを具備
する請求項４１に記載の薄膜キャパシタの製造方法。43. A step of forming a refractory metal layer on the polysilicon layer after the formation of the polysilicon layer; and performing lamp annealing on the refractory metal layer in a nitrogen atmosphere to form a silicon contact layer. 42. The method for manufacturing a thin film capacitor according to claim 41 , further comprising the step of:
Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つの金属、または
Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つの窒化
物、または窒素を含むＴｉ、Ｗ、Ｔａ、Ｍｏ、Ｎｉの少
なくとも１つの金属、またはＴｉ、Ｗ、Ｔａ、Ｍｏ、Ｎ
ｉの少なくとも１つのシリサイドよりなる請求項４１に
記載の薄膜キャパシタの製造方法。44. The silicon-diffusion-resistant conductive layer comprises Ti,
At least one metal of W, Ta, Mo, Ni, or at least one nitride of Ti, W, Ta, Mo, Ni, or at least one metal of Ti, W, Ta, Mo, Ni containing nitrogen, or Ti, W, Ta, Mo, N
42. The method of manufacturing a thin film capacitor according to claim 41 , comprising at least one silicide of i.
Ｏｓ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｈの少なくとも１つの金
属、またはＲｕ、Ｒｅ、Ｏｓ、Ｉｒ、Ｒｈの少なくとも
１つの酸化物、またはＲｕ、Ｒｅ、Ｏｓ、Ｉｒ、Ｒｈの
少なくとも１つのシリサイドよりなる請求項４１に記載
の薄膜キャパシタの製造方法。45. The oxidation-resistant conductive layer is made of Ru, Re,
Claims: At least one metal of Os, Ir, Pt, Pd, Rh, or at least one oxide of Ru, Re, Os, Ir, Rh, or at least one silicide of Ru, Re, Os, Ir, Rh. Item 42. The method for manufacturing a thin film capacitor according to Item 41 .
Ｗ，Ｔａ，Ｍｏ，Ｎｉの少なくとも１つのシリサイドよ
りなる請求項４２または４３に記載の薄膜キャパシタの
製造方法。46. The silicon contact layer comprises Ti,
The method for manufacturing a thin film capacitor according to claim 42 or 43 , comprising at least one silicide of W, Ta, Mo, and Ni.
2（Ｘm-1ＺmＯ3m+1）（ｍ＝１，２，…，５）あるいは
Ｔａ2Ｏ5、 ただし、ＡはＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌｉ、Ｋの少な
くとも１つ、ＢはＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｍ
ｎ、Ｆｅ、Ｚｎ、Ｗの少なくとも１つ、ＸはＢａ、Ｓ
ｒ、Ｐｂ、Ｃａ、Ｋ、Ｂｉの少なくとも１つ、ＺはＴ
ｉ、Ｔａ、Ｎｂの少なくとも１つよりなる請求項４１に
記載の薄膜キャパシタ。47. The high dielectric constant layer is made of ABO 3 , Bi 2 O
2 (X m-1 Z m O 3m + 1) (m = 1,2, ..., 5) or Ta 2 O 5, however, A is at least one of Ba, Sr, Pb, Ca, Li, K, B is Zr, Ti, Ta, Nb, Mg, M
n, Fe, Zn, at least one of W, X is Ba, S
at least one of r, Pb, Ca, K and Bi, and Z is T
42. The thin film capacitor according to claim 41 , comprising at least one of i, Ta, and Nb.
形成する工程と、 該絶縁層にコンタクトホール（ＣＯＮＴ）を形成する工
程と、 前記絶縁層のコンタクトホール内の前記シリコン基板に
接して耐シリコン拡散導電層（４）を形成する工程と、 該耐シリコン拡散導電層及び前記絶縁層上に耐酸化性導
電層（５）を形成する工程と、 該耐酸化性導電層をエッチングして前記耐シリコン拡散
導電層と共に下部電極層を形成する工程と、 前記下部電極層及び前記絶縁層上に高誘電率層（６）を
形成する工程と、 該高誘電率層上に上部電極層（７）を形成する工程とを
具備する薄膜キャパシタの製造方法。And 48. A process for forming an insulating layer on a silicon substrate (1) and (2), forming a contact hole (CONT) in the insulating layer, on the silicon substrate of the contact hole of the insulating layer
Etching forming a resistant silicon diffusion conductive layer (4) in contact, forming an oxidation-resistant conductive layer (5) resistant silicon diffusion conductive layer and the insulating layer, a resistant oxide conductive layer Forming a lower electrode layer together with the silicon diffusion-resistant conductive layer, forming a high dielectric constant layer on the lower electrode layer and the insulating layer, and forming an upper electrode on the high dielectric constant layer Forming a layer (7).
後前記耐シリコン拡散導電層の埋込み前に、前記シリコ
ン基板上にシリコンコンタクト層（９）を形成する工程
を具備する請求項４８に記載の薄膜キャパシタの製造方
法。49. The thin film capacitor according to claim 48 , further comprising a step of forming a silicon contact layer (9) on the silicon substrate after forming the contact hole and before embedding the silicon diffusion-resistant conductive layer. Manufacturing method.
前記耐酸化性導電層の下部を前記コンタクトホール内に
形成する請求項４８に記載の薄膜キャパシタの製造方
法。50. The method according to claim 48 , wherein the step of forming the oxidation-resistant conductive layer forms a lower portion of the oxidation-resistant conductive layer in the contact hole.
高融点金属層を形成する工程と、 該高融点金属層に窒素雰囲気中でランプアニールを施し
てシリコンコンタクト層（９）を形成する工程とを具備
する請求項４８に記載の薄膜キャパシタの製造方法。51. A step of forming a refractory metal layer on the silicon substrate after the formation of the contact hole; and performing a lamp anneal on the refractory metal layer in a nitrogen atmosphere to form a silicon contact layer. 49. The method of manufacturing a thin film capacitor according to claim 48 , further comprising the step of:
Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つの金属、または
Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つの窒化
物、または窒素を含むＴｉ、Ｗ、Ｔａ、Ｍｏ、Ｎｉの少
なくとも１つの金属、またはＴｉ、Ｗ、Ｔａ、Ｍｏ、Ｎ
ｉの少なくとも１つのシリサイドよりなる請求項４８に
記載の薄膜キャパシタの製造方法。52. The silicon diffusion-resistant conductive layer comprises Ti,
At least one metal of W, Ta, Mo, Ni, or at least one nitride of Ti, W, Ta, Mo, Ni, or at least one metal of Ti, W, Ta, Mo, Ni containing nitrogen, or Ti, W, Ta, Mo, N
49. The method of manufacturing a thin film capacitor according to claim 48 , comprising at least one silicide of i.
Ｏｓ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｈの少なくとも１つの金
属、またはＲｕ、Ｒｅ、Ｏｓ、Ｉｒ、Ｒｈの少なくとも
１つの酸化物、またはＲｕ、Ｒｅ、Ｏｓ、Ｉｒ、Ｒｈの
少なくとも１つのシリサイドよりなる請求項４８に記載
の薄膜キャパシタ。53. The oxidation-resistant conductive layer may include Ru, Re,
Claims: At least one metal of Os, Ir, Pt, Pd, Rh, or at least one oxide of Ru, Re, Os, Ir, Rh, or at least one silicide of Ru, Re, Os, Ir, Rh. Item 49. The thin film capacitor according to item 48 .
Ｗ、Ｔａ、Ｍｏ、Ｎｉの少なくとも１つのシリサイドよ
りなる請求項４９に記載の薄膜キャパシタの製造方法。54. The silicon contact layer comprises Ti,
50. The method of manufacturing a thin film capacitor according to claim 49 , comprising at least one silicide of W, Ta, Mo, and Ni.
2（Ｘm-1ＺmＯ3m+1）（ｍ＝１，２，…，５）あるいは
Ｔａ2Ｏ5、 ただし、ＡはＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌｉ、Ｋの少な
くとも１つ、ＢはＺｒ，Ｔｉ，Ｔａ，Ｎｂ，Ｍｇ，Ｍ
ｎ，Ｆｅ，Ｚｎ，Ｗの少なくとも１つ、ＸはＢａ，Ｓ
ｒ，Ｐｂ，Ｃａ，Ｋ，Ｂｉの少なくとも１つ、ＺはＴ
ｉ，Ｔａ，Ｎｂの少なくとも１つよりなる請求項４８に
記載の薄膜キャパシタの製造方法。55. The high dielectric constant layer is made of ABO 3 , Bi 2 O
2 (X m-1 Z m O 3m + 1) (m = 1,2, ..., 5) or Ta 2 O 5, however, A is at least one of Ba, Sr, Pb, Ca, Li, K, B is Zr, Ti, Ta, Nb, Mg, M
at least one of n, Fe, Zn, W, and X is Ba, S
at least one of r, Pb, Ca, K and Bi, and Z is T
49. The method of manufacturing a thin film capacitor according to claim 48 , comprising at least one of i, Ta, and Nb.
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