JP2943331B2 - 露光方法及び露光装置 - Google Patents
露光方法及び露光装置Info
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
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- Liquid Crystal (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Thin Film Transistor (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は露光方法及び露光装置に
係り，特に薄膜トランジスタ（ＴＦＴ）の製造プロセス
で使用する露光方法及び露光装置に関する。
係り，特に薄膜トランジスタ（ＴＦＴ）の製造プロセス
で使用する露光方法及び露光装置に関する。
【０００２】近年，液晶ディスプレイ，エレクトロルミ
ネッセンス等の駆動素子として，ＴＦＴマトリックスが
使用されるようになった。このようなＴＦＴマトリック
スでは，数十万箇のＴＦＴが配置されているが，非晶質
Ｓｉ（ａ−Ｓｉ）を活性層とする逆スタガード型ＴＦＴ
では，ゲート電極に接近するチャネル部を位置合わせ精
度よく形成するため，ゲート電極を遮光膜とするセルフ
アライン露光が行われている。
ネッセンス等の駆動素子として，ＴＦＴマトリックスが
使用されるようになった。このようなＴＦＴマトリック
スでは，数十万箇のＴＦＴが配置されているが，非晶質
Ｓｉ（ａ−Ｓｉ）を活性層とする逆スタガード型ＴＦＴ
では，ゲート電極に接近するチャネル部を位置合わせ精
度よく形成するため，ゲート電極を遮光膜とするセルフ
アライン露光が行われている。
【０００３】
【従来の技術】従来，逆スタガード型ＴＦＴでは，ａ−
Ｓｉ活性層上に絶縁層のチャネル保護膜を形成するの
に，透明基板上に形成されたゲート電極を遮光膜として
レジスト層にセルフアライン露光を行い，現像後絶縁層
をエッチングすることによりチャネル幅を精度よく抑え
たチャネル保護膜を形成している。
Ｓｉ活性層上に絶縁層のチャネル保護膜を形成するの
に，透明基板上に形成されたゲート電極を遮光膜として
レジスト層にセルフアライン露光を行い，現像後絶縁層
をエッチングすることによりチャネル幅を精度よく抑え
たチャネル保護膜を形成している。
【０００４】ゲート電極を遮光膜とするセルフアライン
露光は，マスク形成の必要がなく，アライメントを必要
とせず，位置合わせ精度のよいパターンを形成できる利
点を有するが，一方，遮光膜のパターンと同じパターン
しか形成することができないといった欠点がある。
露光は，マスク形成の必要がなく，アライメントを必要
とせず，位置合わせ精度のよいパターンを形成できる利
点を有するが，一方，遮光膜のパターンと同じパターン
しか形成することができないといった欠点がある。
【０００５】そのパターンをさらに加工する場合は，再
びレジスト層を形成し，レチクルあるいはマスク上のパ
ターンをレジスト層に転写露光する。この場合，アライ
メント精度が問題となる。即ち，基板自体の歪みや装置
の能力によってアライメント精度が左右され，工程管理
が難しくなる。
びレジスト層を形成し，レチクルあるいはマスク上のパ
ターンをレジスト層に転写露光する。この場合，アライ
メント精度が問題となる。即ち，基板自体の歪みや装置
の能力によってアライメント精度が左右され，工程管理
が難しくなる。
【０００６】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，位置合わせ精度の厳しいパターンは遮光膜パター
ンによるセルフアライン露光で形成し，それと同時に，
遮光膜パターンと異なるパターンも形成する露光方法及
び露光装置を提供することを目的とする。
鑑み，位置合わせ精度の厳しいパターンは遮光膜パター
ンによるセルフアライン露光で形成し，それと同時に，
遮光膜パターンと異なるパターンも形成する露光方法及
び露光装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】図１〜図６は実施例を説
明するための図である。上記課題は，被露光層６の下部
に第１のマスクパターン２を配置し，該被露光層６の上
部に第２のマスクパターン８を配置し，該被露光層６の
下部から該第１のマスクパターン２をマスクにして該被
露光層６を露光するとともに，該被露光層６の上部から
該第２のマスクパターン８をマスクにして該被露光層６
を露光する露光方法によって解決される。
明するための図である。上記課題は，被露光層６の下部
に第１のマスクパターン２を配置し，該被露光層６の上
部に第２のマスクパターン８を配置し，該被露光層６の
下部から該第１のマスクパターン２をマスクにして該被
露光層６を露光するとともに，該被露光層６の上部から
該第２のマスクパターン８をマスクにして該被露光層６
を露光する露光方法によって解決される。
【０００８】また，被露光層12の片側に複数のマスクパ
ターン２，14を重ねて配置し, 該複数のマスクパターン
２，14をマスクにして該被露光層12の片側から該被露光
層12を露光する露光方法によって解決される。
ターン２，14を重ねて配置し, 該複数のマスクパターン
２，14をマスクにして該被露光層12の片側から該被露光
層12を露光する露光方法によって解決される。
【０００９】また，被露光層６の両側に配置されたマク
パターン２, ８をマスクにして，両側から該被露光層６
を露光する手段を備えた露光装置によって解決される。
パターン２, ８をマスクにして，両側から該被露光層６
を露光する手段を備えた露光装置によって解決される。
【００１０】
【作用】露光層６の下部に第１のマスクパターン２を配
置し，被露光層６の上部に第２のマスクパターン８を配
置し，被露光層６を上下から露光するようにすれば，第
１のマスクパターン２と第２のマスクパターン８のアラ
イメントを一回できめることができるから，２回に分け
て行う場合よりもアライメント精度がよくなる。さら
に，工程も簡略になる。
置し，被露光層６の上部に第２のマスクパターン８を配
置し，被露光層６を上下から露光するようにすれば，第
１のマスクパターン２と第２のマスクパターン８のアラ
イメントを一回できめることができるから，２回に分け
て行う場合よりもアライメント精度がよくなる。さら
に，工程も簡略になる。
【００１１】特に，第１のマスクパターン２をセルフア
ライン露光し，第１のマスクパターンで形成されるパタ
ーンを加工するために第２のマスクパターン８を用いる
時，本発明の露光方法のメリットは大きい。
ライン露光し，第１のマスクパターンで形成されるパタ
ーンを加工するために第２のマスクパターン８を用いる
時，本発明の露光方法のメリットは大きい。
【００１２】また，露光層６の両側に配置されたマクパ
ターン２, ８をマスクにして，両側から被露光層６を露
光する手段を備えた露光装置によって上記の露光を効果
的に行うことができる。
ターン２, ８をマスクにして，両側から被露光層６を露
光する手段を備えた露光装置によって上記の露光を効果
的に行うことができる。
【００１３】また，露光層12の片側に複数のマスクパタ
ーン２，14を重ねて配置し, 被露光層12の片側から露光
する露光方法も，上記と同様のメリットがある。
ーン２，14を重ねて配置し, 被露光層12の片側から露光
する露光方法も，上記と同様のメリットがある。
【００１４】
【実施例】図１〜図６は本発明によりスタガード型ＴＦ
Ｔを製造するプロセスの実施例を説明するための図であ
り，図１は第１の露光を説明するための断面図，図２は
第１，第２のマスクパターンの像，図３は第１の露光・
現像，エッチング後のＴＦＴの断面図，図４は第２の露
光を説明するための断面図，図５は第１，第３のマスク
パターンの像，図６は第２の露光・現像，エッチング後
のＴＦＴの断面図を示す。
Ｔを製造するプロセスの実施例を説明するための図であ
り，図１は第１の露光を説明するための断面図，図２は
第１，第２のマスクパターンの像，図３は第１の露光・
現像，エッチング後のＴＦＴの断面図，図４は第２の露
光を説明するための断面図，図５は第１，第３のマスク
パターンの像，図６は第２の露光・現像，エッチング後
のＴＦＴの断面図を示す。
【００１５】以下，これらの図を参照しながら実施例に
ついて説明する。 図１参照 ガラス基板１上に幅が例えば２０μｍ，厚さが例えば10
00ÅのＡｌのゲートバス2Aと，それに接続する幅が例え
ば５μｍ，厚さが例えば800ÅのＴｉのゲート電極２を
形成する。
ついて説明する。 図１参照 ガラス基板１上に幅が例えば２０μｍ，厚さが例えば10
00ÅのＡｌのゲートバス2Aと，それに接続する幅が例え
ば５μｍ，厚さが例えば800ÅのＴｉのゲート電極２を
形成する。
【００１６】次に，厚さが例えば3000Åのゲート絶縁膜
３を形成し,その上に活性層として厚さが例えば150 Å
のａ−Ｓｉ層４, その上に厚さが例えば1400ÅのＳｉＯ
2 の絶縁膜５を形成する。次いで，絶縁膜５上にポジ型
レジスト層６を形成する。
３を形成し,その上に活性層として厚さが例えば150 Å
のａ−Ｓｉ層４, その上に厚さが例えば1400ÅのＳｉＯ
2 の絶縁膜５を形成する。次いで，絶縁膜５上にポジ型
レジスト層６を形成する。
【００１７】この状態のガラス基板を支持台９に載置す
る。一方，ゲート電極２に対して所定の位置関係を有す
る第２のマスクパターン８の形成されたマスク基板７を
ポジ型レジスト層６の上部に配置し，第２のマスクパタ
ーン８をゲート電極２の位置にフォーカスするようにす
る。この第２のマスクパターン８はポジ型レジスト層６
上に密着させて形成してもよい。
る。一方，ゲート電極２に対して所定の位置関係を有す
る第２のマスクパターン８の形成されたマスク基板７を
ポジ型レジスト層６の上部に配置し，第２のマスクパタ
ーン８をゲート電極２の位置にフォーカスするようにす
る。この第２のマスクパターン８はポジ型レジスト層６
上に密着させて形成してもよい。
【００１８】第１の露光：ゲート電極２を第１のマスク
パターンとし，その第１のマスクパターンをマスクにし
て，セルフアラインでもって下部からポジ型レジスト層
６を露光し，同時に第２のマスクパターン８をマスクに
して，上部からポジ型レジスト層６を露光する。
パターンとし，その第１のマスクパターンをマスクにし
て，セルフアラインでもって下部からポジ型レジスト層
６を露光し，同時に第２のマスクパターン８をマスクに
して，上部からポジ型レジスト層６を露光する。
【００１９】図２参照 この図は第１，第２のマスクパターンの像で，ゲート電
極位置での像であり，第１のマスクパターン（ゲート電
極２，ゲートバス2A）と第２のマスクパターン８の重な
った状態を示している。露光後ポジ型レジスト層６を現
像すると，全く露光されない部分，即ち，第１，第２の
マスクパターンの重なった部分（長さｌ1 ，幅ｄ1 ）の
ポジ型レジスト層６のみが残る。
極位置での像であり，第１のマスクパターン（ゲート電
極２，ゲートバス2A）と第２のマスクパターン８の重な
った状態を示している。露光後ポジ型レジスト層６を現
像すると，全く露光されない部分，即ち，第１，第２の
マスクパターンの重なった部分（長さｌ1 ，幅ｄ1 ）の
ポジ型レジスト層６のみが残る。
【００２０】長さｌ1 はチャネル長さを決定するから高
い精度を要するが，幅ｄ1 は高い精度は要しない。残っ
たポジ型レジスト層６をマスクにして絶縁膜５をエッチ
ングし，チャネル保護膜5Aを形成する。
い精度を要するが，幅ｄ1 は高い精度は要しない。残っ
たポジ型レジスト層６をマスクにして絶縁膜５をエッチ
ングし，チャネル保護膜5Aを形成する。
【００２１】なおこの露光法は，下から見た時支持台９
の陰になるポジ型レジスト層６の部分は，下からの露光
は受けないが，上からの露光をうけるので，レジスト残
りが生じないという利点がある。
の陰になるポジ型レジスト層６の部分は，下からの露光
は受けないが，上からの露光をうけるので，レジスト残
りが生じないという利点がある。
【００２２】図３参照 この図は第１の露光・現像，エッチング後のＦＥＴの断
面図を示す。 図４参照 その後，チャネル保護膜5Aおよびその両側のａ−Ｓｉ層
４上に，厚さが例えば500 Åのｎ+ - ａ−Ｓｉ層の接合
層10，厚さが例えば1000ÅのＩＴＯ層11を形成する。次
いで，ＩＴＯ層11上にネガ型レジスト層12を形成する。
面図を示す。 図４参照 その後，チャネル保護膜5Aおよびその両側のａ−Ｓｉ層
４上に，厚さが例えば500 Åのｎ+ - ａ−Ｓｉ層の接合
層10，厚さが例えば1000ÅのＩＴＯ層11を形成する。次
いで，ＩＴＯ層11上にネガ型レジスト層12を形成する。
【００２３】一方，ゲート電極２に対して所定の位置関
係を有する第３のマスクパターン14の形成されたマスク
基板13をガラス基板１の下に配置し，ゲート電極２と第
３のマスクパターン14の位置合わせを行い，第３のマス
クパターン14をゲート電極２の位置にフォーカスするよ
うにする。
係を有する第３のマスクパターン14の形成されたマスク
基板13をガラス基板１の下に配置し，ゲート電極２と第
３のマスクパターン14の位置合わせを行い，第３のマス
クパターン14をゲート電極２の位置にフォーカスするよ
うにする。
【００２４】第２の露光：ゲート電極２（第１のマスク
パターン）と第３のマスクパターン14を同時にマスクに
して，下部からネガ型レジスト層12を露光する。 図５参照 この図は第１，第３のマスクパターンの像で，ゲート電
極位置での像であり，第１のマスクパターン（ゲート電
極２）と第３のマスクパターン14の重なった状態を示し
ている。第３のマスクパターン14は光の通る部分が矩形
のパターンである。
パターン）と第３のマスクパターン14を同時にマスクに
して，下部からネガ型レジスト層12を露光する。 図５参照 この図は第１，第３のマスクパターンの像で，ゲート電
極位置での像であり，第１のマスクパターン（ゲート電
極２）と第３のマスクパターン14の重なった状態を示し
ている。第３のマスクパターン14は光の通る部分が矩形
のパターンである。
【００２５】露光後ネガ型レジスト層12を現像すると，
露光された部分，即ち，第１，第２のマスクパターンの
いずれにも属さない部分（幅ｄ1 ，ｄ2 の二つの矩形）
のネガ型レジスト層12のみが残る。幅ｄ1 ，ｄ2 は精度
を要しないが，二つの矩形の間隔ｌ1 は精度を要する。
この部分はゲート電極２をマスクとするセルフアライン
露光であるから精度が保たれる。
露光された部分，即ち，第１，第２のマスクパターンの
いずれにも属さない部分（幅ｄ1 ，ｄ2 の二つの矩形）
のネガ型レジスト層12のみが残る。幅ｄ1 ，ｄ2 は精度
を要しないが，二つの矩形の間隔ｌ1 は精度を要する。
この部分はゲート電極２をマスクとするセルフアライン
露光であるから精度が保たれる。
【００２６】残ったネガ型レジスト層12をマスクにして
接合層10およびＩＴＯ層11をエッチングし，接合層10同
志およびＩＴＯ層11同志を間隔ｌ1 で隔てて，ソース電
極15, ドレイン電極16を形成する。
接合層10およびＩＴＯ層11をエッチングし，接合層10同
志およびＩＴＯ層11同志を間隔ｌ1 で隔てて，ソース電
極15, ドレイン電極16を形成する。
【００２７】図６参照 この図は第２の露光・現像，エッチング後のＦＥＴの断
面図を示す。このようにして，位置合わせ精度の厳しい
パターンはセルフアライン露光すると同時に，それと異
なる精度を要しないパターンも露光することによりＦＥ
Ｔ素子を形成することができた。
面図を示す。このようにして，位置合わせ精度の厳しい
パターンはセルフアライン露光すると同時に，それと異
なる精度を要しないパターンも露光することによりＦＥ
Ｔ素子を形成することができた。
【００２８】なお，図１に示した第１の露光を行うため
に，光学系（レンズ系）を被露光層（ポジ型レジスト層
６）に対して上下に配置した露光装置を用いる。光源は
上下に別々に持ってもよいし，また一つの光源を用いて
光を二つに分岐し，上下の光学系に導くようにしてもよ
い。
に，光学系（レンズ系）を被露光層（ポジ型レジスト層
６）に対して上下に配置した露光装置を用いる。光源は
上下に別々に持ってもよいし，また一つの光源を用いて
光を二つに分岐し，上下の光学系に導くようにしてもよ
い。
【００２９】
【発明の効果】以上説明したように，本発明によれば，
位置合わせ精度の厳しいパターンと，それと異なる精度
を要しないパターンを同時に形成することができ，マス
クアライメントが容易になり，工程が簡略化される。そ
の結果，スループットの向上，歩留りの向上，コストダ
ウンという効果を奏し，露光装置数の節約，省スペー
ス，メンテナンスの省力化といった効果を奏する。
位置合わせ精度の厳しいパターンと，それと異なる精度
を要しないパターンを同時に形成することができ，マス
クアライメントが容易になり，工程が簡略化される。そ
の結果，スループットの向上，歩留りの向上，コストダ
ウンという効果を奏し，露光装置数の節約，省スペー
ス，メンテナンスの省力化といった効果を奏する。
【図１】第１の露光を説明するための断面図である。
【図２】第１，第２のマスクパターンの像である。
【図３】第１の露光・現像，エッチング後のＦＥＴの断
面図である。
面図である。
【図４】第２の露光を説明するための断面図である。
【図５】第１，第３のマスクパターンの像である。
【図６】第２の露光・現像，エッチング後のＦＥＴの断
面図である。
面図である。
１はガラス基板 ２はゲート電極であって第１のマスクパターン 2Aはゲートバスであって第１のマスクパターン ３はゲート絶縁膜 ４はａ−Ｓｉ層 ５は絶縁膜 5Aはチャネル保護膜 ６は被露光層であってポジ型レジスト層 ７はマスク基板 ８は第２のマスクパターン ９は支持台 10は接合層 11はＩＴＯ層 12は被露光層であってネガ型レジスト層 13はマスク基板 14は第３のマスクパターン 15はソース電極 16はドレイン電極
Claims (3)
- 【請求項１】 被露光層(6) の下部に第１のマスクパタ
ーン(2) を配置し，該被露光層(6) の上部に第２のマス
クパターン(8) を配置し，該被露光層(6) の下部から該
第１のマスクパターン(2) をマスクにして該被露光層
(6) を露光するとともに，該被露光層(6) の上部から該
第２のマスクパターン(8) をマスクにして該被露光層
(6) を露光することを特徴とする露光方法。 - 【請求項２】 被露光層(12)の片側に複数のマスクパタ
ーン(2, 14) を重ねて配置し, 該複数のマスクパターン
(2, 14) をマスクにして該被露光層(12)の片側から該被
露光層(12)を露光することを特徴とする露光方法。 - 【請求項３】 被露光層(6) の両側に配置されたマクパ
ターン(2,8)をマスクにして，両側から該被露光層(6)
を露光する手段を備えたことを特徴とする露光装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40559090A JP2943331B2 (ja) | 1990-12-25 | 1990-12-25 | 露光方法及び露光装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40559090A JP2943331B2 (ja) | 1990-12-25 | 1990-12-25 | 露光方法及び露光装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04221836A JPH04221836A (ja) | 1992-08-12 |
| JP2943331B2 true JP2943331B2 (ja) | 1999-08-30 |
Family
ID=18515197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40559090A Expired - Lifetime JP2943331B2 (ja) | 1990-12-25 | 1990-12-25 | 露光方法及び露光装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2943331B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7472601B2 (ja) * | 2020-03-31 | 2024-04-23 | 東レ株式会社 | 配線電極付き基板の製造方法 |
-
1990
- 1990-12-25 JP JP40559090A patent/JP2943331B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04221836A (ja) | 1992-08-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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