JP2937205B2

JP2937205B2 - Semiconductor memory device having address decoder capable of high-speed operation

Info

Publication number: JP2937205B2
Application number: JP3518214A
Authority: JP
Inventors: 悟川本
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1990-11-16
Filing date: 1991-11-15
Publication date: 1999-08-23
Anticipated expiration: 2014-08-23

Description

【発明の詳細な説明】技術分野本発明は、半導体記憶装置に関し、特に、アドレス信
号をデコードしてメモリセルを選択する高速動作が可能
なアドレスデコーダを有する半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having a high-speed operation address decoder that decodes an address signal and selects a memory cell.

背景技術近年、半導体メモリには、アクセスの高速化と各種の
動作モード等の高付加価値化が要求されている。例え
ば、ダイナミック・ランダムアクセスメモリ（DRAM）で
は、外部アドレス信号に基づいた通常の読出し書込み動
作と、チップ内に設けたアドレスカウンタからの内部ア
ドレス信号に基づいたリフレッシュ動作との２種類の動
作モードがある。そのため、各種動作モードでの使用ア
ドレス信号のデコード結果を速くすることが要望されて
いる。2. Description of the Related Art In recent years, semiconductor memories have been required to have higher access speed and higher added value such as various operation modes. For example, in a dynamic random access memory (DRAM), there are two types of operation modes: a normal read / write operation based on an external address signal, and a refresh operation based on an internal address signal from an address counter provided in a chip. is there. Therefore, it is desired to speed up the decoding result of the used address signal in various operation modes.

具体的に、例えば、DRAMは、メモリセル，センスアン
プ，コラムデコーダ，ワードドライバ，ロウアドレスバ
ッファ，クロックジェネレータ，モード判定回路，およ
び，スイッチ回路等を備えている。Specifically, for example, a DRAM includes a memory cell, a sense amplifier, a column decoder, a word driver, a row address buffer, a clock generator, a mode determination circuit, and a switch circuit.

このようなDRAMにおいて、まず、通常の読み出し書込
み動作時には、クロックジェネレータからの制御信号に
基づいて、バッファセルのアドレスラッチ回路により、
その入力端子に供給されている外部アドレス信号がラッ
チされ、その後、モード判定回路による動作モードの判
定結果に基づいて、アドレスラッチ回路にラッチされた
外部アドレス信号のデータがアドレスバスを介してロウ
デコーダに転送される。そして、転送されたデータがロ
ウデコーダによりデコードされ、デコードアドレスがワ
ードドライバに転送されて所定のワード線が選択され
る。次に、リフレッシュ動作時には、上述したのと同様
に、クロックジェネレータからの制御信号に基づいて、
バッファセルのアドレスラッチ回路により、入力端子に
供給されている内部アドレス信号のデータがラッチさ
れ、その後、モード判定回路による動作モードの判定結
果に基づいて、内部アドレス信号のデータがロウデコー
ダに転送される。そして、上述したのと同様にして、所
定のワード線が選択される。In such a DRAM, first, during a normal read / write operation, an address latch circuit of a buffer cell operates based on a control signal from a clock generator.
The external address signal supplied to the input terminal is latched, and the data of the external address signal latched by the address latch circuit is then transferred to the row decoder via the address bus based on the operation mode determination result by the mode determination circuit. Is forwarded to Then, the transferred data is decoded by the row decoder, the decode address is transferred to the word driver, and a predetermined word line is selected. Next, at the time of the refresh operation, as described above, based on the control signal from the clock generator,
The data of the internal address signal supplied to the input terminal is latched by the address latch circuit of the buffer cell, and then the data of the internal address signal is transferred to the row decoder based on the operation mode determination result by the mode determination circuit. You. Then, a predetermined word line is selected in the same manner as described above.

ここで、チップをリセットする場合には、選択してい
るワード線をリセット信号によりリセットした後、クロ
ックジェネレータ86の制御信号が変化し、この制御信号
の遷移に基づいて、モード判定回路のモード信号が所定
のレベルに復帰する。このモード信号の所定レベルへの
復帰により、スイッチ回路の両スイッチ制御信号が変化
すると共に、アドレスバスの各信号線がリセットされ、
これによりデコードアドレスもリセットされることにな
る。Here, when resetting the chip, after the selected word line is reset by the reset signal, the control signal of the clock generator 86 changes, and based on the transition of this control signal, the mode signal of the mode determination circuit is changed. Returns to a predetermined level. When the mode signal returns to a predetermined level, both switch control signals of the switch circuit change, and each signal line of the address bus is reset.
As a result, the decode address is also reset.

このように、従来のロウ系コントローラでは、外部ア
ドレス信号または内部アドレス信号がアドレスバスに出
力される時期は、ロウアドレスストローブ信号およびコ
ラムアドレスストローブ信号に基づいてモード判定回路
により動作モードが判定され、モード信号（動作モード
信号）のいずれか一方が所定レベルに決まってからとな
る。そのため、従来の半導体記憶装置では、デコード時
間が遅くなり、アクセスを高速化できないという課題が
ある。また、チップのリセット時には、そのとき選択し
ているワード線のディスチャージが完了するまで、該ワ
ード線を選択しているアドレスバスおよびデコードアド
レスをリセットすることができず、リセット時間の短縮
が困難なため、サイクルタイムを高速化できないことに
なっていた。As described above, in the conventional row-related controller, when the external address signal or the internal address signal is output to the address bus, the operation mode is determined by the mode determination circuit based on the row address strobe signal and the column address strobe signal. Only after one of the mode signals (operation mode signal) has been set to the predetermined level. Therefore, in the conventional semiconductor memory device, there is a problem that the decoding time is slow and the access cannot be speeded up. Further, at the time of resetting the chip, the address bus and decode address selecting the word line cannot be reset until the discharge of the word line selected at that time is completed, and it is difficult to shorten the reset time. Therefore, the cycle time cannot be shortened.

発明の開示本発明は、アドレスデコーダのデコード時間を短縮し
てメモリセルのアクセス時間を高速化することを目的と
する。さらに、さらに、本発明は、チップのリセット時
間を短縮してサイクルタイムを高速化することも目的と
する。DISCLOSURE OF THE INVENTION An object of the present invention is to shorten the decoding time of an address decoder and thereby speed up the access time of a memory cell. Still another object of the present invention is to shorten the chip reset time to increase the cycle time.

本発明によれば、外部アドレス信号に基づいてメモリ
セルをアクセスする動作モードであるか、或いは、内部
アドレス信号に基づいてメモリセルをアクセスする動作
モードであるかを判定するコントローラと、前記外部ア
ドレス信号および前記内部アドレス信号をデコードする
アドレスデコーダとを具備し、前記アドレスデコーダ
は、前記外部アドレス信号を受ける第１のデコード部
と、前記内部アドレス信号を受ける第２のデコード部
と、前記コントローラによる判定が完了してから、該判
定された動作モードに基づいて前記第１のデコード部ま
たは前記第２のデコード部のいずれか一方の選択する切
換部とを有することを特徴とする半導体記憶装置が提供
される。According to the present invention, there is provided a controller for determining whether the operation mode is an operation mode for accessing a memory cell based on an external address signal or an operation mode for accessing a memory cell based on an internal address signal; An address decoder for decoding a signal and the internal address signal, the address decoder comprising: a first decoding unit for receiving the external address signal; a second decoding unit for receiving the internal address signal; A switching unit that selects one of the first decoding unit and the second decoding unit based on the determined operation mode after the determination is completed. Provided.

さらに、本発明によれば、外部アドレス信号に基づい
てメモリセルをアクセスする動作モードであるか、或い
は、内部アドレス信号に基づいてメモリセルをアクセス
する動作モードであるかを判定し、該判定された動作モ
ードに対応する第１のスイッチ制御信号および第２のス
イッチ制御信号を生成するコントローラと、前記外部ア
ドレス信号および前記内部アドレス信号をデコードする
アドレスデコーダとを具備し、前記アドレスデコーダ
は、前記外部アドレス信号を受ける複数のデコード用ト
ランジスタを含む第１のデコード部と、前記内部アドレ
ス信号を受ける複数のデコード用トランジスタを含む第
２のデコード部と、デコード出力ノードをチャージする
チャージ用トランジスタと、前記第１のデコード部およ
び前記デコード出力ノードの間に接続され、前記第１の
スイッチ制御信号に応答する第１のスイッチと、前記第
２のデコード部および前記デコード出力ノードの間に接
続され、前記第２のスイッチ制御信号に応答する第２の
スイッチとを有し、前記コントローラによる判定が完了
してから、該判定された動作モードに基づいて前記第１
のデコード部または前記第２のデコード部のいずれか一
方を前記第１のスイッチまたは前記第２のスイッチを介
して前記デコード出力ノードに接続することを特徴とす
る半導体記憶装置も提供される。Further, according to the present invention, it is determined whether the operation mode is an operation mode for accessing a memory cell based on an external address signal or an operation mode for accessing a memory cell based on an internal address signal. A controller for generating a first switch control signal and a second switch control signal corresponding to the operation mode, and an address decoder for decoding the external address signal and the internal address signal. A first decoding unit including a plurality of decoding transistors receiving an external address signal, a second decoding unit including a plurality of decoding transistors receiving the internal address signal, a charging transistor charging a decode output node; The first decoding unit and the decode output node And a first switch responsive to the first switch control signal and connected between the second decoding unit and the decode output node, and responsive to the second switch control signal. A second switch, and after the determination by the controller is completed, the first switch based on the determined operation mode.
A semiconductor memory device characterized in that either one of the decoding unit and the second decoding unit is connected to the decode output node via the first switch or the second switch.

図面の簡単な説明第１図は従来の半導体記憶装置の一例を示すブロック
回路図、第２図は第１図の半導体記憶装置のチップレイアウト
を示す図、第３図は第１図に示す半導体記憶装置の動作を説明す
るためのタイミング図、第４図は従来の半導体記憶装置の他の例を示すブロッ
ク回路図、第５図は、第４図に示す半導体記憶装置の動作を説明
するためのタイミング図、第６図は本発明に係る半導体記憶装置の第１の形態を
示す原理ブロック図、第７図は本発明に係る半導体記憶装置の第２の形態を
示す原理ブロック図、第８図は本発明に係る半導体記憶装置の第３の形態を
示す原理ブロック図、第９図は本発明の半導体記憶装置の一実施例を示すブ
ロック回路図、第10図は第９図の半導体記憶装置におけるロウ系コン
トローラの一例を示す回路図、第11図は第９図の半導体記憶装置におけるデコード部
およびラッチ部の一例を示す回路図、第12図は半導体記憶装置の一例を概略的に示すブロッ
ク図、第13図は第９図に示す半導体記憶装置の動作を説明す
るためのタイミング図、第14図は第９図の半導体記憶装置のチップレイアウト
を示す図、第15図は本発明の半導体記憶装置の他の実施例を示す
ブロック回路図、第16図は第15図の半導体記憶装置におけるデコーダセ
ルを示す回路図、および、第17図は第16図のデコーダセルをプリデコーダとして
適用したロウデコーダおよびワードドライバを示す回路
図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block circuit diagram showing an example of a conventional semiconductor memory device, FIG. 2 is a diagram showing a chip layout of the semiconductor memory device of FIG. 1, and FIG. 3 is a semiconductor shown in FIG. FIG. 4 is a timing chart for explaining the operation of the memory device, FIG. 4 is a block circuit diagram showing another example of the conventional semiconductor memory device, and FIG. 5 is a diagram for explaining the operation of the semiconductor memory device shown in FIG. FIG. 6 is a principle block diagram showing a first embodiment of the semiconductor memory device according to the present invention; FIG. 7 is a principle block diagram showing a second embodiment of the semiconductor memory device according to the present invention; FIG. 9 is a block diagram showing the principle of a third embodiment of the semiconductor memory device according to the present invention. FIG. 9 is a block circuit diagram showing an embodiment of the semiconductor memory device according to the present invention. An example of a row controller in a device FIG. 11 is a circuit diagram showing an example of a decode unit and a latch unit in the semiconductor memory device of FIG. 9, FIG. 12 is a block diagram schematically showing an example of the semiconductor memory device, and FIG. 9 is a timing chart for explaining the operation of the semiconductor memory device shown in FIG. 9, FIG. 14 is a diagram showing a chip layout of the semiconductor memory device of FIG. 9, and FIG. 15 is another embodiment of the semiconductor memory device of the present invention. FIG. 16 is a circuit diagram showing a decoder cell in the semiconductor memory device of FIG. 15, and FIG. 17 shows a row decoder and a word driver in which the decoder cell of FIG. 16 is applied as a predecoder. It is a circuit diagram.

発明を実施するための最良の形態最初に、本発明に係る半導体記憶装置の実施例を詳述
する前に、従来のDRAMにおけるロウ系のコントローラお
よびアドレスバッファ（ロウアドレスバッファ）を第１
図〜第５図を参照して説明する。BEST MODE FOR CARRYING OUT THE INVENTION First, before describing an embodiment of a semiconductor memory device according to the present invention in detail, a row controller and an address buffer (row address buffer) in a conventional DRAM will be described first.
This will be described with reference to FIGS.

第１図は従来の半導体記憶装置の一例を示すブロック
回路図であり、第２図は第１図の半導体記憶装置のチッ
プレイアウトの示す図である。第２図において、コア部
1110は、メモリセル，センスアンプ，コラムデコーダ，
ワードドライバ（91），および，ロウ（アドレス）メイ
ンデコーダを含んでいる。FIG. 1 is a block circuit diagram showing an example of a conventional semiconductor memory device, and FIG. 2 is a diagram showing a chip layout of the semiconductor memory device of FIG. In FIG.
1110 is a memory cell, sense amplifier, column decoder,
It includes a word driver (91) and a row (address) main decoder.

第１図に示されるように、ロウアドレスバッファ80
は、３つのバッファセル81A〜81Cからなり、各バッファ
セル81A〜81CはnMOSトランジスタよりなる第１および第
２のスイッチ82,83と、アドレスラッチ回路84とを備え
て構成されている。各バッファセル81A〜81Cの第１のス
イッチ82には３ビットの外部アドレス信号EAの各ビット
EA0〜EA2が供給されることともに、第２のスイッチ83に
はチップ内に設けたアドレスカウンタ85から３ビットの
内部アドレス信号CAの各ビットCA0〜CA2が供給されるよ
うになっている。As shown in FIG. 1, the row address buffer 80
Is composed of three buffer cells 81A to 81C. Each of the buffer cells 81A to 81C includes first and second switches 82 and 83 formed of nMOS transistors, and an address latch circuit 84. Each bit of the 3-bit external address signal EA is applied to the first switch 82 of each of the buffer cells 81A to 81C.
In addition to the supply of EA0 to EA2, the second switch 83 is supplied with the bits CA0 to CA2 of the 3-bit internal address signal CA from the address counter 85 provided in the chip.

クロックジェネレータ86は、ロウアドレスストローブ
信号▲▼に基づいて制御信号RASXをモード判定回
路87に出力すると共に、制御信号RASXを遅延回路88を介
して前記各バッファセル81A〜81Cのアドレスラッチ回路
84に出力する。The clock generator 86 outputs the control signal RASX to the mode determination circuit 87 based on the row address strobe signal ▲ ▼, and outputs the control signal RASX via the delay circuit 88 to the address latch circuit of each of the buffer cells 81A to 81C.
Output to 84.

モード判定回路87は、ロウアドレスストローブ信号▲
▼がＬレベル（低レベル）となった時、コラムア
ドレスストローブ信号▲▼がＨレベル（高レベ
ル）であると、通常の読出し書込み動作であると判定
し、モード信号MODEをＨレベルに、また、モード信号▲
▼をＬレベルに保持する。また、モード判定回
路87は、ロウアドレスストローブ信号▲▼がＬレ
ベルとなった時、コラムアドレスストローブ信号▲
▼がＬレベルであると、メモリセルアレイ（第２図中
のコア部110に含まれている）のリフレッシュ動作であ
ると判定し、モード信号MODEをＨレベルに、また、モー
ド信号▲▼をＬレベルに保持する。The mode determination circuit 87 outputs the row address strobe signal ▲
When ▼ becomes L level (low level), if the column address strobe signal ▲ ▼ is H level (high level), it is determined that a normal read / write operation is performed, and the mode signal MODE is set to H level. , Mode signal ▲
Is held at the L level. When the row address strobe signal ▼ becomes L level, the mode determination circuit 87 outputs the column address strobe signal ▲.
If ▼ is at the L level, it is determined that the operation is a refresh operation of the memory cell array (included in the core unit 110 in FIG. 2), the mode signal MODE is set to the H level, and the mode signal ▲ ▼ is set to the L level. Hold on level.

スイッチ回路89は、モード判定回路87からのモード信
号MODE,▲▼がそれぞれH,Lレベルであると、ス
イッチ制御信号NORZ,REFZをそれぞれH,Lレベルとし、ま
た、モード信号MODE,▲▼がそれぞれL,Hレベル
であると、スイッチ制御信号NORZ,REFZをそれぞれL,Hレ
ベルとする。The switch circuit 89 sets the switch control signals NORZ and REFZ to H and L levels, respectively, when the mode signals MODE and ▲ ▼ from the mode determination circuit 87 are at H and L levels, respectively. When they are at L and H levels, respectively, the switch control signals NORZ and REFZ are set to L and H levels, respectively.

第３図は第１図に示す半導体記憶装置の動作を説明す
るためのタイミング図である。FIG. 3 is a timing chart for explaining the operation of the semiconductor memory device shown in FIG.

まず、通常の読出し書込み動作時には、第３図中に実
線で示すように、スイッチ回路89のスイッチ制御信号NO
RZがＨレベルとなってロウアドレスバッファ80の各バッ
ファセル81A〜81Cのスイッチ82がオンすると、アドレス
ラッチ回路84の入力端子Ainに外部アドレス信号EAの各
ビットEA0〜EA2が供給され、クロックジェネレータ86か
らの制御信号RASXに基づいて各バッファセル81A〜81Cの
アドレスラッチ回路84により入力端子Ainに供給されて
いるアドレスデータがラッチされる。この後、各アドレ
スラッチ回路84にラッチされたビットデータEA0〜EA2
は、アドレスバスRAの各信号線RA0〜RA2を介してロウデ
コーダ90に転送される。そして、ロウデコーダ90によっ
て各信号線RA0〜RA2のビットデータがデコードされ、デ
コードアドレスが信号線を介してワードドライバ91に転
送されて所定のワード線が選択されることになる。First, during a normal read / write operation, as shown by a solid line in FIG.
When RZ becomes H level and the switches 82 of the buffer cells 81A to 81C of the row address buffer 80 are turned on, the bits EA0 to EA2 of the external address signal EA are supplied to the input terminal Ain of the address latch circuit 84, and the clock generator The address data supplied to the input terminal Ain is latched by the address latch circuit 84 of each of the buffer cells 81A to 81C based on the control signal RASX from 86. Thereafter, the bit data EA0 to EA2 latched by each address latch circuit 84
Are transferred to the row decoder 90 via the signal lines RA0 to RA2 of the address bus RA. Then, the bit data of each of the signal lines RA0 to RA2 is decoded by the row decoder 90, and the decoded address is transferred to the word driver 91 via the signal line, and a predetermined word line is selected.

次に、リフレッシュ動作時には、スイッチ回路89のス
イッチ制御信号REFZがＨレベルとなって各バッファセル
81A〜81Cのスイッチ83がオンすると、アドレスラッチ回
路84の入力端子Ainに内部アドレス信号CAの各ビットCA0
〜ECA2が供給とされ、前記と同様にして所定のワード線
が選択される。第３図中における二点鎖線の部分は、各
信号のリフレッシュ動作時の状態を示すものである。Next, at the time of refresh operation, the switch control signal REFZ of the switch circuit 89 becomes H level, and each buffer cell
When the switch 83 of 81A to 81C is turned on, each bit CA0 of the internal address signal CA is input to the input terminal Ain of the address latch circuit 84.
To ECA2, and a predetermined word line is selected in the same manner as described above. The two-dot chain line in FIG. 3 shows the state of each signal during the refresh operation.

ここで、チップをリセットする場合には、第３図に示
すように、リセット信号SR0により選択しているワード
線をリセットした後、クロックジェネレータ86の制御信
号RASXがＨレベルになり、この制御信号RASXのＨレベル
への遷移に基づいてモード判定回路87のモード信号MODE
または▲▼がＨレベルに復帰する。このモード
信号MODEまたは▲▼のＨレベルへの復帰によっ
て、スイッチ回路89の両スイッチ制御信号NORZ,REFZが
Ｌレベルになるとともに、アドレスバスRAの各信号線RA
0〜RA2がリセットされ、これによりデコードアドレスも
リセットされる。Here, when resetting the chip, as shown in FIG. 3, after resetting the word line selected by the reset signal SR0, the control signal RASX of the clock generator 86 becomes H level, The mode signal MODE of the mode determination circuit 87 based on the transition of RASX to H level
Or ▲ ▼ returns to H level. When the mode signal MODE or ▲ ▼ returns to the H level, both the switch control signals NORZ and REFZ of the switch circuit 89 become L level, and each signal line RA of the address bus RA.
0 to RA2 are reset, thereby resetting the decode address.

第４図は従来の半導体記憶装置の他の例を示すブロッ
ク回路図である。FIG. 4 is a block circuit diagram showing another example of the conventional semiconductor memory device.

第４図に示されるように、ロウアドレスバッファ92を
構成する３つのバッファセル93A〜93Cは、入力端子Ain
に外部アドレス信号EAの各ビットデータEA0〜EA2が供給
されるアドレスラッチ回路94、アドレスラッチ回路94の
出力端子に接続された第１のスイッチ95およびチップ内
に設けたアドレスカウンタ85から内部アドレス信号CAの
各ビットCA0〜CA2が供給される第２のスイッチ96で構成
されている。As shown in FIG. 4, three buffer cells 93A to 93C constituting the row address buffer 92 have input terminals Ain
An internal address signal is supplied from an address latch circuit 94 to which each bit data EA0 to EA2 of the external address signal EA is supplied, a first switch 95 connected to an output terminal of the address latch circuit 94, and an address counter 85 provided in the chip. It comprises a second switch 96 to which each bit CA0 to CA2 of CA is supplied.

第５図は第４図に示す半導体記憶装置の動作を説明す
るためのタイミング図である。FIG. 5 is a timing chart for explaining the operation of the semiconductor memory device shown in FIG.

まず、通常の読出し書込み動作時には、第５図に実線
で示すように、クロックジェネレータ86からの制御信号
RASXに基づいて、各バッファセル93A〜93Cのアドレスラ
ッチ回路94により、その入力端子Ainに供給されている
外部アドレス信号EAの各ビットデータEA0〜EA2がラッチ
される。この後、モード判定回路87による動作モードの
判定結果に基づいて、スイッチ回路89のスイッチ制御信
号NORZがＨレベルとなって各バッファセル93A〜93Cのス
イッチ95がオンすると、各アドレスラッチ回路94にラッ
チされたビットデータEA0〜EA2がアドレスバスRAの各信
号線RA0〜RA2を介してロウデコーダ90に転送される。そ
して、ロウデコーダ90によって各信号線RA0〜RA2のビッ
トデータがデコードされ、デコードアドレスが信号線を
介してワードドライバ91に転送されて所定のワード線が
選択されることになる。First, during a normal read / write operation, as shown by a solid line in FIG.
Based on RASX, each bit data EA0 to EA2 of the external address signal EA supplied to its input terminal Ain is latched by the address latch circuit 94 of each of the buffer cells 93A to 93C. Thereafter, based on the determination result of the operation mode by the mode determination circuit 87, when the switch control signal NORZ of the switch circuit 89 becomes H level and the switches 95 of the buffer cells 93A to 93C are turned on, the respective address latch circuits 94 The latched bit data EA0 to EA2 are transferred to the row decoder 90 via the signal lines RA0 to RA2 of the address bus RA. Then, the bit data of each of the signal lines RA0 to RA2 is decoded by the row decoder 90, and the decoded address is transferred to the word driver 91 via the signal line, and a predetermined word line is selected.

次に、リフレッシュ動作時には、上述したのと同様
に、クロックジェネレータ86からの制御信号RASXに基づ
いて、各バッファセル93A〜93Cのアドレスラッチ回路94
により、入力端子Ainに供給されている外部アドレス信
号EAの各ビットデータEA0〜EA2がラッチされる。この
後、モード判定回路87による動作モードの判定結果に基
づいてスイッチ回路89のスイッチ制御信号REFZがＨレベ
ルとなって、各バッファセル93A〜93Cのスイッチ96がオ
ンすると、内部アドレス信号CAの各ビットデータCA0〜C
A2がアドレスバスRAの各信号線RA0〜RA2を介してロウデ
コーダ90に転送され、上述したのと同様にして、所定の
ワード線が選択されことになる。第５図中における二点
鎖線の部分は、各信号のリフレッシュ動作時の状態を示
すものである。Next, at the time of the refresh operation, the address latch circuit 94 of each of the buffer cells 93A to 93C is based on the control signal RASX from the clock generator 86, as described above.
Thereby, each bit data EA0 to EA2 of the external address signal EA supplied to the input terminal Ain is latched. Thereafter, when the switch control signal REFZ of the switch circuit 89 becomes H level based on the operation mode determination result by the mode determination circuit 87 and the switches 96 of the buffer cells 93A to 93C are turned on, each of the internal address signals CA Bit data CA0 to C
A2 is transferred to the row decoder 90 via the signal lines RA0 to RA2 of the address bus RA, and a predetermined word line is selected in the same manner as described above. The two-dot chain line in FIG. 5 shows the state of each signal during the refresh operation.

ここで、チップをリセットする場合には、第５図に示
すように、選択しているワード線をリセット信号RS0に
よりリセットした後、クロックジェネレータ86の制御信
号RASXがＨレベルになり、この制御信号RASXのＨレベル
への遷移に基づいて、モード判定回路87のモード信号MO
DEまたは▲▼がＨレベルに復帰する。このモー
ド信号MODEまたは▲▼のＨレベルへの復帰によ
り、スイッチ回路89の両スイッチ制御信号NORZ,REFZが
Ｌレベルになると共に、アドレスバスRAの各信号線RA0
〜RA2がリセットされ、これによりデコードアドレスも
リセットされることになる。Here, when resetting the chip, as shown in FIG. 5, after the selected word line is reset by the reset signal RS0, the control signal RASX of the clock generator 86 becomes H level. Based on the transition of RASX to the H level, the mode signal MO
DE or ▲ ▼ returns to H level. When the mode signal MODE or ▲ ▼ returns to the H level, both the switch control signals NORZ and REFZ of the switch circuit 89 go to the L level, and the signal lines RA0 of the address bus RA.
RARA2 is reset, thereby resetting the decode address.

上述したように、従来のロウ系コントローラでは、外
部アドレス信号または内部アドレス信号がアドレスバス
RAに出力される時期は、ロウアドレスストローブ信号▲
▼およびコラムアドレスストローブ信号▲
▼に基づいてモード判定回路87により動作モードが判定
され、モード信号（動作モード信号）MODE,▲
▼のいずれか一方がＬレベルに決まってからとなる。そ
のため、従来の半導体記憶装置では、デコード時間が遅
くなり、アクセスを高速化できないという課題がある。As described above, in the conventional row controller, the external address signal or the internal address signal
The timing of output to RA is based on the row address strobe signal ▲
▼ and column address strobe signal ▲
The operation mode is determined by the mode determination circuit 87 based on ▼, and the mode signal (operation mode signal) MODE, ▲
Only one of ▼ is set to the L level. Therefore, in the conventional semiconductor memory device, there is a problem that the decoding time is slow and the access cannot be speeded up.

また、チップのリセット時には、そのとき選択してい
るワード線のディスチャージが完了するまで、該ワード
線を選択しているアドレスバスおよびデコードアドレス
をリセットすることができず、リセット時間の短縮が困
難なため、サイクルタイムを高速化できない。Further, at the time of resetting the chip, the address bus and decode address selecting the word line cannot be reset until the discharge of the word line selected at that time is completed, and it is difficult to shorten the reset time. Therefore, the cycle time cannot be shortened.

次に、本発明に係る半導体記憶装置の原理を第６図〜
第８図を参照して説明する。Next, the principle of the semiconductor memory device according to the present invention will be described with reference to FIGS.
This will be described with reference to FIG.

第６図は本発明に係る半導体記憶装置の第１の形態を
示す原理ブロック図である。FIG. 6 is a principle block diagram showing a first embodiment of the semiconductor memory device according to the present invention.

第６図に示されるように、本発明に係る半導体記憶装
置の第１の形態において、第１のアドレスバス２はアド
レス活性化信号に基づいて外部アドレス信号を転送し、
第２のアドレスバス３は内部アドレス信号を転送する。As shown in FIG. 6, in the first embodiment of the semiconductor memory device according to the present invention, the first address bus 2 transfers an external address signal based on an address activation signal,
The second address bus 3 transfers an internal address signal.

アドレスデコーダ（ロウデコーダ）４は、デコード部
4A,切換部4B,および，ラッチ部4Cを備えている。デコー
ド部4Aは、入力されたアドレス信号をデコードしてメモ
リセルアレイ１の所定のワード線を選択する。また、切
換部4Bは、第１または第２のアドレスバス2,3のいずれ
か一方を選択してデコード部4Aに入力するアドレス信号
を外部アドレス信号または内部アドレス信号に切換え
る。そして、ラッチ部4Cは、デコード部4Aのデコード結
果をラッチする。The address decoder (row decoder) 4 is a decoding unit.
4A, a switching section 4B, and a latch section 4C. The decoding unit 4A decodes the input address signal and selects a predetermined word line of the memory cell array 1. The switching unit 4B selects one of the first and second address buses 2 and 3 and switches an address signal input to the decoding unit 4A to an external address signal or an internal address signal. Then, the latch unit 4C latches the decoding result of the decoding unit 4A.

コントローラ５は、アドレス活性化信号に基づいて動
作モードを判定し、ロウデコーダ４の切換部4Bを制御す
る。The controller 5 determines the operation mode based on the address activating signal and controls the switching unit 4B of the row decoder 4.

以上の構成を有する本発明に係る半導体記憶装置の第
１の形態によれば、外部アドレス信号および内部アドレ
ス信号は、アドレス活性化信号に基づくコントローラ５
による動作モードの判定を待たずに、アドレス活性化信
号に基づいてそれぞれ第１および第２のアドレスバス2,
3を介してロウデコーダ４まで転送される。そして、コ
ントローラ５による動作モードの判定結果に従って、切
換部4Bが制御されて第１または第２のアドレスバス2,3
のいずれか一方が選択され、外部アドレス信号または内
部アドレス信号のうち動作モードに応じたアドレス信号
がデコード部4Aに入力されてデコードされる。このデコ
ード結果に基づいて、メモリセルアレイ１の所定のワー
ド線が選択される。これにより、デコード時間が速くな
り、メモリセルのアクセスが高速化されることになる。According to the first aspect of the semiconductor memory device having the above configuration according to the present invention, the external address signal and the internal address signal are transmitted to the controller 5 based on the address activation signal.
Without waiting for the determination of the operation mode by the first and second address buses 2 and 2 based on the address activation signal, respectively.
3 to the row decoder 4. The switching unit 4B is controlled in accordance with the operation mode determination result by the controller 5, and the first or second address buses 2, 3 are controlled.
Is selected, and an address signal corresponding to the operation mode among the external address signal and the internal address signal is input to the decoding unit 4A and decoded. A predetermined word line of the memory cell array 1 is selected based on the decoding result. As a result, the decoding time is shortened, and the access speed of the memory cell is increased.

さらに、デコード部4Aのデコード結果がラッチ部4Cに
ラッチされて所定のワード線が選択されるので、チップ
のリセット時において、選択しているワード線のリセッ
トとは関係なく第１および第２のアドレスバス2,3のリ
セット時期を早めることが可能となり、リセット時間の
短縮化が可能となる。Furthermore, since the decoding result of the decoding unit 4A is latched by the latch unit 4C and a predetermined word line is selected, the first and second word lines are reset at the time of resetting the chip regardless of the reset of the selected word line. The reset timing of the address buses 2 and 3 can be advanced, and the reset time can be reduced.

第７図は本発明に係る半導体記憶装置の第２の形態を
示す原理ブロック図である。FIG. 7 is a principle block diagram showing a second embodiment of the semiconductor memory device according to the present invention.

第７図に示されるように、本発明に係る半導体記憶装
置の第２の形態において、第１のアドレスバス７はアド
レス活性化信号に基づいて外部アドレス信号を転送し、
第２のアドレスバス８は内部アドレス信号を転送する。As shown in FIG. 7, in the second embodiment of the semiconductor memory device according to the present invention, the first address bus 7 transfers an external address signal based on an address activation signal,
The second address bus 8 transfers an internal address signal.

アドレスデコーダ（ロウデコーダ）９は、第１および
第２のデコード部9A,9,B,切換部9C,および，ラッチ部9D
を備えている。第１のデコード部9Aは、第１のアドレス
バス７を介して入力された外部アドレス信号をデコード
し、また、第２のデコード部9Bは第２のアドレスバス８
を介して入力された内部アドレス信号をデコードする。
さらに、切換部9Cは、第１または第２のデコード部9A,9
Bのデコード結果のいずれか一方を選択してメモリセル
アレイ６の所定のワード線を選択する。そして、ラッチ
部9Dは切換部9Cの出力をラッチする。The address decoder (row decoder) 9 includes first and second decoding units 9A, 9, B, a switching unit 9C, and a latch unit 9D.
It has. The first decoding unit 9A decodes the external address signal input via the first address bus 7, and the second decoding unit 9B decodes the external address signal.
And decodes the internal address signal input through the.
Further, the switching unit 9C includes a first or second decoding unit 9A, 9
One of the decoding results of B is selected, and a predetermined word line of the memory cell array 6 is selected. Then, the latch unit 9D latches the output of the switching unit 9C.

コントローラ10は、アドレス活性化信号に基づいて動
作モードを判定し、ロウデコーダ９の切換部9Cを制御す
る。The controller 10 determines the operation mode based on the address activation signal, and controls the switching unit 9C of the row decoder 9.

以上の構成を有する本発明に係る半導体記憶装置を第
２の形態によれば、外部アドレス信号および内部アドレ
ス信号は、アドレス活性化信号に基づくコントローラ10
による動作モードの判定を待たずに、アドレス活性化信
号に基づいてそれぞれ第１および第２のアドレスバス7,
8を介してロウデコーダ９の第１および第２のデコード
部9A,9Bに転送され、デコードされる。そして、コント
ローラ10による動作モードの判定結果に従って、切換部
9Cが制御されて第１または第２のデコード部9A,9Bのデ
コード結果のいずれか一方が選択され、メモリセルアレ
イ６の所定のワード線が選択される。このため、デコー
ド時間が速くなり、メモリセルのアクセスが高速化され
る。According to the semiconductor memory device having the above-described configuration according to the second embodiment of the present invention, the external address signal and the internal address signal are controlled by the controller 10 based on the address activation signal.
Without waiting for the determination of the operation mode by the first and second address buses 7 and 7 based on the address activation signal.
The data is transferred to the first and second decoding units 9A and 9B of the row decoder 9 via the decoder 8 and decoded. Then, according to the operation mode determination result by the controller 10, the switching unit
9C is controlled to select one of the decoding results of the first and second decoding units 9A and 9B, and a predetermined word line of the memory cell array 6 is selected. For this reason, the decoding time is shortened, and the access to the memory cell is sped up.

さらに、切換部9Cの出力がラッチ部9Dにラッチされて
所定のワード線が選択されるので、チップのリセット時
において、選択しているワード線のリセットとは関係な
く第１および第２のアドレスバス7,8のリセット時期を
早めることが可能となり、リセット時間の短縮化が可能
となる。Further, since the output of the switching section 9C is latched by the latch section 9D and a predetermined word line is selected, at the time of resetting the chip, the first and second addresses are reset regardless of the reset of the selected word line. The reset timing of the buses 7 and 8 can be advanced, and the reset time can be reduced.

第８図は本発明に係る半導体記憶装置の第３の形態を
示す原理ブロック図である。FIG. 8 is a principle block diagram showing a third embodiment of the semiconductor memory device according to the present invention.

第８図に示されるように、本発明に係る半導体記憶装
置の第３の形態において、アドレスデコーダ（ロウデコ
ーダ）12は、アドレス信号をデコードし、ラッチ部12A
は、そのデコード結果をラッチしてメモリセルアレイ11
の所定のメモリセルを選択する。As shown in FIG. 8, in the third embodiment of the semiconductor memory device according to the present invention, an address decoder (row decoder) 12 decodes an address signal and a latch section 12A.
Latches the decoding result and stores it in the memory cell array 11
Is selected.

以上の構成を有する本発明に係る半導体記憶装置の第
３の形態によれば、アドレスデコーダ12におけるデコー
ド結果がラッチ部12Aにラッチされてメモリセルアレイ1
1の所定のメモリセルが選択されるので、チップのリセ
ット時において、選択しているメモリセルのリセットと
は関係なくアドレス信号のリセット時期を早めることが
可能となり、リセット時間の短縮化が可能となる。According to the third embodiment of the semiconductor memory device having the above configuration according to the present invention, the decoding result of the address decoder 12 is latched by the latch section 12A and the memory cell array 1
Since one predetermined memory cell is selected, at the time of resetting the chip, the reset timing of the address signal can be advanced regardless of the reset of the selected memory cell, and the reset time can be reduced. Become.

以下、第９図〜第17図を参照して、本発明に係る半導
体記憶装置の実施例を詳述する。Hereinafter, an embodiment of the semiconductor memory device according to the present invention will be described in detail with reference to FIG. 9 to FIG.

第12図は半導体記憶装置の一例を概略的に示すブロッ
ク図であり、第９図は本発明の半導体記憶装置の一実施
例を示すブロック回路図である。FIG. 12 is a block diagram schematically showing one example of a semiconductor memory device, and FIG. 9 is a block circuit diagram showing one embodiment of the semiconductor memory device of the present invention.

第12図に示されるように、メモリセルアレイ21は多数
のメモリセルで構成され、該メモリセルアレイ21には、
ワードドライバ22,ロウデコーダ23,センスアンプおよび
入出力ゲート24,および，コラムデコーダ25接続されて
いる。As shown in FIG. 12, the memory cell array 21 is composed of a large number of memory cells.
The word driver 22, the row decoder 23, the sense amplifier and the input / output gate 24, and the column decoder 25 are connected.

ロウデコーダ23には、第１のアドレスバスREAを介し
てロウアドレスバッファ26が接続されると共に、第２の
アドレスバスRCAを介してリフレッシュアドレスカウン
タ27が接続されている。ロウアドレスバッファ26は、図
示しない制御装置からの複数ビット（本実施例では３ビ
ット）からなる外部アドレス信号EAをロウデコーダ23に
供給し、また、リフレッシュアドレスカウンタ27は、複
数ビット（本実施例では３ビット）からなる内部アドレ
ス信号CAをロウデコーダ23に供給するようになってい
る。To the row decoder 23, a row address buffer 26 is connected via a first address bus REA, and a refresh address counter 27 is connected via a second address bus RCA. The row address buffer 26 supplies an external address signal EA consisting of a plurality of bits (three bits in this embodiment) from a control device (not shown) to the row decoder 23, and the refresh address counter 27 outputs a plurality of bits (this embodiment). 3 bits) is supplied to the row decoder 23.

ロウ系コントローラ28は、アドレス活性化信号として
のロウアドレスストローブ信号▲▼およびコラム
アドレスストローブ信号▲▼のレベルに基づい
て、前記ワードドライバ22,ロウデコーダ23,ロウアドレ
スバッファ26,および，リフレッシュアドレスカウンタ2
7を制御する。Based on the levels of a row address strobe signal ▼ and a column address strobe signal ▼ as an address activation signal, the row controller 28 controls the word driver 22, the row decoder 23, the row address buffer 26, and the refresh address counter. Two
Control 7

コラムデコーダ25には、アドレスバス29を介してコラ
ムアドレスバッファ30が接続され、同バッファ30は、前
記制御装置から入力された複数ビット（本実施例では３
ビット）からなる外部アドレス信号EAをコラムデコーダ
25に供給するようになっている。A column address buffer 30 is connected to the column decoder 25 via an address bus 29. The column address buffer 30 includes a plurality of bits (3 bits in this embodiment) input from the control device.
Bit) external address signal EA
It is designed to supply 25.

コラム系コントローラ31は、前記ロウ系コントローラ
28の制御信号RASZとコラムアドレスストローブ信号▲
▼とを入力するAND回路32の出力信号のレベルに基
づいて、前記センスアップおよび入出力ゲート24,コラ
ムデコーダ25,および，コラムアドレスバッファ30を制
御する。また、コラム系コントローラ31は、読出し動作
時にデータ出力バッファ33を制御してメモリセルアレイ
21から読出しデータDoutを出力させる。The column controller 31 is the row controller.
28 control signals RASZ and column address strobe signal ▲
Based on the level of the output signal of the AND circuit 32, the sense-up and input / output gate 24, column decoder 25, and column address buffer 30 are controlled. The column controller 31 controls the data output buffer 33 during the read operation to control the memory cell array.
The read data Dout is output from 21.

ライトクロックジェネレータ34は、前記コラム系コン
トローラ31からの出力信号と外部からの書込み制御信号
▲▼とを入力し、書込み動作時にデータ入力バッフ
ァ35を制御して書込みデータDinを入力させる。The write clock generator 34 receives an output signal from the column controller 31 and an external write control signal ▼, and controls the data input buffer 35 to input write data Din during a write operation.

第９図に示すように、ロウアドレスバッファ36は、バ
ッファセルとしての３つのアドレスラッチ回路37A〜37C
で構成され、各アドレスラッチ回路37A〜37Cには３ビッ
トの外部アドレス信号EAの各ビットEA0〜EA2が入力され
ると共に、後述するクロックジェネレータ38からの制御
信号RASXが入力されている。そして、各アドレスラッチ
回路37A〜37Cは、制御信号RASXがＬレベルのとき、その
入力端子Ainに供給されている各ビットデータEA0〜EA2
をラッチし、アドレスバスREAの各信号線REA0〜REA2を
介してロウデコーダ23に転送する。As shown in FIG. 9, the row address buffer 36 includes three address latch circuits 37A to 37C as buffer cells.
Each of the address latch circuits 37A to 37C receives the respective bits EA0 to EA2 of the 3-bit external address signal EA, and receives a control signal RASX from a clock generator 38 described later. When the control signal RASX is at L level, each of the address latch circuits 37A to 37C outputs the bit data EA0 to EA2 supplied to its input terminal Ain.
Is latched and transferred to the row decoder 23 via the signal lines REA0 to REA2 of the address bus REA.

ロウ系コントローラ28は、第９図に示すように、クロ
ックジェネレータ38,モード判定回路39,および，スイッ
チ回路40で構成されている。As shown in FIG. 9, the row controller 28 includes a clock generator 38, a mode determination circuit 39, and a switch circuit 40.

第14図は第９図の半導体記憶装置の実際のチップレイ
アウトを示す図である。同図において、コア部100は、
メモリセル，センスアンプ，コラムデコーダ，ワードド
ライバ（22），および，ロウ（アドレス）メインデコー
ダを含んで構成されている。ここで、第14図と第２図と
を比較すると、第２図に示す従来の半導体記憶装置で
は、モード判定回路87の出力信号（モード信号）MODE,
▲▼を受け取るスイッチ回路89が該モード判定
回路87に近接して設けられ、このスイッチ回路89の出力
信号が各バッファセル93A,93B,…に供給されるようにな
っているのに対して、第14図に示す本発明の半導体記憶
装置では、モード判定回路39の出力信号（モード信号）
MODE,▲▼を受け取るスイッチ回路40がロウデ
コーダ70（23）に近接して設けられ、このスイッチ回路
40の出力信号がロウデコーダ70（23）の各デコーダセル
に供給されている。FIG. 14 is a diagram showing an actual chip layout of the semiconductor memory device of FIG. In FIG.
It includes a memory cell, a sense amplifier, a column decoder, a word driver (22), and a row (address) main decoder. Here, comparing FIG. 14 with FIG. 2, in the conventional semiconductor memory device shown in FIG. 2, the output signal (mode signal) MODE,
A switch circuit 89 receiving ▲ ▼ is provided near the mode determination circuit 87, and an output signal of the switch circuit 89 is supplied to each of the buffer cells 93A, 93B,. In the semiconductor memory device of the present invention shown in FIG. 14, the output signal (mode signal) of the mode determination circuit 39
A switch circuit 40 for receiving MODE, ▲ ▼ is provided adjacent to the row decoder 70 (23).
Forty output signals are supplied to each decoder cell of the row decoder 70 (23).

第10図は第９図の半導体記憶装置におけるロウ系コン
トローラ28の一例を示す回路図である。FIG. 10 is a circuit diagram showing an example of a row controller 28 in the semiconductor memory device of FIG.

第10図に示されるように、クロックジェネレータ38
は、２段のインバータ41を備えており、ロウアドレスス
トローブ信号▲▼に基づいて、制御信号RASXをモ
ード判定回路39,スイッチ回路40,および，前記ロウアド
レスバッファ36（第９図参照）に出力する。As shown in FIG. 10, the clock generator 38
Has a two-stage inverter 41, and outputs a control signal RASX to a mode determination circuit 39, a switch circuit 40, and the row address buffer 36 (see FIG. 9) based on a row address strobe signal ▲ ▼. I do.

モード判定回路39をNAND回路44には、インバータ42,4
3を介してロウアドレスストローブ信号▲▼およ
びコラムアドレスストローブ信号▲▼が入力され
ている。NAND回路45には、インバータ42を介してロウア
ドレスストローブ信号▲▼が入力されると共に、
コラムアドレスストローブ信号▲▼が入力される
ようになっている。ラッチ回路48,49は、それぞれ２つ
のインバータで構成され、各ラッチ回路48,49の入力端
子は、ゲート端子に前記制御信号RASXが入力されるnMOS
トランジスタ46,47を介して、それぞれNAND回路44,45に
接続され、各出力端子にはそれぞれインバータ50,51が
接続されている。The mode determination circuit 39 is connected to the NAND circuit 44 by the inverters 42, 4
A row address strobe signal ▲ ▼ and a column address strobe signal ▲ ▼ are inputted via 3. The row address strobe signal ▲ ▼ is input to the NAND circuit 45 via the inverter 42,
A column address strobe signal ▲ ▼ is input. Each of the latch circuits 48 and 49 is composed of two inverters, and the input terminal of each of the latch circuits 48 and 49 has a gate terminal to which the control signal RASX is input.
They are connected to NAND circuits 44 and 45 via transistors 46 and 47, respectively, and inverters 50 and 51 are connected to their output terminals, respectively.

そして、モード判定回路39は、ロウアドレスストロー
ブ信号▲▼がＬレベルに遷移した時に、コラムア
ドレスストローブ信号▲▼がＨレベルであると、
通常の読出し書込み動作と判定してモード信号MODEをＨ
レベルとし、モード信号▲▼をＬレベルとす
る。すなわち、ロウアドレスストローブ信号▲▼
がＬレベルに遷移した時点ではNAND回路44の出力はＨレ
ベル、且つ、NAND回路45を出力はＬレベルとなる。この
とき、クロックジェネレータ38の制御信号RASXはまだＨ
レベルであるため、nMOSトランジスタ46,47がオンし、N
AND回路44,45の出力がラッチ回路48,49に転送されてラ
ッチされ、そして、モード信号MODEはＨレベル、モード
信号▲▼はＬレベルとなる。When the row address strobe signal ▼ changes to the L level and the column address strobe signal ▼ changes to the H level,
Judge as normal read / write operation and set mode signal MODE to H
Level, and the mode signal ▼ is set to L level. That is, the row address strobe signal ▲ ▼
At the time of transition to the L level, the output of the NAND circuit 44 goes to the H level, and the output of the NAND circuit 45 goes to the L level. At this time, the control signal RASX of the clock generator 38 is still at H level.
Level, the nMOS transistors 46 and 47 are turned on and N
The outputs of the AND circuits 44 and 45 are transferred to and latched by the latch circuits 48 and 49, and the mode signal MODE becomes H level and the mode signal ▼ becomes L level.

また、モード判定回路39は、ロウアドレスストローブ
信号▲▼がＬレベルに遷移した時、コラムアドレ
スストローブ信号▲▼がＬレベルであると、メモ
リセルアレイ21のリフレッシュ動作であると判定してモ
ード信号MODEをＬレベルとし、モード信号▲▼
をＨレベルとする。すなわち、クロックジェネレータ38
の制御信号RASXがＬレベルとなる直前には、NAND回路44
の出力はＬレベル、且つ、NAND回路45の出力はＨレベル
となるため、NAND回路44,45の出力がラッチ回路48,49に
転送されてラッチされ、そして、モード信号MODEはＬレ
ベル、モード信号▲▼はＨレベルとなる。When the row address strobe signal 信号 changes to the L level and the column address strobe signal ▼ is at the L level, the mode determination circuit 39 determines that the memory cell array 21 is to be refreshed, and determines the mode signal MODE. Is set to L level, and the mode signal ▲ ▼
Is set to the H level. That is, the clock generator 38
Immediately before the control signal RASX goes low, the NAND circuit 44
Is low and the output of the NAND circuit 45 is high, the outputs of the NAND circuits 44 and 45 are transferred to and latched by the latch circuits 48 and 49, and the mode signal MODE is low and the mode signal MODE is low. The signal ▼ becomes H level.

尚、モード判定回路39は、ロウアドレスストローブ信
号▲▼とコラムアドレスストローブ信号▲
▼が共にＨレベルのときには、モード信号MODE,▲
▼を共にＨレベルとする。The mode determination circuit 39 outputs a row address strobe signal ▲ ▼ and a column address strobe signal ▲
When both ▼ are at H level, the mode signal MODE, ▲
▼ are set to the H level.

スイッチ回路40は、NAND回路52〜54とインバータ55〜
57とで構成され、２入力NAND回路52には、前記両モード
信号（相補信号）MODE,▲▼が入力されてい
る。また、３入力NAND回路53には、モード信号MODE,NAN
D回路52の出力信号，および，インバータ55を介して前
記制御信号RASXが入力され、出力端子にはインバータ56
が接続されている。さらに、３入力NAND回路54には、モ
ード信号▲▼,NAND回路52の出力信号，およ
び，前記インバータ55を介して制御信号RASXが入力さ
れ、出力端子にはインバータ57が接続されている。The switch circuit 40 includes NAND circuits 52 to 54 and an inverter 55 to
The two-mode NAND circuit 52 is supplied with the two-mode signal (complementary signal) MODE, ▲ ▼. The mode signal MODE, NAN is input to the three-input NAND circuit 53.
The control signal RASX is input via the output signal of the D circuit 52 and the inverter 55, and the output terminal is connected to the inverter 56.
Is connected. Further, a mode signal ▼, an output signal of the NAND circuit 52, and a control signal RASX are input to the three-input NAND circuit 54 via the inverter 55, and an inverter 57 is connected to an output terminal.

そして、スイッチ回路40は、通常の読出し書込み動作
時、すなわち、モード信号MODEがＨレベルでモード信号
▲▼がＬレベルのとき、スイッチ制御信号NORZ
をＨレベル、スイッチ制御信号REFZをＬレベルとしてロ
ウデコーダ23に出力する。また、スイッチ回路40は、リ
フレッシュ動作時、すなわち、モード信号MODEがＬレベ
ルでモード信号▲▼がＨレベルのとき、スイッ
チ制御信号NORZをＬレベル、スイッチ制御信号REFZをＨ
レベルとしてロウデコーダ23に出力する。尚、スイッチ
回路40は、モード信号MODE,▲▼が共にＨレベ
ルのときには、スイッチ制御信号NORZ,REFZを共にＬレ
ベルとするようになっている。When a normal read / write operation is performed, that is, when the mode signal MODE is at the H level and the mode signal ▼ is at the L level, the switch control signal NORZ
At the H level and the switch control signal REFZ at the L level to output to the row decoder 23. The switch circuit 40 sets the switch control signal NORZ to the L level and the switch control signal REFZ to the H level during the refresh operation, that is, when the mode signal MODE is at the L level and the mode signal 信号 is at the H level.
The level is output to the row decoder 23. When both the mode signals MODE and ▼ are at H level, the switch circuit 40 sets both the switch control signals NORZ and REFZ to L level.

第９図に示すように、ロウデコーダ23は、８つのデコ
ーダセル58A〜58Hで構成されている。各デコーダセル58
A〜58Hは、切換部としてのnMOSトランジスタよりなる３
つの第１スイッチ59a〜59c,同じく切換部としてのnMOS
トランジスタよりなる３つの第２スイッチ60a〜60c,デ
コード部61,および，ラッチ部62で構成されている。各
第１スイッチ59a〜59cのドレイン端子は、それぞれ前記
第１のアドレスバスREAの各信号線REA0〜REA2に接続さ
れて外部アドレス信号EAの各ビットEA0〜EA2が供給さ
れ、各ソース端子は、それぞれデコード部61の３つの入
力線61a〜61cに接続され、そして、各ゲート端子には、
前記スイッチ回路40のスイッチ制御信号NORZが印加され
ている。また、各第２スイッチ60a〜60cのドレイン端子
は、それぞれ前記第２のアドレスバスRCAの各信号線RCA
0〜RCA2に接続されて前記リフレッシュアドレスカウン
タ27から内部アドレス信号CAの各ビットCA0〜CA2が供給
され、各ソース端子は、それぞれデコード部61の３つの
入力線61a〜61cに接続され、そして、各ゲート端子に
は、前記スイッチ回路40のスイッチ制御信号REFZが印加
されている。As shown in FIG. 9, the row decoder 23 includes eight decoder cells 58A to 58H. Each decoder cell 58
A to 58H are composed of nMOS transistors as switching units.
First switches 59a to 59c, also nMOS as a switching unit
It comprises three second switches 60a to 60c composed of transistors, a decoding section 61, and a latch section 62. The drain terminals of the first switches 59a to 59c are connected to the signal lines REA0 to REA2 of the first address bus REA, respectively, and are supplied with the bits EA0 to EA2 of the external address signal EA, respectively. Each is connected to three input lines 61a to 61c of the decoding unit 61, and each gate terminal has
The switch control signal NORZ of the switch circuit 40 is applied. The drain terminals of the second switches 60a to 60c are connected to the signal lines RCA of the second address bus RCA, respectively.
0 to RCA2, each bit CA0 to CA2 of the internal address signal CA is supplied from the refresh address counter 27, and each source terminal is connected to three input lines 61a to 61c of the decoding unit 61, respectively, and The switch control signal REFZ of the switch circuit 40 is applied to each gate terminal.

従って、通常の読出し書込み動作時、すなわち、スイ
ッチ制御信号NORZがＨレベルのときには、各デコーダセ
ル58A〜58Hの３つの第１スイッチ59a〜59cがオンして第
１のアドレスバスREAが選択され、外部アドレス信号EA
の各ビットデータEA0〜EA2が各デコード部61に入力され
る。また、リフレッシュ動作時、すなわち、スイッチ制
御信号REFZがＨレベルのときには、各デコーダセル58A
〜58Hの３つの第２スイッチ60a〜60cがオンして第２の
アドレスバスRCAが選択され、内部アドレス信号CAの各
ビットデータCA0〜CA2が各デコード部61に入力される。Therefore, during a normal read / write operation, that is, when the switch control signal NORZ is at the H level, the three first switches 59a to 59c of each of the decoder cells 58A to 58H are turned on, and the first address bus REA is selected. External address signal EA
Are input to the respective decoding units 61. At the time of refresh operation, that is, when the switch control signal REFZ is at the H level, each decoder cell 58A
The three second switches 60a to 60c of .about.58H are turned on to select the second address bus RCA, and the respective bit data CA0 to CA2 of the internal address signal CA are input to the respective decoding units 61.

第11図は第９図の半導体記憶装置におけるデコード部
61およびラッチ部62の一例を示す回路図である。FIG. 11 is a decoding section in the semiconductor memory device of FIG.
6 is a circuit diagram illustrating an example of a latch 61 and a latch unit 62. FIG.

第11図に示されるように、デコード部61は、高電圧電
源Vccと低電圧電源GNDとの間に直列に設けられたpMOSト
ランジスタよりなるチャージ用トランジスタ63と、３つ
のnMOSトランジスタよりなるデコード用トランジスタ64
a〜64cで構成されている。チャージ用トランジスタ63の
ゲート端子には、リセット信号▲▼が印加されて
いる。ここで、リセット信号▲▼は、待機状態、
すなわち、読出し書込み動作でないまたはリフレッシュ
動作でないときにのみＬレベルにされ、チャージ用トラ
ンジスタ63をオンさせてノードαをＨレベルとするよう
になっている。各デコード用トランジスタ64a〜64cのゲ
ート端子には、読出し書込み動作時またはリフレッシュ
動作時において、前記入力線61a〜61cを介して外部アド
レス信号EAの各ビットデータEA0〜EA2、または、内部ア
ドレス信号CAの各ビットデータCA0〜CA2が入力されるよ
うになっており、全てのデコード用トランジスタ64a〜6
4cがオンすると、ノードαがＬレベルにされてデコード
できたことになる。すなわち、デコード部61の各入力線
61a〜61cのビットデータが全て「１」（高レベルＨ）の
場合には、デコーダセル58Aにてデコードされることに
なる。As shown in FIG. 11, the decoding unit 61 includes a charging transistor 63 composed of a pMOS transistor provided in series between a high voltage power supply Vcc and a low voltage power supply GND, and a decoding transistor composed of three nMOS transistors. Transistor 64
a to 64c. A reset signal ▼ is applied to a gate terminal of the charging transistor 63. Here, the reset signal ▲ ▼ is in the standby state,
That is, it is set to the L level only when the read / write operation is not performed or the refresh operation is not performed, and the charging transistor 63 is turned on to set the node α to the H level. The gate terminals of the decoding transistors 64a to 64c are connected to the respective bit data EA0 to EA2 of the external address signal EA or the internal address signal CA via the input lines 61a to 61c during the read / write operation or the refresh operation. Of the decoding transistors 64a to 64
When 4c is turned on, the node α is set to the L level and decoding has been completed. That is, each input line of the decoding unit 61
When the bit data of 61a to 61c are all "1" (high level H), the data is decoded by the decoder cell 58A.

尚、デコーダセル58B〜58Hにおけるデコード部61は、
３つのデコード用トランジスタ64a〜64cがpMOSトランジ
スタとnMOSトランジスタとの組合わせである点におい
て、デコーダセル58Aのデコード部60と異なっている。Note that the decoding unit 61 in the decoder cells 58B to 58H
It differs from the decoding unit 60 of the decoder cell 58A in that the three decoding transistors 64a to 64c are a combination of a pMOS transistor and an nMOS transistor.

ラッチ部62は、高電圧電源Vccと低電圧電源GNDとの間
に直列に設けられたpMOSトランジスタ65,nMOSトランジ
スタ66,67,および，インバータ68で構成されている。pM
OSトランジスタ65のドレイン端子は、インバータ68の入
力端子に接続されると共に、前記デコード部61のノード
αに接続されている。pMOSトランジスタ65およびnMOSト
ランジスタ67は、各ゲート端子がインバータ68の出力端
子に接続されてインバータを構成している。また、nMOS
トランジスタ66のゲート端子には、前記リセット信号▲
▼が印加され、該トランジスタ66は、読出し書込
み動作時またはリフレッシュ動作時においてオンされ、
待機状態においてオフされるようになっている。The latch section 62 includes a pMOS transistor 65, nMOS transistors 66 and 67, and an inverter 68 provided in series between the high voltage power supply Vcc and the low voltage power supply GND. pM
The drain terminal of the OS transistor 65 is connected to the input terminal of the inverter 68 and to the node α of the decoding unit 61. The gate terminals of the pMOS transistor 65 and the nMOS transistor 67 are connected to the output terminal of the inverter 68 to form an inverter. Also, nMOS
The reset terminal ▲
▼ is applied, the transistor 66 is turned on during a read / write operation or a refresh operation,
It is turned off in the standby state.

従って、読出し書込み動作時またはリフレッシュ動作
時において、デコード部61のノードαのレベルがインバ
ータ68とpMOSおよびnMOSトランジスタ65,67とによりラ
ッチされると共に、ノードαのレベルが反転されてデコ
ードアドレスとして前記ワードドライバ22に出力され
る。また、待機状態には、インバータ68の入力がＨレベ
ルとなるため、デコードアドレスとして「０」（低レベ
ルＬ）が出力される。Therefore, at the time of the read / write operation or the refresh operation, the level of the node α of the decode unit 61 is latched by the inverter 68 and the pMOS and nMOS transistors 65 and 67, and the level of the node α is inverted to be the decode address. Output to the word driver 22. In the standby state, since the input of the inverter 68 is at the H level, "0" (low level L) is output as the decode address.

次に上記のように構成された半導体記憶装置の作用に
ついて説明する。Next, the operation of the semiconductor memory device configured as described above will be described.

第13図は第９図に示す半導体記憶装置の動作を説明す
るためのタイミング図である。同図に示されるように、
ロウアドレスストローブ信号▲▼がＬレベルに遷
移した時、コラムアドレスストローブ信号▲▼が
Ｈレベルであると、通常の読出し書込み動作となる。ま
た、ロウアドレスストローブ信号▲▼がＬレベル
に遷移すると、クロックジェネレータ38からの制御信号
RASXがＬレベルとなり、これに同期してロウアドレスバ
ッファ36の各アドレスラッチ回路37A〜37Cの入力端子Ai
nに外部アドレス信号EAの各ビットデータEA0〜EA2が供
給される（第９図参照）。これにより、各アドレスラッ
チ回路37A〜37Cに各ビットデータEA0〜EA2がラッチさ
れ、そして、該データEA0〜EA2が第１のアドレスバスRE
Aの各信号線REA0〜REA2を介してロウデコーダ23に転送
される。FIG. 13 is a timing chart for explaining the operation of the semiconductor memory device shown in FIG. As shown in the figure,
When the row address strobe signal ▼ changes to the L level and the column address strobe signal ▼ is at the H level, a normal read / write operation is performed. When the row address strobe signal 信号 changes to the L level, a control signal from the clock generator 38 is output.
RASX becomes L level, and in synchronization with this, the input terminals Ai of the address latch circuits 37A to 37C of the row address buffer 36 are synchronized.
Each bit data EA0 to EA2 of the external address signal EA is supplied to n (see FIG. 9). As a result, each bit data EA0-EA2 is latched by each address latch circuit 37A-37C, and the data EA0-EA2 is transferred to the first address bus RE.
The signal is transferred to the row decoder 23 via the signal lines REA0 to REA2 of A.

ロウアドレスストローブ信号▲▼がＬレベルに
遷移した時、コラムアドレスストローブ信号▲▼
がＨレベルであると、モード判定回路39により読出し書
込み動作であると判定されてモード信号▲▼が
Ｌレベルとなる。これにより、スイッチ回路40のスイッ
チ制御信号NORZがＨレベルとなってロウデコーダ23の各
デコーダセル58A〜58Hの第１スイッチ59a〜59cがオンす
る。これにより、第１のアドレスバスREAの各信号線REA
0〜REA2が選択されて外部アドレス信号EAの各ビットデ
ータEA0〜EA2がデコード部61に入力される。そして、各
デコーダセル58A〜58Hのいずれか一つのデコード部61に
よって外部アドレス信号EAがデコードされ、デコードア
ドレスが信号線を介してワードドライバ22に転送されて
所定のワード線が選択される。When the row address strobe signal ▼ changes to the L level, the column address strobe signal ▼
Is H level, the mode determination circuit 39 determines that the operation is a read / write operation, and the mode signal ▼ becomes L level. As a result, the switch control signal NORZ of the switch circuit 40 becomes H level, and the first switches 59a to 59c of the decoder cells 58A to 58H of the row decoder 23 are turned on. As a result, each signal line REA of the first address bus REA
0 to REA2 are selected, and the respective bit data EA0 to EA2 of the external address signal EA are input to the decoding unit 61. Then, the external address signal EA is decoded by any one of the decoding units 61 of the decoder cells 58A to 58H, and the decoded address is transferred to the word driver 22 via a signal line to select a predetermined word line.

また、第13図中の二点鎖線で示されるように、ロウア
ドレスストローブ信号▲▼がＬレベルに遷移した
時、コラムアドレスストローブ信号▲▼がＬレベ
ルであるとリフレッシュ動作となる。そして、クッロク
ジェネレータ38の制御信号RASXがＬレベルとなるのに同
期してロウアドレスバッファ36の各アドレスラッチ回路
37A〜37Cの入力端子Ainに外部アドレス信号EAの各ビッ
トデータEA0〜EA2が供給され、各アドレスラッチ回路37
A〜37Cに各ビットデータEA0〜EA2がラッチされる。Further, as indicated by the two-dot chain line in FIG. 13, when the row address strobe signal ▼ changes to the L level, the refresh operation is performed when the column address strobe signal ▼ is at the L level. Each address latch circuit of the row address buffer 36 is synchronized with the control signal RASX of the clock generator 38 going to L level.
Each bit data EA0 to EA2 of the external address signal EA is supplied to the input terminals Ain of 37A to 37C, and each address latch circuit 37
Bit data EA0 to EA2 are latched in A to 37C.

一方、モード判定回路39によりリフレッシュ動作であ
ると判定されてモード信号MODEが二点鎖線で示すように
Ｌレベルとなると、スイッチ回路40のスイッチ制御回路
REFZが二点鎖線で示すようにＨレベルとなる。これによ
り、ロウデコーダ23の各デコーダセル58A〜58Hの第２ス
イッチ60a〜60cがオンし、第２のアドレスバスRCAの各
信号線RCA0〜RCA2が選択されて、内部アドレス信号CAの
各ビットデータCA0〜CA2がデコード部61に入力される。
そして、各デコーダセル58A〜58Hのいずれか一つのデコ
ード部61によって内部アドレス信号CAがデコードされ、
デコードアドレスが信号線を介してワードドライバ22に
転送され、前述したのと同様にして所定のワード線が選
択されることになる。On the other hand, when the mode determination circuit 39 determines that the operation is the refresh operation and the mode signal MODE becomes L level as shown by the two-dot chain line, the switch control circuit of the switch circuit 40
REFZ becomes H level as shown by a two-dot chain line. As a result, the second switches 60a to 60c of the decoder cells 58A to 58H of the row decoder 23 are turned on, the signal lines RCA0 to RCA2 of the second address bus RCA are selected, and the bit data of the internal address signal CA are selected. CA0 to CA2 are input to the decoding unit 61.
Then, the internal address signal CA is decoded by any one of the decoding units 61 of the decoder cells 58A to 58H,
The decode address is transferred to the word driver 22 via the signal line, and a predetermined word line is selected in the same manner as described above.

また、チップをリセットする場合は、デコード部61の
デコード結果がラッチ部62にラッチされて所定のワード
線が選択されているので、第13図に示すように、ロウア
ドレスストローブ信号▲▼のＨレベルへの遷移に
基づくクロックジェネレータ38の制御信号RASXのＨレベ
ルへの遷移により、モード判定回路39のモード信号MODE
または▲▼をＨレベルに復帰させると共に、第
１および第２のアドレスバスREA,RCAをリセットする。
尚、ロウアドレスストローブ信号▲▼のＨレベル
への遷移に基づくクロックジェネレータ38の制御信号RA
SXのＨレベルへの遷移により、スイッチ回路40のスイッ
チ制御信号NORZ,REFZもＬレベルになる。When the chip is reset, the decoding result of the decoding unit 61 is latched by the latch unit 62 and a predetermined word line is selected, and therefore, as shown in FIG. When the control signal RASX of the clock generator 38 transitions to the H level based on the transition to the level, the mode signal MODE
Alternatively, ▲ is returned to the H level, and the first and second address buses REA and RCA are reset.
The control signal RA of the clock generator 38 based on the transition of the row address strobe signal ▲ ▼ to the H level
With the transition of SX to H level, the switch control signals NORZ and REFZ of the switch circuit 40 also go to L level.

この後、選択しているワード線をリセット信号SR1に
よりリセットした後、リセット信号▲▼により各
デコーダセル58A〜58Hのデコード部61およびラッチ部62
をリセットすれば、チップのリセットが完了する。After that, after the selected word line is reset by the reset signal SR1, the decoding unit 61 and the latch unit 62 of each of the decoder cells 58A to 58H are reset by the reset signal ▼.
Is reset, the reset of the chip is completed.

このように、本実施例では第１および第２のアドレス
バスREA,RCAを設け、外部アドレス信号EAおよびリフレ
ッシュアドレスカウンタ27からの内部アドレス信号CAを
クロックジェネレータ38の制御信号RASXに基づいてロウ
デコーダ23まで転送するように構成したので、ロウデコ
ーダ23までのアドレス信号の転送時間を速めることがで
き、これによりデコード時間を速くして、メモリセルの
アクセスを高速化することができる。As described above, in this embodiment, the first and second address buses REA and RCA are provided, and the external address signal EA and the internal address signal CA from the refresh address counter 27 are supplied to the row decoder based on the control signal RASX of the clock generator 38. Since the transfer is performed up to 23, the transfer time of the address signal to the row decoder 23 can be shortened, whereby the decode time can be shortened and the access to the memory cell can be speeded up.

ここで、本実施例では、デコード部61のデコード結果
をラッチ部62にラッチして所定のワード線を選択するよ
うにしているので、チップのリセット時において選択し
ているワード線のリセットとは関係なく、第１および第
２のアドレスバスREA,RCAのリセット時期を早めてリセ
ット時間の短縮化を図ることができ、これによって、サ
イクルタイムの高速化を図ることができる。Here, in the present embodiment, the decoding result of the decoding unit 61 is latched in the latch unit 62 to select a predetermined word line. Irrespective of this, the reset time of the first and second address buses REA and RCA can be advanced to shorten the reset time, and thereby the cycle time can be shortened.

第15図は本発明の半導体記憶装置の他の実施例を示す
ブロック回路図であり、第16図は第15図の半導体記憶装
置におけるデコーダセルを示す回路図である。尚、説明
の便宜上、第９図〜第12図で説明した実施例と同じ構成
については、同一の符号を付して説明を一部省略する。FIG. 15 is a block circuit diagram showing another embodiment of the semiconductor memory device of the present invention, and FIG. 16 is a circuit diagram showing a decoder cell in the semiconductor memory device of FIG. For convenience of explanation, the same components as those of the embodiment described with reference to FIGS. 9 to 12 are denoted by the same reference numerals, and the description thereof is partially omitted.

第15図に示されるように、本実施例におけるロウデコ
ーダ70は、８つのデコーダセル71A〜71Hからなり、各デ
コーダセル71A〜71Hは第１および第２のデコード部72A,
72B、切換部73および前記ラッチ部62で構成されてい
る。As shown in FIG. 15, the row decoder 70 in the present embodiment includes eight decoder cells 71A to 71H, and each of the decoder cells 71A to 71H includes a first and a second decoding unit 72A,
72B, a switching unit 73 and the latch unit 62.

第16図に示されるように、第１のデコード部72Aは、
直列に設けられた３つのnMOSトランジスタよりなるデコ
ード用トランジスタ74a〜74cで構成され、各デコード用
トランジスタ74a〜74cのゲート端子は、前記第１のアド
レスバスREAの各信号線REA0〜REA2に接続されている。
そして、第１のデコード部72Aは、読出し書込み動作時
またはリフレッシュ動作時において、外部アドレス信号
EAをデコードするようになっている。第２のデコード部
72Bは、直列に設けられた３つのnMOSトランジスタより
なるデコード用トランジスタ75a〜75cで構成され、各デ
コード用トランジスタ75a〜75cのゲート端子は、前記第
２のアドレスバスRCAの各信号線RCA0〜RCA2に接続され
ている。そして、第２のデコード部72Bは、読出し書込
み動作時またはリフレッシュ動作時において、内部アド
レス信号CAをデコードするようになっている。As shown in FIG. 16, the first decoding unit 72A
It comprises decoding transistors 74a to 74c composed of three nMOS transistors provided in series, and the gate terminals of the decoding transistors 74a to 74c are connected to the respective signal lines REA0 to REA2 of the first address bus REA. ing.
The first decoding unit 72A outputs the external address signal during the read / write operation or the refresh operation.
It is designed to decode EA. Second decoding unit
72B includes decoding transistors 75a to 75c formed of three nMOS transistors provided in series, and the gate terminals of the decoding transistors 75a to 75c are connected to the signal lines RCA0 to RCA2 of the second address bus RCA. It is connected to the. Then, the second decoding unit 72B decodes the internal address signal CA during a read / write operation or a refresh operation.

切換部73は、第１のデコード部72Aおよびチャージ用
トランジスタ63間に設けられたnMOSトランジスタ76と、
第２のデコード部72Bおよびチャージ用トランジスタ63
間に設けられたnMOSトランジスタ77とから構成され、nM
OSトランジスタ76,77の各ゲート端子には、前記スイッ
チ回路40のスイッチ制御信号NORZ,REFZが入力されてい
る。従って、通常の読出し書込み動作時、すなわち、ス
イッチ制御信号NORZがＨレベルのときには、nMOSトラン
ジスタ76がオンして第１のデコード部72Aのデコード結
果がラッチ部62に出力され、また、リフレッシュ動作
時、すなわち、スイッチ制御信号REFZがＨレベルのとき
には、nMOSトランジスタ77がオンして第２のデコード部
72Bのデコード結果がラッチ部62に出力されるようにな
っている。The switching unit 73 includes an nMOS transistor 76 provided between the first decoding unit 72A and the charging transistor 63,
Second decoding section 72B and charging transistor 63
And an nMOS transistor 77 provided therebetween.
The switch control signals NORZ and REFZ of the switch circuit 40 are input to the respective gate terminals of the OS transistors 76 and 77. Therefore, during a normal read / write operation, that is, when the switch control signal NORZ is at the H level, the nMOS transistor 76 is turned on, and the decoding result of the first decoding unit 72A is output to the latch unit 62. That is, when the switch control signal REFZ is at the H level, the nMOS transistor 77 is turned on and the second decoding unit
The decoding result of 72B is output to the latch unit 62.

尚、デコーダセル71B〜71Hにおける第１および第２の
デコード部72A,72Bは、各３つのでデコード用トランジ
スタ74a〜74c,75a〜75cがpMOSトランジスタとnMOSトラ
ンジスタとの組合せである点において、デコーダセル71
Aの第１および第２のデコード部72A,72Bと異なってい
る。The first and second decoding sections 72A and 72B in the decoder cells 71B to 71H are similar to the decoders in that each of the three decoding transistors 74a to 74c and 75a to 75c is a combination of a pMOS transistor and an nMOS transistor. Cell 71
A is different from the first and second decoding units 72A and 72B of A.

このように、本実施例においても、第１および第２の
アドレスバスREA,RCAを設け、外部アドレス信号EAおよ
びリフレッシュアドレスカウンタ27からの内部アドレス
信号CAをクッロクジェネレータ38の制御信号RASXに基づ
いてロウデコーダ70に転送し、外部アドレス信号EAおよ
び内部アドレス信号CAをそれぞれ第１および第２のデコ
ード部72A,72Bにてデコードした後、いずれか一方のデ
コード結果を選択するようにし構成されている。これに
より、デコード時間が速くなり、メモリセルのアクセス
を高速化することができる。As described above, also in the present embodiment, the first and second address buses REA and RCA are provided, and the external address signal EA and the internal address signal CA from the refresh address counter 27 are converted based on the control signal RASX of the clock generator 38. After the external address signal EA and the internal address signal CA are decoded by the first and second decoding units 72A and 72B, respectively, one of the decoding results is selected. I have. As a result, the decoding time is shortened, and the access speed of the memory cell can be increased.

また、本実施例では、切換部73により選択された第１
または第２のデコード部72A,72Bのデコード結果をラッ
チ部62にラッチして所定のワード線を選択するように構
成しているため、チップのリセット時において、選択し
ているワード線のリセットとは関係なく第１および第２
のアドレスバスREA,RCAのリセット時期を早めてリセッ
ト時間の短縮化を図ることができ、これによって、サイ
クルタイムの高速化を図ることができる。In this embodiment, the first unit selected by the switching unit 73
Alternatively, since the decoding results of the second decoding units 72A and 72B are latched in the latch unit 62 and a predetermined word line is selected, when the chip is reset, the reset of the selected word line can be performed. Is independent of the first and second
The reset time of the address buses REA and RCA can be advanced to shorten the reset time, and thereby the cycle time can be shortened.

第17図は第16図のデコーダセルをプリデコーダとして
適用したロウデコーダおよびワードドライバを示す回路
図である。同図に示されるように、本実施例の半導体記
憶装置は、アドレスプリデコーダ（ロウプリデコーダ）
71A′と、ブロックデコーダ120と、メインデコーダ（ロ
ウメインデコーダ）130と、ワードドライバ140とを具備
している。FIG. 17 is a circuit diagram showing a row decoder and a word driver in which the decoder cell of FIG. 16 is applied as a predecoder. As shown in the figure, the semiconductor memory device of this embodiment has an address predecoder (row predecoder).
71A ', a block decoder 120, a main decoder (row main decoder) 130, and a word driver 140.

ロウプリデコーダ71A′は、第16図に示すデコーダセ
ル71Aと同様な構成とされているが、第17図に示すロウ
プリデコーダ71A′では、所定の出力レベルを獲得する
ために２段のインバータ101および102が設けられてい
る。すなわち、第14図において、ロウメインデコーダ13
0は、ワードドライバ22（140）の近接に設けられている
ため、ロウデコーダ70（ロウプリデコーダ71A′）から
ワードドライバ22に近接して設けられているロウメイン
デコーダ（130）まで必要とされる電位を確保するため
にに、ロウプリデコーダ71A′の出力段にインバータ101
および102が設けられている。尚、ブロックデコーダ120
の出力段にも、同様に、２段のインバータが設けられて
いる。The row predecoder 71A 'has the same configuration as the decoder cell 71A shown in FIG. 16, but the row predecoder 71A' shown in FIG. 17 has two stages of inverters for obtaining a predetermined output level. 101 and 102 are provided. That is, in FIG.
Since 0 is provided near the word driver 22 (140), it is required from the row decoder 70 (row predecoder 71A ') to the row main decoder (130) provided near the word driver 22. In order to secure the potential, the inverter 101 is connected to the output stage of the row predecoder 71A '.
And 102 are provided. The block decoder 120
Are also provided with two-stage inverters.

第17図に示すように、本発明に係るデコーダセルは、
半導体記憶装置（DRAM）のプリデコーダとして適用する
ことができる。As shown in FIG. 17, the decoder cell according to the present invention comprises:
It can be applied as a predecoder of a semiconductor memory device (DRAM).

ここで、ロウプリデコーダ71A′におけるチャージ用
トランジスタ63のゲート端子には、リセット信号▲
▼が印加されている。このリセット信号▲▼
は、待機状態、すなわち、読出し書込み動作でないまた
はリフレッシュ動作でないときにのみにＬレベルにさ
れ、チャージ用トランジスタ63をオンさせてノードαを
Ｈレベルとするようになっている。また、リセット信号
▲▼は、nMOSトランジスタ66のゲート端子にも印
加され、該トランジスタ66は、読出し書込み動作時また
はリフレッシュ動作時においてオンされ、待機状態にお
いてオフされるようになっている。また、メインデコー
ダ130のトランジスタ131のゲートにはリセット信号RESE
Tが供給されるようになっている。尚、メインデコーダ1
30のトランジスタ132および133のゲートには、ロウプリ
デコーダ（71A′）からのプリデコードアドレスが供給
されるようになっている。Here, the reset signal ▲ is applied to the gate terminal of the charging transistor 63 in the row predecoder 71A ′.
▼ is applied. This reset signal ▲ ▼
Is set to the L level only in the standby state, that is, not during the read / write operation or the refresh operation, and the charging transistor 63 is turned on to set the node α to the H level. The reset signal 信号 is also applied to the gate terminal of the nMOS transistor 66. The transistor 66 is turned on during a read / write operation or a refresh operation, and is turned off in a standby state. The reset signal RESE is applied to the gate of the transistor 131 of the main decoder 130.
T is supplied. The main decoder 1
The gates of the 30 transistors 132 and 133 are supplied with a predecode address from a row predecoder (71A ').

具体的に、第17図に示す半導体記憶装置は、例えば、
4MビットのDRAMであり、ブロックデコーダ120により4M
ビット中の1Mビット分が選択され、この1Mビット中にお
いて、３ビット入力のロウプリデコーダ（71A′）によ
り８通りの選択が行われる。そして、メインデコーダ13
0による２系統のロウプリデコーダにより1Mビット中の6
4Kビットが選択されるようになている。尚、ワードドラ
イバ140で４通りの選択を行うように構成して、メイン
デコーダ130による選択ビット数を16Kビットにすること
もできる。Specifically, the semiconductor memory device shown in FIG.
4Mbit DRAM, 4Mbit by block decoder 120
One M bits of the bits are selected, and among the 1 M bits, eight selections are made by a 3-bit input row predecoder (71A '). And the main decoder 13
0 in 2M row predecoder, 6 in 1M bit
4K bits are to be selected. The word driver 140 can be configured to perform four types of selection, and the number of bits selected by the main decoder 130 can be set to 16K bits.

上述した本発明に係る半導体記憶装置の各実施例にお
いては、ロウデコーダ23,70の各デコーダセルにデコー
ド結果をラッチするラッチ部を設けたものについて述べ
たが、コラムデコーダ25にラッチ部を設けることもでき
る。このように、コラムデコーダ25にラッチ部を設ける
と、アドレスデコーダ（ロウデコーダおよびコラムデコ
ーダ）におけるデコード結果をラッチ部にラッチしてメ
モリセルアレイ21の所定のメモリセルを選択できるの
で、チップのリセット時において、選択しているメモリ
セルのリセットとは関係なくアドレス信号のリセット時
期を早めることが可能となり、リセット時間の短縮化が
可能となる。In each of the embodiments of the semiconductor memory device according to the present invention described above, the case where the latch unit for latching the decoding result is provided in each decoder cell of the row decoders 23 and 70, but the latch unit is provided in the column decoder 25 You can also. As described above, when the latch unit is provided in the column decoder 25, the decoding result in the address decoder (row decoder and column decoder) can be latched in the latch unit and a predetermined memory cell in the memory cell array 21 can be selected. In this case, the reset timing of the address signal can be advanced regardless of the reset of the selected memory cell, and the reset time can be shortened.

以上詳述したように、本発明の半導体記憶装置の第１
に形態によれば、外部アドレス信号および内部アドレス
信号を、動作モードの判定を待たずに、アドレス活性化
信号に基づいてそれぞれ第１および第２のアドレスバス
を介してロウデコーダまで転送するようにしたので、転
送時間を速めることができ、これによりデコード時間を
速くして、メモリセルのアクセスを高速化することがで
きる。さらに、デコード部のデコード結果をラッチ部に
ラッチして所定のワード線を選択するようにしているの
で、チップのリセット時において、選択しているワード
線のリセットとは関係なく第１および第２のアドレスバ
スのリセット時期を早めてリセット時間の短縮化を図る
ことができ、これによってサイクルタイムの高速化を図
ることができる。As described in detail above, the first embodiment of the semiconductor memory device of the present invention
According to the embodiment, the external address signal and the internal address signal are transferred to the row decoder via the first and second address buses based on the address activation signal without waiting for the determination of the operation mode. Therefore, the transfer time can be shortened, whereby the decode time can be shortened and the access to the memory cell can be sped up. Furthermore, since the decoding result of the decoding unit is latched in the latch unit and a predetermined word line is selected, the first and second word lines are reset at the time of resetting the chip regardless of the reset of the selected word line. Therefore, the reset time of the address bus can be advanced to shorten the reset time, whereby the cycle time can be shortened.

また、本発明に係る半導体記憶装置の第２の形態によ
れば、外部アドレス信号および内部アドレス信号を、動
作モードの判定を待たずに、アドレス活性化信号に基づ
いてそれぞれ第１および第２のアドレスバスを介してロ
ウデコーダの第１および第２のデコード部に転送してデ
コードするようにしたので、デコード時間を速くして、
メモリセルのアクセスを高速化できる。さらに、切換部
の出力をラッチ部にラッチして所定のワード線を選択す
るようにしたので、チップのリセット時において、選択
しているワード線のリセットとは関係なく第１および第
２のアドレスバスのリセット時期を早めてリセット時間
の短縮化を図ることができ、これによってサイクルタイ
ムの高速化を図ることができる。Further, according to the second aspect of the semiconductor memory device of the present invention, the external address signal and the internal address signal are respectively converted into the first and second signals based on the address activation signal without waiting for the determination of the operation mode. Since the data is transferred to the first and second decoding units of the row decoder via the address bus for decoding, the decoding time is shortened,
Access to memory cells can be speeded up. Further, since the output of the switching unit is latched by the latch unit to select a predetermined word line, the first and second addresses are reset at the time of resetting the chip regardless of the reset of the selected word line. The reset time of the bus can be advanced to shorten the reset time, thereby shortening the cycle time.

そして、本発明の半導体記憶装置の第３の形態によれ
ば、アドレスデコーダにおけるデコード結果がラッチ部
にラッチされてメモルセルアレイの所定のメモリセルが
選択されるので、チップのリセット時において、選択し
ているメモリセルのリセットとは関係なくアドレス信号
のリセット時期を早めることが可能となり、リセット時
間の短縮化が可能となる。According to the third aspect of the semiconductor memory device of the present invention, the decoding result in the address decoder is latched in the latch unit and a predetermined memory cell in the memory cell array is selected. The reset timing of the address signal can be advanced irrespective of the reset of the memory cell that is being reset, and the reset time can be shortened.

フロントページの続き (56)参考文献特開昭55−4797（ＪＰ，Ａ) 特開昭55−150192（ＪＰ，Ａ) 特開昭61−126687（ＪＰ，Ａ) 特開昭60−167194（ＪＰ，Ａ) 特開昭61−17292（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/40 - 11/419 Continuation of the front page (56) References JP-A-55-4797 (JP, A) JP-A-55-150192 (JP, A) JP-A-61-126687 (JP, A) JP-A-60-167194 (JP, A) , A) JP-A-61-17292 (JP, A) (58) Fields investigated (Int. Cl. ⁶ , DB name) G11C 11/40-11/419

Claims

(57) [Claims]

A controller for determining whether the operation mode is an operation mode for accessing a memory cell based on an external address signal or an operation mode for accessing a memory cell based on an internal address signal; And an address decoder for decoding the internal address signal, the address decoder comprising: a first decoding unit receiving the external address signal; a second decoding unit receiving the internal address signal; And a switching unit that selects one of the first decoding unit and the second decoding unit based on the determined operation mode after the completion of the operation.

2. The address decoder according to claim 1, further comprising a latch unit for holding address decode information selected by said first decoding unit or said second decoding unit by said switching unit. 2. The semiconductor memory device according to claim 1.

3. The semiconductor memory device according to claim 1, wherein said address decoder is configured as a row decoder.

4. The address decoder includes a predecoder and a main decoder responsive to an output of the predecoder, and the predecoder includes the first decoding unit and the second decoding unit. The semiconductor memory device according to claim 1, wherein:

5. The address decoder according to claim 1, wherein:
2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is configured as a row decoder of a random access memory, and wherein the internal address signal is a refresh address symbol for refreshing the memory cell.

6. The semiconductor memory according to claim 1, wherein said controller determines said operation mode based on a transition of a row address signal and a column address strobe signal in a dynamic random access memory. apparatus.

7. The semiconductor memory device according to claim 1, wherein said external address signal is supplied from an address latch circuit, and said internal address signal is supplied from a refresh address counter. .

8. An operation mode for accessing a memory cell based on an external address signal or an operation mode for accessing a memory cell based on an internal address signal is determined. A controller for generating a first switch control signal and a second switch control signal corresponding to the following, and an address decoder for decoding the external address signal and the internal address signal, wherein the address decoder comprises: A first decoding unit including a plurality of decoding transistors receiving the internal address signal; a second decoding unit including a plurality of decoding transistors receiving the internal address signal; a charging transistor charging a decode output node; Between the decoding unit and the decoding output node A first switch connected and responsive to the first switch control signal; a second switch connected between the second decoding unit and the decode output node and responsive to the second switch control signal After the determination by the controller is completed, one of the first decoding unit or the second decoding unit is switched to the first switch or the second switch based on the determined operation mode. A semiconductor memory device connected to the decode output node via two switches.

9. The semiconductor memory device according to claim 8, wherein said plurality of decoding transistors are connected in series between said output node and a ground potential line.

10. The semiconductor memory device according to claim 8, wherein said address decoder further comprises a latch unit for holding address information decoded by said address decoder.

11. The memory according to claim 11, wherein said address decoder is configured as a row decoder of a dynamic random access memory, and said internal address signal is a refresh address signal for refreshing said memory cell. Item 10. The semiconductor memory device according to Item 8.

12. The controller according to claim 1, wherein the controller determines whether the first operation mode or the second operation mode is determined.
The first switch and the second switch are turned off, and after the determination is completed, one of the first switch and the second switch corresponding to the determined operation mode is turned on. 9. The semiconductor memory device according to claim 8, wherein said first switch control signal and said second switch control signal are generated.

13. The controller according to claim 1, wherein the controller generates the first switch control signal and the second switch control signal based on a row address strobe signal and a column address strobe signal. Item 9. The semiconductor memory device according to item 8.

14. The address decoder includes a pre-decoder and a main decoder responsive to an output of the pre-decoder, and the pre-decoder includes the first decoding unit, the second decoding unit, and the charging unit. 9. The semiconductor memory device according to claim 8, comprising a transistor, said first switch, and said second switch.

15. The apparatus according to claim 14, wherein said address decoder further comprises a latch section provided between said predecoder and said main decoder, and for holding predecoded address information. 13. The semiconductor memory device according to claim 1.

16. A clock generator for delaying and outputting a row address strobe signal, a mode determining circuit for determining an operation mode based on the row address strobe signal and a column address strobe signal, and a controller for the clock generator. A switch circuit for receiving the output and the output of the mode determination circuit to output the first switch control signal and the second switch control signal, wherein the switch circuit is configured such that the row address strobe signal is inactive. Sometimes, the first switch control signal and the second switch control signal are both inactive, and after a delay time by the clock generator has elapsed since the row address strobe signal was activated, the mode determination circuit The first switch based on the output. The semiconductor memory device according to claim 8, characterized in that activating one of the control signal and the second switch control signal.