JP2932404B2 - 半導体試験方法 - Google Patents
半導体試験方法Info
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- JP2932404B2 JP2932404B2 JP5144991A JP5144991A JP2932404B2 JP 2932404 B2 JP2932404 B2 JP 2932404B2 JP 5144991 A JP5144991 A JP 5144991A JP 5144991 A JP5144991 A JP 5144991A JP 2932404 B2 JP2932404 B2 JP 2932404B2
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- test
- wafer
- semiconductor
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体試験方法、特に、
ＡＳＩＣ製品（特定用途向けＩＣ）の一次試験方法の改
良に関する。
ＡＳＩＣ製品（特定用途向けＩＣ）の一次試験方法の改
良に関する。
【０００２】
【従来の技術】半導体ウェーハのウェーハ段階における
一次試験は製品の型格単位でなされている。量産品種の
ウェーハを試験する場合には、ウェーハを収納するキャ
リヤには通常２５枚の同一型格のウェーハが収納されて
おり、このキャリヤ２個が１組となって試験ラインに送
出されて試験される。これに対し、ＡＳＩＣ製品は、特
定顧客向けのカスタムメード製品であるため、１ロット
のウェーハ枚数は少なく、通常、平均して５〜６枚であ
る。この１ロット５〜６枚のウェーハを１個のキャリヤ
に収納して試験ラインに送出し、プローバにセットして
テスタによる一次試験を実行し、良否を判別して、ウェ
ーハマップを作成し、不良品にマーキングを施してい
る。
一次試験は製品の型格単位でなされている。量産品種の
ウェーハを試験する場合には、ウェーハを収納するキャ
リヤには通常２５枚の同一型格のウェーハが収納されて
おり、このキャリヤ２個が１組となって試験ラインに送
出されて試験される。これに対し、ＡＳＩＣ製品は、特
定顧客向けのカスタムメード製品であるため、１ロット
のウェーハ枚数は少なく、通常、平均して５〜６枚であ
る。この１ロット５〜６枚のウェーハを１個のキャリヤ
に収納して試験ラインに送出し、プローバにセットして
テスタによる一次試験を実行し、良否を判別して、ウェ
ーハマップを作成し、不良品にマーキングを施してい
る。
【０００３】
【発明が解決しようとする課題】ＡＳＩＣ製品の場合に
は、同一型格のウェーハ枚数が少なく、１個のキャリヤ
には平均５〜６枚のウェーハが収納されるだけなので、
ウェーハ枚数に対して使用されるキャリヤの数が増加
し、ウェーハ（キャリヤを含む）の保管スペースが大き
く必要になる。また、キャリヤをプローバにセット・リ
セットする回数も量産品種に比して多くなるため試験工
数が増大し、試験装置の稼働率が低下する。
は、同一型格のウェーハ枚数が少なく、１個のキャリヤ
には平均５〜６枚のウェーハが収納されるだけなので、
ウェーハ枚数に対して使用されるキャリヤの数が増加
し、ウェーハ（キャリヤを含む）の保管スペースが大き
く必要になる。また、キャリヤをプローバにセット・リ
セットする回数も量産品種に比して多くなるため試験工
数が増大し、試験装置の稼働率が低下する。
【０００４】本発明の目的は、この欠点を解消すること
にあり、キャリヤを含むウェーハの保管スペースを少な
くし、試験工数を低減して試験装置の稼働率を向上する
半導体試験方法を提供することにある。
にあり、キャリヤを含むウェーハの保管スペースを少な
くし、試験工数を低減して試験装置の稼働率を向上する
半導体試験方法を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的は、複数の型
格種の半導体ウェーハ（１）を１のキャリヤ（２）に収
納し、このキャリヤ（２）のスロット番号とこのスロッ
ト番号に収納されている半導体ウェーハ（１）のウェー
ハ番号とを記憶装置に入力し、次いで、前記のキャリヤ
（２）をインラインストッカ（３）に送入し、各コント
ローラ（６）が前記のキャリヤ（２）を、付属するプロ
ーバ（５）とテスタとの組み合わせに呼び込み、この呼
び込まれたキャリヤ（２）に収納されている半導体ウェ
ーハ（１）に対応する試験レシピデータを前記の記憶装
置から読み出し、この読み出されたレシピデータにした
がって試験を実行してウェーハマップを作成し、このウ
ェーハマップの作成された半導体ウェーハ（１）をアウ
トラインストッカ（７）に送出し、この送出された半導
体ウェーハ（１）に自動マーキング装置を使用して前記
のウェーハマップにしたがってマーキングをなす工程を
有する半導体試験方法によって達成される。
格種の半導体ウェーハ（１）を１のキャリヤ（２）に収
納し、このキャリヤ（２）のスロット番号とこのスロッ
ト番号に収納されている半導体ウェーハ（１）のウェー
ハ番号とを記憶装置に入力し、次いで、前記のキャリヤ
（２）をインラインストッカ（３）に送入し、各コント
ローラ（６）が前記のキャリヤ（２）を、付属するプロ
ーバ（５）とテスタとの組み合わせに呼び込み、この呼
び込まれたキャリヤ（２）に収納されている半導体ウェ
ーハ（１）に対応する試験レシピデータを前記の記憶装
置から読み出し、この読み出されたレシピデータにした
がって試験を実行してウェーハマップを作成し、このウ
ェーハマップの作成された半導体ウェーハ（１）をアウ
トラインストッカ（７）に送出し、この送出された半導
体ウェーハ（１）に自動マーキング装置を使用して前記
のウェーハマップにしたがってマーキングをなす工程を
有する半導体試験方法によって達成される。
【０００６】
【作用】キャリヤのすべてのスロットに複数の型格種の
半導体ウェーハを収納してプローバにセットし、キャリ
ヤスロットに収納されているそれぞれの型格のウェーハ
に相当する試験レシピデータを予め登録されている記憶
装置（事実上はホストコンピュータ）から読み出し、そ
の試験レシピデータにしたがって試験を実行するので、
キャリヤをプローバにセット・リセットする回数は減少
して試験工数が低減するとゝもに、試験装置の稼働率も
向上する。また、キャリヤのすべてのスロットにウェー
ハが収納されるので、ウェーハの保管スペースも少なく
てすむ。
半導体ウェーハを収納してプローバにセットし、キャリ
ヤスロットに収納されているそれぞれの型格のウェーハ
に相当する試験レシピデータを予め登録されている記憶
装置（事実上はホストコンピュータ）から読み出し、そ
の試験レシピデータにしたがって試験を実行するので、
キャリヤをプローバにセット・リセットする回数は減少
して試験工数が低減するとゝもに、試験装置の稼働率も
向上する。また、キャリヤのすべてのスロットにウェー
ハが収納されるので、ウェーハの保管スペースも少なく
てすむ。
【０００７】
【実施例】以下、図面を参照して、本発明の一実施例に
係る半導体試験方法について説明する。
係る半導体試験方法について説明する。
【０００８】図１に半導体試験ラインの構成図を示す。
図２と図３とに示すフローチャートに沿って半導体試験
方法を以下に説明する。
図２と図３とに示すフローチャートに沿って半導体試験
方法を以下に説明する。
【０００９】まず、複数の型格種の半導体ウェーハ１を
１個のキャリヤ２に収納する。
１個のキャリヤ２に収納する。
【００１０】ウェーハ文字読み取り装置（図示せず。）
を使用してキャリヤ２のスロット番号とそのスロット番
号に収納されているウェーハ１のウェーハ番号とを記憶
装置（事実上はホストコンピュータであり、図示せ
ず。）に登録する。
を使用してキャリヤ２のスロット番号とそのスロット番
号に収納されているウェーハ１のウェーハ番号とを記憶
装置（事実上はホストコンピュータであり、図示せ
ず。）に登録する。
【００１１】前記のキャリヤ２をインラインストッカ３
に送入し、インラインストッカ３から例えばリニアモー
タロボット４を使用してプローバ５に搬送し、プローバ
５にセットする。
に送入し、インラインストッカ３から例えばリニアモー
タロボット４を使用してプローバ５に搬送し、プローバ
５にセットする。
【００１２】記憶装置（事実上はホストコンピュータ）
に予め登録されている試験レシピデータをプローバ５に
付属するコントローラ６から読み出す。試験レシピデー
タには型格毎の試験条件、キャリヤ内のウェーハ番号情
報、試験材料（測定ボード、カード）が含まれており、
この試験レシピデータをプローバ５に入力し、ウェーハ
の試験を実行する。
に予め登録されている試験レシピデータをプローバ５に
付属するコントローラ６から読み出す。試験レシピデー
タには型格毎の試験条件、キャリヤ内のウェーハ番号情
報、試験材料（測定ボード、カード）が含まれており、
この試験レシピデータをプローバ５に入力し、ウェーハ
の試験を実行する。
【００１３】試験結果データ（カテゴリー、ウェーハマ
ップ、ウェーハアライメントデータ等）をコントローラ
６より記憶装置（事実上はホストコンピュータ）に入力
し、試験済のウェーハをアウトラインストッカ７に送出
する。
ップ、ウェーハアライメントデータ等）をコントローラ
６より記憶装置（事実上はホストコンピュータ）に入力
し、試験済のウェーハをアウトラインストッカ７に送出
する。
【００１４】マーキング装置（図示せず。）の端末から
ロット番号をキーとしてウェーハマップを記憶装置（事
実上はホストコンピュータ）から読み出し、これをマー
キング装置に入力して不良チップのみをマーキングす
る。
ロット番号をキーとしてウェーハマップを記憶装置（事
実上はホストコンピュータ）から読み出し、これをマー
キング装置に入力して不良チップのみをマーキングす
る。
【００１５】なお、良品チップを対稱として、電極パッ
ドを中心として針跡の異常等を目視検査し、異常が認め
られる場合にはウェーハマップデータに目視検査不良の
登録をする。
ドを中心として針跡の異常等を目視検査し、異常が認め
られる場合にはウェーハマップデータに目視検査不良の
登録をする。
【００１６】
【発明の効果】以上説明したとおり、本発明に係る半導
体試験方法においては、ＡＳＩＣ製品の試験をする場合
に、１個のキャリヤのすべてのスロットに複数の型格の
半導体ウェーハを収納してプローバにセットし、記憶装
置に登録されている試験レシピデータにしたがって型格
の異なる半導体ウェーハの試験を順次実行するので、キ
ャリヤを含むウェーハの保管スペースが削減され、ま
た、試験装置へのキャリヤのセット・リセット回数が減
少して、試験工数が低減し、試験設備の稼働率が向上す
る。
体試験方法においては、ＡＳＩＣ製品の試験をする場合
に、１個のキャリヤのすべてのスロットに複数の型格の
半導体ウェーハを収納してプローバにセットし、記憶装
置に登録されている試験レシピデータにしたがって型格
の異なる半導体ウェーハの試験を順次実行するので、キ
ャリヤを含むウェーハの保管スペースが削減され、ま
た、試験装置へのキャリヤのセット・リセット回数が減
少して、試験工数が低減し、試験設備の稼働率が向上す
る。
【００１７】なお、キャリヤにＩＤカードを採用してチ
ェックシートを廃止しているので、試験ラインがクリー
ン化され、また、冶工具類の削減、テストプログラム開
発工数の削減といった付加的効果も期待できる。
ェックシートを廃止しているので、試験ラインがクリー
ン化され、また、冶工具類の削減、テストプログラム開
発工数の削減といった付加的効果も期待できる。
【図１】半導体試験ラインの構成図である。
【図２】本発明に係る半導体試験工程を示すフローチャ
ート（Ｎｏ.1) である。
ート（Ｎｏ.1) である。
【図３】本発明に係る半導体試験工程を示すフローチャ
ート（Ｎｏ.2）である。
ート（Ｎｏ.2）である。
１ ウェーハ ２ キャリヤ ３ インラインストッカ ４ 搬送ロボット ５ プローバ ６ コントローラ ７ アウトラインストッカ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 正一 福島県会津若松市門田町工業団地４番地 株式会社富士通東北エレクトロニクス 内 (72)発明者 飯塚 恒夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/66
Claims (1)
- 【請求項１】 複数の型格種の半導体ウェーハ（１）を
１のキャリヤ（２）に収納し、該キャリヤ（２）のスロ
ット番号と該スロット番号に収納されている前記半導体
ウェーハ（１）のウェーハ番号とを記憶装置に入力し、
前記キャリヤ（２）をインラインストッカ（３）に送入
し、各コントローラ（６）が前記キャリヤ（２）を、付
属するプローバ（５）とテスタとの組み合わせに呼び込
み、該呼び込まれた前記キャリヤ（２）に収納されてい
る前記半導体ウェーハ（１）に対応する試験レシピデー
タを前記記憶装置から読み出し、該読み出されたレシピ
データにしたがって試験を実行してウェーハマップを作
成し、該ウェーハマップの作成された前記半導体ウェー
ハ（１）をアウトラインストッカ（７）に送出し、該送
出された前記半導体ウェーハ（１）に自動マーキング装
置を使用して前記ウェーハマップにしたがってマーキン
グをなす工程を有することを特徴とする半導体試験方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5144991A JP2932404B2 (ja) | 1991-03-15 | 1991-03-15 | 半導体試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5144991A JP2932404B2 (ja) | 1991-03-15 | 1991-03-15 | 半導体試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04286345A JPH04286345A (ja) | 1992-10-12 |
| JP2932404B2 true JP2932404B2 (ja) | 1999-08-09 |
Family
ID=12887243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5144991A Expired - Fee Related JP2932404B2 (ja) | 1991-03-15 | 1991-03-15 | 半導体試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2932404B2 (ja) |
-
1991
- 1991-03-15 JP JP5144991A patent/JP2932404B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04286345A (ja) | 1992-10-12 |
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