JP2925471B2

JP2925471B2 - Display panel driving method and device and circuit thereof

Info

Publication number: JP2925471B2
Application number: JP7189870A
Authority: JP
Inventors: 義一金澤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-12-20
Filing date: 1995-07-03
Publication date: 1999-07-28
Anticipated expiration: 2014-07-28
Also published as: JPH07325552A

Description

DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、メモリ機能を有す
る表示素子であるセルの集合によって構成された表示パ
ネルを駆動する技術に係り、特に、ＡＣ（交流）型のプ
ラズマ・ディスプレイ・パネル（Ｐlasma Ｄisplay Ｐ
anel：ＰＤＰ）において多階調表示（いわゆるフルカラ
ー表示）を行う場合の駆動方法および装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for driving a display panel constituted by a group of cells which are display elements having a memory function, and more particularly to an AC (AC) type plasma display panel (Plasma display panel). Display P
The present invention relates to a driving method and apparatus for performing multi-gradation display (so-called full color display) in an anel (PDP).

【０００２】上記のＡＣ型ＰＤＰは、２本の維持放電電
極に、交互に電圧波形を印加することで放電を持続し、
発光表示を行うものである。１度の放電は、パルス印加
後、数μｓで終了する。放電によって発生した正電荷で
あるイオンは、負の電圧が印加されている電極上の絶縁
層に蓄積され、同様に負電荷である電子は、正の電圧が
印加されている電極上の絶縁層に蓄積される。The above AC type PDP sustains discharge by alternately applying a voltage waveform to two sustain discharge electrodes,
A luminous display is performed. One discharge ends in a few μs after the pulse application. Ions, which are positive charges generated by the discharge, are accumulated in an insulating layer on the electrode to which a negative voltage is applied, and similarly, electrons, which are negative charges, are an insulating layer on the electrode to which a positive voltage is applied. Is accumulated in

【０００３】従って、初めに高い電圧（書き込み電圧）
のパルス（書き込みパルス）で放電させて壁電荷を生成
した後、極性の異なる前回よりも低い電圧（維持放電電
圧）のパルス（維持放電パルス）を印加すると、前に蓄
積された壁電荷が重複され、放電空間に対する電圧は大
きなものとなり、放電電圧のしきい値を越えて放電を開
始する。つまり、一度書き込み放電を行い壁電荷を生成
したセルは、その後、維持放電パルスを交互に逆極性で
印加することで、放電を持続するという特徴がある。こ
れをメモリ効果、またはメモリ駆動と呼んでいる。ＡＣ
型ＰＤＰは、このメモリ効果を利用して表示を実現する
ものである。Therefore, a high voltage (write voltage) is initially required.
When a pulse (sustain discharge pulse) of a different polarity (sustain discharge voltage) with a different polarity is applied after the wall charge is generated by discharging with a pulse (write pulse), the previously accumulated wall charges overlap. As a result, the voltage with respect to the discharge space becomes large, and the discharge exceeds the threshold value of the discharge voltage to start discharging. In other words, the cell that has once performed the write discharge to generate the wall charge has a feature that the discharge is continued by alternately applying the sustain discharge pulse with the opposite polarity. This is called a memory effect or memory drive. AC
The type PDP realizes display using this memory effect.

【０００４】[0004]

【従来の技術】ＡＣ型ＰＤＰには、２本の電極で選択放
電（アドレス放電）および維持放電を行う２電極型と、
第３の電極を利用してアドレス放電を行う３電極型があ
る。多階調表示を行うカラーＰＤＰでは、放電により発
生する紫外線によってセル内の蛍光体を励起している
が、この蛍光体は、放電により同時に発生する正電荷で
あるイオンの衝撃に非常に弱いという欠点がある。上記
の２電極型では、蛍光体がイオンに直接当たるような構
成になっているため、蛍光体の寿命低下を招くおそれが
ある。これを回避するために、カラーＰＤＰでは、面放
電を利用した３電極型が一般に使用されている。2. Description of the Related Art AC-type PDPs include a two-electrode type in which two electrodes perform selective discharge (address discharge) and sustain discharge,
There is a three-electrode type in which an address discharge is performed using a third electrode. In a color PDP that performs multi-gradation display, a phosphor in a cell is excited by ultraviolet rays generated by discharge. However, this phosphor is extremely weak to the impact of positively charged ions generated simultaneously by discharge. There are drawbacks. In the above-mentioned two-electrode type, since the phosphor directly hits the ions, the life of the phosphor may be shortened. In order to avoid this, a three-electrode type utilizing surface discharge is generally used in color PDPs.

【０００５】上記の３電極・面放電型のＰＤＰとして、
従来は、図１５にその概略的平面図を示すようなものが
知られている。図１５において、１はパネル本体、２は
Ｘ電極、３₁，３₂，…，３_K，…，３₁₀₀₀はＹ電極、
４₁，４₂，…，４_K，…，４_Mはアドレス電極であ
り、一対のＸ電極、Ｙ電極と１本のアドレス電極との交
差部分にＭ×１０００個のセル５が構成されている。な
お、６はセル５を仕切る壁、７₁，７₂，…，７_K，
…，７₁₀₀₀は表示ラインである。As the above-mentioned three-electrode surface-discharge type PDP,
Conventionally, the one shown in FIG. 15 is a schematic plan view thereof. 15, 1 is the panel body, 2 X _{_{electrodes, 3 1, 3 2, ...}} , 3 K, ..., 3 1000 is Y electrodes,
4 ₁ , 4 ₂ ,..., 4 _K ,..., 4 _M are address electrodes, and M × 1000 cells 5 are formed at intersections between a pair of X electrodes, Y electrodes and one address electrode. I have. In addition, 6 is a wall that partitions the cell 5, 7 ₁ , 7 ₂ ,..., 7 _K ,
.., 7 ₁₀₀₀ are display lines.

【０００６】また、図１６は、図１５のセル５の基本構
造を示す概略的断端面図であり、図中、８は前面ガラス
基板、９は背面ガラス基板、１０はＸ電極２およびＹ電
極３_K（Ｋは、１……１０００の中の任意の数）を被覆
する誘電体層、１１はＭｇＯ膜等からなる保護膜、１２
は蛍光体、１３は放電空間である。また、図１７は、図
１５に示す従来のＰＤＰおよびその周辺回路を示す図で
あり、図中、１４はＸ電極２に書込みパルスおよび維持
放電パルスを供給するＸ側ドライバ回路、１５₁〜１５
₄はＹ電極３₁〜３₁₀₀₀にアドレスパルスを供給するＹ
側ドライバＩＣ、１６はＹ電極３₁〜３₁₀₀₀にアドレス
パルス以外のパルスを供給するＹ側ドライバ回路、１７
₁〜１７₅はアドレス電極４₁〜４_M（図１６の４_Kも
含む）にアドレスパルスを供給するアドレスドライバＩ
Ｃ、１８はＸ側ドライバ回路１４、Ｙ側ドライバＩＣ１
５₁〜１５₄、Ｙ側ドライバ回路１６およびアドレスド
ライバＩＣ１７₁〜１７₅を制御する制御回路である。FIG. 16 is a schematic cross-sectional view showing the basic structure of the cell 5 shown in FIG. 15, in which 8 is a front glass substrate, 9 is a rear glass substrate, 10 is an X electrode 2 and a Y electrode. A dielectric layer for covering the electrodes 3 _K (K is an arbitrary number among 1... 1000); 11, a protective film made of an MgO film or the like;
Is a phosphor, and 13 is a discharge space. Further, FIG. 17 is a diagram showing a conventional PDP and its peripheral circuit shown in FIG. 15, in the drawing, X-side driver circuit for supplying a write pulse and the sustain discharge pulse to the X electrode 2 14, 15 _1-15
₄ supplies the address pulse to the Y electrodes 3 ₁ to 3 ₁₀₀₀ Y
Side driver IC, 16 supplies a pulse other than the address pulses to the Y electrodes 3 ₁ to 3 ₁₀₀₀ Y side driver circuit, 17
_1-17 ₅ address electrodes 4 ₁ to 4 _M address driver I supplies an address pulse to (4 _K including in FIG. 16)
C and 18 are the X-side driver circuit 14 and the Y-side driver IC 1
5 ₁ a to 15 _4, Y driver circuit 16 and a control circuit for controlling the address driver IC 17 ₁ to 17 _5.

【０００７】また、図１８は、図１５に示す従来のＰＤ
Ｐを駆動する従来の方法の第１の例を示す波形図であ
り、いわゆる従来の「線順次駆動・自己消去アドレス方
式」における１駆動サイクルを示している。この例で
は、まず、この１駆動サイクルにおいて表示データを書
き込むべき表示ラインとして選択された表示ライン（以
下、選択ラインという）のＹ電極がＧＮＤレベルとさ
れ、選択ライン以外の表示ライン（以下、非選択ライン
という）のＹ電極の電位はＶｓレベルに保持され、Ｘ電
極２に電圧Ｖｗからなる書込みパルス１９が印加され、
選択ラインの全セルで放電が行われる。この場合、選択
ラインのＸ電極・Ｙ電極間の電圧差はＶｗとなり、非選
択ラインのＸ電極・Ｙ電極間の電圧差はＶｗ−Ｖｓとな
る。したがって、Ｖｗ＞Ｖｆ（放電開始電圧）＞Ｖｗ−
Ｖｓと設定することで選択ラインの全セルで放電を起こ
させることができる。FIG. 18 shows a conventional PD shown in FIG.
FIG. 4 is a waveform diagram showing a first example of a conventional method of driving P, and shows one driving cycle in a so-called conventional “line-sequential driving / self-erasing address method”. In this example, first, the Y electrode of a display line (hereinafter, referred to as a selected line) selected as a display line to which display data is to be written in this one drive cycle is set to the GND level, and display lines other than the selected line (hereinafter, non-selected lines) are not driven. The potential of the Y electrode of the selected line is maintained at the Vs level, a write pulse 19 of the voltage Vw is applied to the X electrode 2,
Discharge is performed in all cells of the selected line. In this case, the voltage difference between the X electrode and the Y electrode of the selected line is Vw, and the voltage difference between the X electrode and the Y electrode of the non-selected line is Vw-Vs. Therefore, Vw> Vf (discharge start voltage)> Vw−
By setting Vs, discharge can be caused in all cells of the selected line.

【０００８】ここに、放電が進むにつれて、選択ライン
のＸ電極２上の保護膜１１、例えばＭｇＯ膜には負の壁
電荷が蓄積され、選択ラインのＹ電極上のＭｇＯ膜には
正の壁電荷が蓄積されるが、これら壁電荷は、放電空間
内の電界を低減させる極性であることから、この放電
は、直ちに収束に向かい、１μＳ程度で終結する。次
に、Ｘ電極２と、選択ラインのＹ電極とに交互に維持放
電パルス２０，２１が印加され、蓄積された壁電荷が電
極に印加された電圧に上乗せされ、後述するように、点
灯（発光）させないセルを除き、維持放電が繰り返され
る。Here, as the discharge proceeds, negative wall charges are accumulated in the protective film 11, for example, an MgO film on the X electrode 2 of the selected line, and positive wall charges are accumulated in the MgO film on the Y electrode of the selected line. Charges are accumulated, but since these wall charges have polarities that reduce the electric field in the discharge space, the discharge immediately proceeds to convergence and ends in about 1 μS. Next, sustain discharge pulses 20 and 21 are alternately applied to the X electrode 2 and the Y electrode of the selected line, and the accumulated wall charges are added to the voltage applied to the electrodes. The sustain discharge is repeated except for cells that do not emit light.

【０００９】ここに、点灯させないセルに対しては、最
初に維持放電パルス２０ａがＸ電極２に印加され、選択
ラインのＸ電極２上のＭｇＯ膜に正の壁電荷が蓄積さ
れ、選択ラインのＹ電極上のＭｇＯ膜に負の壁電荷が蓄
積された後、選択ラインのＹ電極に最初に印加される維
持放電パルス２１ａに同期させて、点灯させないセルに
対応するアドレス電極に正電圧Ｖａのアドレスパルス
（消去パルス）２２が選択的に印加される。Here, for the cells not to be turned on, first, a sustain discharge pulse 20a is applied to the X electrode 2, positive wall charges are accumulated in the MgO film on the X electrode 2 of the selected line, and After the negative wall charges are accumulated in the MgO film on the Y electrode, the positive voltage Va is applied to the address electrode corresponding to the cell not to be lit in synchronization with the sustain discharge pulse 21a first applied to the Y electrode on the selected line. An address pulse (erase pulse) 22 is selectively applied.

【００１０】この場合、選択ラインの全セルに維持放電
が起こるが、特に、アドレス電極に正のアドレスパルス
２２を印加されたセルにおいては、アドレス電極とＹ電
極との間の放電を併発し、Ｙ電極上のＭｇＯ膜に正の壁
電荷が過剰に蓄積される。ここに、生成された壁電荷自
身で放電開始電圧を越えるような値に電圧Ｖａを設定し
ておくと、外部電圧を取り除いた時、すなわち、Ｘ電極
およびＹ電極をＶｓレベル、アドレス電極をＧＮＤレベ
ルとした時、壁電荷自身の電圧による放電が起こり、こ
れが自己消去放電となり、壁電荷を消滅させる。したが
って、以後、維持放電パルス２０，２１では維持放電が
起こらない。In this case, a sustain discharge occurs in all the cells of the selected line. In particular, in a cell in which a positive address pulse 22 is applied to the address electrode, a discharge between the address electrode and the Y electrode occurs simultaneously, Excessive positive wall charges are accumulated in the MgO film on the Y electrode. Here, if the voltage Va is set to a value exceeding the discharge starting voltage by the generated wall charges themselves, when the external voltage is removed, that is, when the X electrode and the Y electrode are at the Vs level, the address electrode is at the GND level. When the level is set to the level, a discharge occurs due to the voltage of the wall charges themselves, and this discharge becomes a self-erasing discharge, thereby extinguishing the wall charges. Therefore, thereafter, no sustain discharge occurs in sustain discharge pulses 20 and 21.

【００１１】なお、点灯させるセルに対しては、対応す
るアドレス電極に消去パルス（アドレスパルス）２２を
印加しないため、自己消去放電が起こらない。このた
め、その後に印加される維持放電パルス２０，２１によ
り維持放電を繰り返す。なお、２３は非選択ラインのＹ
電極に印加される維持放電パルスである。このようにし
て、選択ラインにおける表示データの書込みが１駆動サ
イクルにおいて行われるが、この例では、かかる書込み
が一表示ラインごとに行われる。図１９は、この様子を
示すタイムチャートである。図中、「Ｗ」は書込みの駆
動サイクル、「Ｓ」は維持放電のみの駆動サイクル、
「ｓ」は前フレーム（フィールド）の維持放電のみの駆
動サイクルである。Since no erase pulse (address pulse) 22 is applied to the corresponding address electrode for the cell to be turned on, self-erase discharge does not occur. Therefore, the sustain discharge is repeated by the sustain discharge pulses 20 and 21 applied thereafter. 23 is a non-selected line Y
This is a sustain discharge pulse applied to the electrode. In this manner, the writing of the display data on the selected line is performed in one driving cycle. In this example, the writing is performed for each display line. FIG. 19 is a time chart showing this state. In the figure, “W” is a drive cycle for writing, “S” is a drive cycle for only sustain discharge,
“S” is a drive cycle of only the sustain discharge of the previous frame (field).

【００１２】また、図２０は、図１５に示す従来のＰＤ
Ｐを駆動する従来の方法の第２の例を示す波形図であ
り、いわゆる従来の「アドレス／維持放電分離型・自己
消去アドレス方式」における１フレーム期間を示してい
る。この例では、１フレームは、全面書込み期間、アド
レス期間および維持放電期間に区分されているが、全面
書込み期間においては、まず、Ｙ電極３₁〜３₁₀₀₀がＧ
ＮＤレベルとされ、Ｘ電極２に電圧Ｖｗからなる書込み
パルス２４が印加され、全表示ラインの全セルで放電が
行われる。続いて、Ｙ電極３₁〜３₁₀₀₀の電位が電圧Ｖ
ｓに戻されると共に、Ｘ電極２に維持放電パルス２５が
印加され、全セルで維持放電が行われる。FIG. 20 shows a conventional PD shown in FIG.
FIG. 9 is a waveform chart showing a second example of the conventional method for driving P, and shows one frame period in a so-called conventional “address / sustain discharge separation type / self-erasing address method”. In this example, one frame is divided into a full address period, an address period, and a sustain discharge period. In the full address period, first, the Y electrodes 3 _{1 to} 3 ₁₀₀₀ are set to the G level.
The address is set to the ND level, an address pulse 24 consisting of the voltage Vw is applied to the X electrode 2, and discharge is performed in all cells of all display lines. Subsequently, the potential of the Y electrode 3 ₁ to 3 ₁₀₀₀ a voltage V
At the same time, the sustain discharge pulse 25 is applied to the X electrode 2, and the sustain discharge is performed in all the cells.

【００１３】次に、アドレス期間になると、表示ライン
７₁から順に書込みが行われるが、これは次のようにし
て行われる。まず、Ｙ電極３₁にＧＮＤレベルのアドレ
スパルス２６₁が印加されると共に、アドレス電極４₁
〜４_M中、維持放電を行わせないセル、すなわち、点灯
させないセルに対応するアドレス電極に電圧Ｖａのアド
レスパルス２７が選択的に印加され、点灯させないセル
の自己消去放電が行われる。これにより、表示ライン７
₁の書込みが終了する。[0013] Then, at the address period, although writing in the order is carried out from the display line 7 _1, this is done in the following manner. First, the Y electrode 3 ₁ together with the address pulses 26 ₁ of the GND level is applied, the address electrodes 4 ₁
During 〜4 _M , the address pulse 27 of the voltage Va is selectively applied to the address electrode corresponding to the cell that does not perform the sustain discharge, that is, the cell that does not emit light, and the self-erasing discharge of the cell that does not emit light is performed. Thereby, the display line 7
Writing of ₁ ends.

【００１４】以下、表示ライン７₂〜７₁₀₀₀について
も、順に同様の動作が行われ、全表示ライン７₁〜７
₁₀₀₀において新データの書込みが行われる。なお、２６
₂，２６₃，……，２６₁₀₀₀は、Ｙ電極３₂，３₃，…
…，３₁₀₀₀に順に印加されるアドレスパルスである。そ
の後、維持放電期間になると、Ｙ電極３₁〜３₁₀₀₀と、
Ｘ電極２とに交互に維持放電パルス２８，２９が印加さ
れて維持放電が行われ、１フレームの画像表示が行われ
る。なお、かかる「アドレス／維持放電分離型・自己消
去アドレス方式」においては、この維持放電期間の長短
により輝度が決定される。Hereinafter, the same operation is sequentially performed on the display lines 7 _{2 to} 7 ₁₀₀₀ , and all the display lines 7 _{1 to} 7 ₁₀₀₀ are displayed.
_{At 1000} , new data is written. In addition, 26
_2, 26 _3, ..., 26 _1000, Y electrodes 3 _2, 3 _3, ...
..., which is the address pulse applied to the 3 ₁₀₀₀ in the order. Thereafter, when a sustain discharge period, the Y electrode 3 ₁ to 3 _1000,
Sustain discharge pulses 28 and 29 are alternately applied to the X electrode 2 to perform sustain discharge, and one frame of image is displayed. In the “address / sustain discharge separation type / self-erasing address method”, the brightness is determined by the length of the sustain discharge period.

【００１５】そこで、この「アドレス／維持放電分離型
・自己消去アドレス方式」は、スキャンラインが多い場
合やフルカラー表示のために多階調表示を行う場合に利
用されており、例えば、特開平４−１９５１８８号公報
に開示されている。さらに具体的には、多階調表示の一
例として１６階調表示を行う場合の駆動方法を図２１に
示すこととする。この例では、１フレームは、４個のサ
ブフレーム（サブフィールド）ＳＦ１，ＳＦ２，ＳＦ
３，ＳＦ４に区分される。Therefore, this "address / sustain discharge separation type / self-erasing address system" is used when there are many scan lines or when performing multi-gradation display for full-color display. -195188. More specifically, a driving method in the case of performing 16-level display as an example of multi-level display is shown in FIG. In this example, one frame includes four subframes (subfields) SF1, SF2, SF
3, SF4.

【００１６】そして、これらサブフレームＳＦ１，ＳＦ
２，ＳＦ３，ＳＦ４においては、全面書込み期間Ｔｗ
_{1 ,}Ｔｗ_{2 ,}Ｔｗ_{3 ,}Ｔｗ₄およびアドレス期間Ｔａ
_{1 ,}Ｔａ_{2 ,}Ｔａ_{3 ,}Ｔａ₄は、それぞれ、同一の長さ
とされ、維持放電（発光）期間Ｔｄ_{1 ,}Ｔｄ_{2 ,}Ｔｄ
_{3 ,}Ｔｄ₄は、１：２：４：８の長さとされる。したが
って、セルを点灯させるべきサブフレームを選択、組み
合わせることによって１６階調表示を行うことができ
る。Then, these sub-frames SF1, SF
2, SF3, SF4, the entire writing period Tw
_1, Tw _2, Tw _3, Tw ₄ and address period Ta
_1, Ta _2, Ta _{3, and} Ta ₄ have the same length, respectively, and sustain discharge (emission) periods Td _1, Td _{2, and} Td
_3, Td ₄ has a length of 1: 2: 4: 8. Therefore, by selecting and combining the subframes in which the cells should be lit, 16 gray scale display can be performed.

【００１７】また、図２２は、図１５に示す従来のＰＤ
Ｐを駆動する従来の方法の第３の例を示す波形図であ
り、いわゆる従来の「線順次駆動・選択書込みアドレス
方式」における１駆動サイクルを示している。この方法
では、まず、選択ラインのＹ電極に細幅消去パルス３０
が印加され、点灯していたセルの点灯が消去され、その
後、選択ラインのＹ電極にＧＮＤレベルのアドレスパル
ス（書込みパルス）３１が印加され、非選択ラインのＹ
電極の電位はＶｓレベルに保持され、点灯を行うべきセ
ルに対応するアドレス電極に電位Ｖａのアドレスパルス
（書込みパルス）３２が印加され、選択されたセルの放
電が行われる。なお、選択書き込みアドレス方式では、
Ｘ電極およびＹ電極に負電源（−Ｖｓ）を使用すること
が一般的である。よって、図２１中のＸおよびＹ電極の
電位をＧＮＤまたは−Ｖｓに設定することとする。FIG. 22 shows a conventional PD shown in FIG.
FIG. 9 is a waveform diagram showing a third example of a conventional method for driving P, and shows one driving cycle in a so-called conventional “line-sequential drive / selective write address method”. In this method, first, the narrow erase pulse 30 is applied to the Y electrode of the selected line.
Is applied, the lighting of the lit cell is erased, and then an address pulse (write pulse) 31 of the GND level is applied to the Y electrode of the selected line, and Y of the non-selected line is applied.
The potential of the electrode is kept at the Vs level, an address pulse (writing pulse) 32 of potential Va is applied to the address electrode corresponding to the cell to be turned on, and the selected cell is discharged. In the selective write address method,
It is common to use a negative power supply (-Vs) for the X and Y electrodes. Therefore, the potentials of the X and Y electrodes in FIG. 21 are set to GND or -Vs.

【００１８】次に、Ｘ電極と、選択されたＹ電極とに交
互に維持放電パルス３３，３４が印加され、これにより
維持放電を繰り返して、表示の書込みが行われる。な
お、３５は非選択ラインのＹ電極に印加される維持放電
パルスである。Next, sustain discharge pulses 33 and 34 are alternately applied to the X electrode and the selected Y electrode, whereby the sustain discharge is repeated to write the display. Reference numeral 35 denotes a sustain discharge pulse applied to the Y electrodes of the non-selected lines.

【００１９】[0019]

【発明が解決しようとする課題】ここで、異常放電につ
いて詳説する。本出願人は先に、Ｙ電極とＸ電極の配列
を工夫して、両電極間の寄生容量に起因する無効電力を
抑制するようにした「表示装置」（特願平４−３２３４
号平成４年１月１０日出願）を提案している。Here, the abnormal discharge will be described in detail. The present applicant has previously devised the arrangement of the Y electrode and the X electrode so as to suppress the reactive power caused by the parasitic capacitance between the two electrodes (Japanese Patent Application No. Hei 4-3234).
(Filed January 10, 1992).

【００２０】これは、図２３に示すように、アドレス電
極Ａ₁，Ａ₂，……，Ａ_Mと直交するＸ電極の間に、２
本のＹ電極（例えば、Ｙ₁とＹ₂、Ｙ₃とＹ₄，……，
Ｙ_N-1とＹ_N）を挟み込むようにしたもので、Ｘ−Ｙ−
Ｙ−Ｘ配列としたものである。これによれば、一般的な
Ｘ，Ｙ電極配列（Ｘ−Ｙ−Ｘ−Ｙ配列）に比べてＸ電極
とＹ電極の対向距離を半減でき、寄生容量を抑制して無
効電力を少なくすることができるが、駆動方法によって
は、以下に述べるような不都合を生じることがある。[0020] This is because, as shown in FIG. 23, the address electrodes A _1, A _2, ......, between X electrodes orthogonal to A _M, 2
Y electrodes (for example, Y ₁ and Y ₂ , Y ₃ and Y ₄ ,...,
Y _N-1 and Y _N ) are sandwiched, and XY-
It is a Y-X arrangement. According to this, the facing distance between the X electrode and the Y electrode can be reduced by half as compared with a general X, Y electrode arrangement (XYYXY arrangement), and the parasitic capacitance can be suppressed to reduce the reactive power. However, depending on the driving method, the following inconvenience may occur.

【００２１】図２４において、破線で囲んだ範囲は、Ｘ
−Ｙ−Ｙ−Ｘ配列の１単位に含まれる２つの放電セルの
断面を模式的に表したものである。今、同図の（ａ）に
示すように、アドレス電極にＧＮＤ（０Ｖ）を、また、
Ｘ−Ｙ−Ｙ−Ｘ電極にＶｓを与えた後で、同図の（ｂ）
に示すように、アドレス電極にＶａを、また、選択ライ
ンのＹ電極（Ｙ₁）にＧＮＤ（選択パルス）を与える
と、Ｙ₁のセル内で放電が発生して正の壁電荷が形成さ
れる。この状態で、図２５の（ａ）に示すように、隣の
Ｙ電極（Ｙ₂）にＧＮＤ（選択パルス）を与えると、同
図の（ｂ）に示すように、既に書込み放電を行って壁電
荷を形成したＹ電極（Ｙ₁）のセルとＹ電極（Ｙ₂）の
セル間で異常放電が発生し、その結果、Ｙ電極（Ｙ₁）
のセルに負の壁電荷が過剰に蓄積されて、以降の維持放
電が行えなくなるといった不都合を生じる。なお、以上
の説明は書込みアドレス型ＰＤＰの場合であるが、消去
アドレス型ＰＤＰの場合でも同様である。In FIG. 24, the range surrounded by the broken line is X
FIG. 4 schematically illustrates a cross section of two discharge cells included in one unit of a -YYX array. Now, as shown in FIG. 3A, GND (0 V) is applied to the address electrode,
After applying Vs to the XYYX electrode, FIG.
As shown in ( ₁ ), when Va is applied to the address electrode and GND (selection pulse) is applied to the Y electrode (Y ₁ ) of the selected line, a discharge occurs in the cell of Y ₁ and positive wall charges are formed. You. In this state, when a GND (selection pulse) is given to the adjacent Y electrode (Y ₂ ) as shown in FIG. 25A, the address discharge has already been performed as shown in FIG. An abnormal discharge occurs between the cell of the Y electrode (Y ₁ ) and the cell of the Y electrode (Y ₂ ) on which the wall charge is formed, and as a result, the Y electrode (Y ₁ )
In this case, the negative wall charges are excessively accumulated in the cells, and the subsequent sustain discharge cannot be performed. The above description is for a write address type PDP, but the same applies to an erase address type PDP.

【００２２】すなわち、図２６の（ａ）に示すように、
アドレス電極とＸ電極にＧＮＤを与え、また、Ｙ電極に
Ｖｓを与えた後で、同図の（ｂ）に示すように、アドレ
ス電極にＶａを、また、選択ラインのＹ電極（Ｙ₁）に
ＧＮＤ（選択パルス）を与えると、Ｙ電極（Ｙ₁）のセ
ル内で放電が発生して正の壁電荷が形成される。この状
態で、図２７の（ａ）に示すように、隣のＹ電極
（Ｙ₂）にＧＮＤ（選択パルス）を与えると、同図の
（ｂ）に示すように、既に書込み放電を行って壁電荷を
形成したＹ電極（Ｙ₁）のセルとＹ電極（Ｙ₂）のセル
間で異常放電が発生する。この結果、Ｙ電極（Ｙ₁）の
セルは維持放電が可能な状態となるが、Ｙ電極（Ｙ₂）
のセルは維持放電が不可能な状態（消去状態）となって
しまう。That is, as shown in FIG.
After GND is applied to the address electrode and the X electrode, and Vs is applied to the Y electrode, as shown in FIG. 3B, Va is applied to the address electrode, and the Y electrode (Y ₁ ) of the selection line is applied. , A discharge is generated in the cell of the Y electrode (Y ₁ ) to form a positive wall charge. In this state, when a GND (selection pulse) is applied to the adjacent Y electrode (Y ₂ ) as shown in FIG. 27A, the address discharge has already been performed as shown in FIG. An abnormal discharge occurs between the cell of the Y electrode (Y ₁ ) and the cell of the Y electrode (Y ₂ ) on which the wall charges are formed. As a result, the cell of the Y electrode (Y ₁ ) is in a state where the sustain discharge is possible, but the Y electrode (Y ₂ )
Cell is in a state where sustain discharge is impossible (erased state).

【００２３】以上はＸ−Ｙ−Ｙ−Ｘ配列を例にとった問
題点の説明であるが、図１５に示すような一般的なＸ−
Ｙ−Ｘ−Ｙ配列の場合も類似の問題点が存在する。すな
わち、Ｙ電極の非選択電位が高い場合（１８０Ｖ程
度）、このように高いアドレス電圧の印加等により、ア
ドレス放電の規模が大きくなり、大量の空間電荷が発生
した場合、ある１本のＹ電極上のセルで壁電荷として蓄
積され、さらに、高いポテンシャルにある次のＹ電極上
に電子が移動し、電位を低下させ、次のＹ電極上のセル
のアドレス放電時の印加電圧を拡大する方向に作用す
る。よって、次のＹ電極を選択した際のアドレス放電は
大規模となり、大量の壁電荷が蓄積される。次に、アド
レス期間が終了し、Ｘ電極とＹ電極との電位差が０Ｖと
なるタイミングにおいて、壁電荷のみの電圧で再放電を
開始すると、この再放電開始が自己消去放電となり、以
降の維持放電が実行できなくなることがある。また、初
めの維持放電にてアドレス電極とＹ電極の放電が、Ｘ電
極とＹ電極間の放電を開始する前に実行され、正常な維
持放電に移行できなくなる場合がある。The above is a description of the problem taking the XYYX array as an example. A general X-YX array as shown in FIG.
Similar problems exist with the Y-X-Y arrangement. That is, when the non-selection potential of the Y electrode is high (about 180 V), the magnitude of the address discharge increases due to the application of such a high address voltage, and a large amount of space charge is generated. A direction in which electrons are accumulated as wall charges in the upper cell, and then move to the next Y electrode at a higher potential, thereby lowering the potential and increasing the applied voltage during the address discharge of the cell on the next Y electrode. Act on. Therefore, the address discharge when the next Y electrode is selected becomes large-scale, and a large amount of wall charges are accumulated. Next, at the timing when the address period ends and the potential difference between the X electrode and the Y electrode becomes 0 V, re-discharge is started with only the voltage of the wall charges. May not be able to be executed. Further, in the first sustain discharge, the discharge of the address electrode and the Y electrode is performed before the discharge between the X electrode and the Y electrode is started, and it may not be possible to shift to a normal sustain discharge.

【００２４】本発明は、上記のような書込みミスを回避
し、良好な画像表示を行うことが可能な新規の３電極・
面放電型のＡＣ型ＰＤＰを利用した表示パネルの駆動方
法および装置を提供することを目的とするものである。The present invention provides a novel three-electrode electrode capable of avoiding the above-described writing errors and performing good image display.
An object of the present invention is to provide a method and an apparatus for driving a display panel using a surface discharge type AC PDP.

【００２５】[0025]

【課題を解決するための手段】上記問題点を解決するた
めに、本発明の表示パネルの駆動方法は、第１の基板に
第１の電極（例えば、Ｘ電極）および第２の電極（例え
ば、Ｙ電極）を表示ラインごとに平行に配置すると共
に、上記第１の基板と対向する第２の基板に第３の電極
を上記第１および第２の電極と交差するように配置し、
かつ、上記第２の電極と上記第３の電極（例えば、アド
レス電極）により選択された少なくとも１つの表示ライ
ンのセルに対し表示データの書込みを実行する書込み放
電ならびにこの書込み放電を維持するための維持放電に
よるメモリ機能を利用した発光表示を繰り返し行う交流
型のプラズマ・ディスプレイ・パネル（ＡＣ型ＰＤＰ）
からなる表示パネルにおいて、上記書込み放電時におけ
る非選択表示ラインの第２の電極と選択表示ラインの第
２の電極との電位差を、上記維持放電を行わせる維持放
電パルスの最大電圧と最小電圧の電位差よりも低くして
いる。好ましくは、本発明の駆動方法において、上記書
込み放電時における非選択表示ラインの第２の電極と選
択表示ラインの第２の電極との電位差を、上記書込み放
電時に前記第３の電極から供給されるアドレス電圧の最
大電圧と最小電圧の電位差と同等としている。 In order to solve the above-mentioned problems, a method of driving a display panel according to the present invention comprises a first electrode (for example, an X electrode) and a second electrode (for example, an X electrode) provided on a first substrate. , Y electrodes) are arranged in parallel for each display line, and a third electrode is arranged on a second substrate facing the first substrate so as to intersect the first and second electrodes,
Further, an address discharge for executing writing of display data to a cell of at least one display line selected by the second electrode and the third electrode (for example, an address electrode), and for maintaining the address discharge AC-type plasma display panel (AC-type PDP) that repeatedly performs light-emitting display using a memory function by sustain discharge
In the display panel of, put at the writing discharge
The second electrode of the non-selected display line and the second electrode of the selected display line
The potential difference between the electrode and the second electrode is changed to the sustain discharge
The potential difference between the maximum voltage and the minimum voltage of the electric pulse is set lower . Preferably, in the driving method of the present invention,
And the second electrode of the non-selected display line during
The potential difference between the second display line and the second electrode
When the address voltage supplied from the third electrode is
It is assumed that the potential difference between the large voltage and the minimum voltage is equivalent.

【００２６】また一方で、本発明の表示パネルの駆動装
置は、第１の基板に第１および第２の電極を表示ライン
ごとに平行に配置すると共に、上記第１の基板と対向す
る第２の基板に第３の電極を上記第１および第２の電極
と交差するように配置し、かつ、上記第２の電極と上記
第３の電極により選択された少なくとも１つの表示ライ
ンのセルに対し表示データの書込みを実行する書込み放
電ならびにこの書込み放電を維持するための維持放電に
よるメモリ機能を利用した発光表示を繰り返し行う交流
型のプラズマ・ディスプレイ・パネルからなる表示パネ
ルにおいて、各々の上記第２の電極に対応して設けられ
る複数の選択回路と、これらの複数の選択回路に対して
共通に設けられ、上記第２の電極に対し上記維持放電を
行うための維持放電パルスを上記選択回路に供給する共
通のドライバ回路とを備え、上記書込み放電時における
非選択表示ラインの第２の電極に印加する電圧は、上記
非選択表示ラインの第２の電極に対応する選択回路を経
由して供給され、上記書込み放電時における選択表示ラ
インの第２の電極に印加する電圧は、上記共通のドライ
バ回路と上記選択表示ラインの第２の電極に対応する選
択回路とを経由して供給され、上記書込み放電時におけ
る非選択表示ラインの第２の電極と選択表示ラインの第
２の電極との電位差を、上記維持放電を行わせる維持放
電パルスの最大電圧と最小電圧の電位差よりも低くして
いる。好ましくは、本発明の駆動装置において、上記書
込み放電時における非選択表示ラインの第２の電極と選
択表示ラインの第２の電極との電位差を、上記書込み放
電時に前記第３の電極から供給されるアドレス電圧の最
大電圧と最小電圧の電位差と同等としている。On the other hand, in the display panel driving device of the present invention, the first and second electrodes are arranged in parallel on the first substrate for each display line, and the second electrode facing the first substrate is disposed on the first substrate. A third electrode is disposed on the substrate so as to intersect the first and second electrodes, and a cell of at least one display line selected by the second electrode and the third electrode is disposed. In a display panel including an AC-type plasma display panel which repeatedly performs a light emission display using a memory function by a sustain discharge for sustaining the write discharge and a sustain discharge for maintaining the write discharge, provided corresponding to the electrode
A plurality of selection circuits, and a common driver circuit which is provided in common to the plurality of selection circuits and supplies a sustain discharge pulse for performing the sustain discharge to the second electrode to the selection circuit. At the time of the address discharge.
The voltage applied to the second electrode of the non-selected display line is as described above.
Through a selection circuit corresponding to the second electrode of the non-selected display line.
Selected display line during the above address discharge.
The voltage applied to the second electrode of the
And the selection circuit corresponding to the second electrode of the selection display line.
The potential difference between the second electrode of the non-selected display line and the second electrode of the selected display line at the time of the address discharge is supplied to the maximum voltage of a sustain discharge pulse for performing the sustain discharge. to be lower than the potential difference between the minimum voltage and
I have. Preferably, in the driving device of the present invention, the potential difference between the second electrode of the non-selected display line and the second electrode of the selected display line during the address discharge is supplied from the third electrode during the address discharge. And the potential difference between the maximum voltage and the minimum voltage of the address voltages.

【００２７】さらに、好ましくは、本発明の駆動装置で
は、上記選択回路および上記ドライバ回路が、それぞ
れ、プッシュプル形に接続される一対のスイッチング素
子を備える。Still preferably, in a driving device according to the present invention, the selection circuit and the driver circuit each include a pair of switching elements connected in a push-pull type.

【００２８】さらに、好ましくは、本発明の駆動装置で
は、上記ドライバ回路が、上記選択回路における上記プ
ッシュプル形の一対のスイッチング素子の一方に接続さ
れる。Still preferably, in a driving device according to the present invention, the driver circuit is connected to one of the pair of push-pull switching elements in the selection circuit.

【００２９】さらに、好ましくは、本発明の駆動装置で
は、上記選択回路における上記プッシュプル形の一対の
スイッチング素子の他方には第１のダイオードが接続さ
れ、非選択表示ラインの第２の電極に印加する電圧は、
上記第１のダイオードを経由して供給される。Still preferably, in a driving device according to the present invention, a first diode is connected to the other of the pair of push-pull switching elements in the selection circuit, and a second electrode of a non-selected display line is connected to a second electrode. The applied voltage is
It is supplied via the first diode.

【００３０】さらに、好ましくは、本発明の駆動装置で
は、上記選択回路が、上記プッシュプル形の一対のスイ
ッチング素子の一方に並列に接続される第２のダイオー
ドを含み、上記の選択された表示ラインの第２の電極に
印加する維持放電パルスの最大電圧は、上記第２のダイ
オードを経由して供給される。Further, preferably, in the driving device of the present invention, the selection circuit includes a second diode connected in parallel to one of the pair of push-pull switching elements, and The maximum voltage of the sustain pulse applied to the second electrode of the line is supplied via the second diode.

【００３１】本発明の駆動装置等に適用され得る駆動回
路は、第１のプッシュプル形の一対のスイッチング素子
を含む選択回路と、第２のプッシュプル形の一対のスイ
ッチング素子を含み、上記第１のプッシュプル形の一対
のスイッチング素子の一方に接続されて、維持放電パル
スを上記選択回路に供給するドライバ回路と、上記第１
の第１のプッシュプル形の一対のスイッチング素子の他
方に接続され、非選択電圧を上記選択回路に供給する第
１のダイオードとを備える。 A drive circuit applicable to the drive device and the like of the present invention.
The path includes a selection circuit including a first pair of push-pull switching elements and a second pair of push-pull switching elements, and is connected to one of the first pair of push-pull switching elements. A driver circuit for supplying a sustain discharge pulse to the selection circuit;
And a first diode connected to the other of the pair of first push-pull switching elements and supplying a non-selection voltage to the selection circuit.

【００３２】好ましくは、本発明の駆動装置等に適用さ
れ得る駆動回路では、上記選択回路が、上記第１のプッ
シュプル形の一対のスイッチング素子の一方に並列に接
続される第２のダイオードを含み、上記維持放電パルス
の最大電圧は、上記第２のダイオードを経由して供給さ
れる。Preferably, in a drive circuit applicable to the drive device of the present invention, the selection circuit includes a second diode connected in parallel to one of the first push-pull type switching elements. Including the above sustain discharge pulse
Maximum voltage is supplied via the second diode.

【００３３】[0033]

【作用】上記の非選択電位を低くする効果としては、次
のようなことがいえる。ａ）非選択電位と選択電位との電位差は、基本的には、
セルの書込み放電開始電圧のばらつきをカバーする振幅
をもっていればよい。振幅が小さくてよいということ
は、選択から非選択あるいは、非選択から選択に電極の
電位を変化させる際に発生する電極間容量に対する充放
電電流を低く抑えることが可能となる。つまり、消費電
力の低減が図れる。The effects of lowering the non-selection potential are as follows. a) The potential difference between the non-selection potential and the selection potential is basically
It is sufficient that the amplitude has an amplitude that covers the variation of the address discharge start voltage of the cell. The fact that the amplitude may be small means that the charging / discharging current for the inter-electrode capacitance generated when the potential of the electrode is changed from selection to non-selection or from non-selection to selection can be suppressed. That is, power consumption can be reduced.

【００３４】ｂ）さらに、本発明の第１および第２のド
ライバ回路（すなわち、Ｙ電極を駆動するためのドライ
バ回路であり、それぞれ、ＹスキャンドライバおよびＹ
ドライバとよばれる）の構成のように、第１のドライバ
回路（例えば、Ｙスキャンドライバ）を構成するＬＳＩ
のアース電位（ＧＮＤ）を維持放電パルスの上に乗せて
使用する形態（通称：フローティング方式とよばれる）
において、ＬＳＩに必要とされる電圧は、ＬＳＩの両端
（電源側とＧＮＤ側）に印加される選択電圧と非選択電
圧の電位差を満足する値であればよい。よって、選択と
非選択の電位差が小さいということは、ＬＳＩの耐圧を
低くすることができるため、安価なＬＳＩを実現すこと
ができる。B) Further, the first and second driver circuits of the present invention (that is, driver circuits for driving the Y electrodes, respectively, a Y scan driver and a Y scan driver)
LSI that constitutes a first driver circuit (for example, a Y-scan driver) as in the configuration of
Form in which the ground potential (GND) of the battery is applied on the sustain discharge pulse (commonly called a floating method)
In the above, the voltage required for the LSI may be a value that satisfies the potential difference between the selection voltage and the non-selection voltage applied to both ends (the power supply side and the GND side) of the LSI. Therefore, a small potential difference between selection and non-selection means that the withstand voltage of the LSI can be reduced, so that an inexpensive LSI can be realized.

【００３５】ｃ）かかるＸ−Ｙ−Ｙ−Ｘ配列における異
常放電は、非選択ラインのＹ電極に印加する電圧を低電
位、例えば、維持放電パルスの電位よりも低くするか若
しくはアドレス電圧と同等とすることにより回避でき
る。隣接Ｙ電極間の放電空間に加えられる実効電圧を放
電開始電圧以下に抑えることができるからである。C) In the abnormal discharge in the XYYX arrangement, the voltage applied to the Y electrode of the non-selected line is set to a low potential, for example, lower than the potential of the sustain discharge pulse or equal to the address voltage. Can be avoided. This is because the effective voltage applied to the discharge space between the adjacent Y electrodes can be suppressed to the discharge starting voltage or less.

【００３６】ｄ）Ｘ−Ｙ−Ｘ−Ｙ配列における問題点
も、Ｘ−Ｙ−Ｙ−Ｘ配列と同じ方法で解決できる。すな
わち、次のＹ電極の非選択電位を低くし、電子（負の空
間電荷）が飛来することを防ぐことが効果的である。D) Problems in the XYXY arrangement can also be solved in the same way as in the XYXY arrangement. In other words, it is effective to lower the non-selection potential of the next Y electrode and prevent electrons (negative space charges) from flying.

【００３７】以上のように、非選択のＹ電極をある適正
な値にすることは、電力や回路コストの面以外に、ミス
アドレスを防止するという重要な効果がある。特に、障
壁が垂直方向にのみ形成した表示パネルにおいては、絶
大な効果を発揮する。さらに、高微細化を行い、Ｘ電極
とＹ電極のピッチが細かくなる場合も有効である。As described above, setting the non-selected Y electrodes to a certain appropriate value has an important effect of preventing misaddressing in addition to power and circuit cost. In particular, in a display panel in which a barrier is formed only in the vertical direction, a great effect is exhibited. Further, it is also effective when the fineness is increased and the pitch between the X electrode and the Y electrode is reduced.

【００３８】[0038]

【実施例】以下、図５〜図２２を参照しながら、本発明
の駆動方法を実現する回路構成、特に、Ｙ電極の非選択
電位を低くする回路構成を含む実施例を説明することと
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an embodiment including a circuit configuration for realizing the driving method of the present invention, particularly a circuit configuration for lowering the non-selection potential of the Y electrode will be described with reference to FIGS. .

【００３９】図５〜図２２は、本発明の一実施例を示す
図である。この実施例は、維持放電電極をＸ−Ｙ−Ｙ−
Ｘ電極配列とする３電極・面放電ＡＣ型ＰＤＰ（すなわ
ち図２３の構成）への適用例であり、かつ、その駆動方
法は、全面点灯、全面消去、さらに書込みアドレスを適
用し、アドレス期間と維持放電期間を分離する駆動シー
ケンスへの適用例である。なお、本実施例の駆動方式
は、維持放電電極をＸ−Ｙ−Ｘ−Ｙ電極配列とする３電
極・面放電ＡＣ型ＰＤＰに対しても適用可能である。FIGS. 5 to 22 show an embodiment of the present invention. In this embodiment, the sustain discharge electrode is XYY-
This is an example of application to a three-electrode, surface-discharge AC PDP having an X-electrode array (that is, the configuration shown in FIG. 23). This is an example of application to a drive sequence for separating a sustain discharge period. The driving method according to the present embodiment is also applicable to a three-electrode, surface-discharge AC-type PDP in which the sustain discharge electrodes are arranged in an XYXY electrode array.

【００４０】図５は本実施例の波形図であり、「書込み
アドレス方式」における１駆動サイクルを示している。
１フレームは、全面書込み消去期間と、アドレス期間
と、維持放電期間とに区分されている。全面書込み消去
期間は、前フレームにおいて、点灯している放電セル
と、点灯していない放電セルとがある場合を考慮し、全
放電セルの状態の均一化、すなわち、全放電セルに壁電
荷が残存していない状態を作り出すための期間、又は、
全放電セルに壁電荷が残存していてもその残存状態を全
放電セルにわたって均一化するための期間である。FIG. 5 is a waveform diagram of this embodiment, showing one driving cycle in the "write address system".
One frame is divided into a full write / erase period, an address period, and a sustain discharge period. In the entire write / erase period, in consideration of the case where there are lit discharge cells and unlit discharge cells in the previous frame, the state of all discharge cells is made uniform, that is, wall charges are applied to all discharge cells. A period to create a state that does not survive, or
This is a period for making the remaining state uniform over all the discharge cells even if the wall charges remain in all the discharge cells.

【００４１】ここで、本実施例の表示パネル駆動の特徴
をよりわかりやすくするために、図１の駆動モデルによ
り本発明の動作原理を説明する。なお、ここでは、ＡＣ
型ＰＤＰを代表例として説明することとする。また、比
較のために、従来の２電極型ＰＤＰの駆動モデルと駆動
波形を図２に示し、従来の３電極・自己消去アドレス型
ＰＤＰの駆動モデルと駆動波形を図３に示し、従来の３
電極・選択書込みアドレス型ＰＤＰの駆動モデルと駆動
波形を図４に示す。Here, in order to make the characteristics of the display panel drive of the present embodiment easier to understand, the operation principle of the present invention will be described with reference to the drive model of FIG. Note that here, AC
A type PDP will be described as a representative example. For comparison, a driving model and a driving waveform of a conventional two-electrode PDP are shown in FIG. 2, and a driving model and a driving waveform of a conventional three-electrode self-erasing address PDP are shown in FIG.
FIG. 4 shows a drive model and a drive waveform of the electrode / selective write address type PDP.

【００４２】図１においては、第１の基板（図１では省
略）に第１の電極（図１ではＸ電極２）および第２の電
極（図１ではＹ電極３_k）を表示ラインごとに平行に配
置すると共に、第１の基板と対向する第２の基板（図１
では省略）に第３の電極（図１ではアドレス電極４_k）
を第１および第２の電極と直交するように配置してい
る。さらに、上記第１および第２の電極と上記第３の電
極との間に形成される各セルの放電空間で、メモリ機能
を利用した書込み放電による発光表示が行われる。さら
に、この書込み放電により放電空間に発生する電荷を壁
電荷として電極側に蓄積するために、この放電空間から
アドレス電極４_kを隔離するための絶縁層（図１では、
蛍光体１２または誘電体層）が設けられ、かつ、上記放
電空間からＸ電極２およびＹ電極３_kを隔離するための
絶縁層（図１では、保護膜１１または誘電体層）が設け
られている。In FIG. 1, a first electrode (X electrode 2 in FIG. 1) and a second electrode (Y electrode 3 _{k in} FIG. 1) are provided on a first substrate (omitted in FIG. 1) for each display line. A second substrate (FIG. 1) is disposed in parallel and faces the first substrate.
Are omitted) and the third electrode (address electrode 4 _{k in} FIG. 1).
Are arranged so as to be orthogonal to the first and second electrodes. Further, in a discharge space of each cell formed between the first and second electrodes and the third electrode, light-emitting display is performed by an address discharge utilizing a memory function. Further, in order to accumulate the charges generated in the discharge space by the address discharge as wall charges on the electrode side, an insulating layer for isolating the address electrode 4 _k from the discharge space (in FIG. 1,
A phosphor 12 or a dielectric layer) and an insulating layer (the protective film 11 or the dielectric layer in FIG. 1) for isolating the X electrode 2 and the Y electrode 3 _k from the discharge space. I have.

【００４３】ここで、Ｙ電極３_kおよびアドレス電極４
_kによりセルを選択して書込み放電を行う場合、まず第
１段階として、電圧Ｖｗからなる書込みパルスをＸ電極
２に印加してアース電位（ＧＮＤ電位に相当する：０
Ｖ）のＹ電極３_kとの間で書込み放電を行わせる。すな
わち、選択された表示ラインの全セルに対し全セル書込
み放電が実行され、アドレス電極４_K側に正電荷（イオ
ン）が蓄積される。第２段階として、電圧Ｖｓ（Ｖｓ＜
Ｖｗ）からなる維持放電パルスをＹ電極３_kに印加し、
選択された表示ラインの全セルに対し全セル維持放電を
行わせる。第３段階として、電圧Ｖｓ（またはＶｓ以
下）からなる消去パルスをＸ電極２に印加し、選択され
た表示ラインの全セルに対し全セル消去放電を行わせ
る。すなわち、維持放電パルスを印加しても放電が起こ
らない程度の電位差になるまで維持放電電極側（Ｙ電極
側およびＸ電極側の放電面）の壁電荷を減少させる。こ
の段階で、Ｙ電極側に負の壁電荷（電子）を残すことが
できれば、次段階の選択書込み放電に有効に作用する。
第４段階として、アドレス電極側の壁電荷を利用して電
圧Ｖａからなるアドレスパルスをアドレス電極４_kに印
加し、セルの選択書込み放電（アドレス放電）を行う。Here, the Y electrode 3 _k and the address electrode 4
_{When a} cell is selected by _k to perform address discharge, first, as a first step, an address pulse consisting of a voltage Vw is applied to the X electrode 2 to apply a ground potential (corresponding to a GND potential: 0).
Causing the address discharge between the Y electrode 3 _k of V). That is, all-cell write discharge is performed on all cells of the selected display line, and positive charges (ions) are accumulated on the address electrode _4K side. As a second stage, the voltage Vs (Vs <
Vw) is applied to the Y electrode 3 _k ,
The all-cell sustain discharge is performed on all the cells of the selected display line. As a third step, an erasing pulse consisting of the voltage Vs (or less than Vs) is applied to the X electrode 2 to cause all cells in the selected display line to perform all-cell erasing discharge. That is, the wall charges on the sustain discharge electrode side (the discharge surfaces on the Y electrode side and the X electrode side) are reduced until the potential difference is such that no discharge occurs even when the sustain discharge pulse is applied. At this stage, if a negative wall charge (electrons) can be left on the Y electrode side, it will effectively act on the next-stage selective write discharge.
As a fourth step, applying an address pulse having a voltage Va by utilizing the wall charges of the address electrode side to the address electrodes 4 _k, performs selective writing discharge cell (address discharge).

【００４４】すなわち、本実施例では、選択書込み放電
が行われる前までに、選択書込み放電に有効に作用する
壁電荷を、アドレス電極側（蛍光体１２または誘電体
層）に蓄積するようにしている。また、選択書込み放電
に関与する維持放電電極側にも、アドレス電極側と逆極
性の電荷を蓄積させれば、選択書込み放電に対しさらに
有効となる。この壁電荷蓄積動作を実現するための手段
として、上記の全セル書込み放電および全セル消去放電
の２つのステップが少なくとも必要となる。That is, in this embodiment, before the selective address discharge is performed, wall charges effectively acting on the selective address discharge are accumulated on the address electrode side (phosphor 12 or dielectric layer). I have. Further, if charges having a polarity opposite to that of the address electrode side are accumulated also on the sustain discharge electrode side involved in the selective address discharge, it is more effective for the selective address discharge. As means for realizing the wall charge accumulation operation, at least two steps of the above-described all-cell write discharge and all-cell erase discharge are required.

【００４５】これに対し、図２に示す従来の２電極型Ｐ
ＤＰ（例えば、ネオンオレンジのモノクロＰＤＰ）の駆
動方法においては、まず第１段階として、全セル書込み
放電を行わせ、次に第２段階として、全セル維持放電を
行わせる。さらに、第３段階として、選択セルに対し細
幅消去パルスを印加して選択消去放電を行う。非選択セ
ル（点灯セル）は、Ｘ電極に電圧Ｖｓのキャンセルパル
スを挿入して消去放電を防止する。ここでは、第１段階
の点灯状態で発生する電子やイオンが、放電終了後も残
留空間電荷として比較的長時間残ることを利用してい
る。しかしながら、この場合は、選択消去放電（選択書
込み放電）を行う前に、壁電荷を蓄積する動作は一切な
されていない。On the other hand, the conventional two-electrode type P shown in FIG.
In a method of driving a DP (for example, a neon orange monochrome PDP), first, an all-cell write discharge is performed as a first step, and then, an all-cell sustain discharge is performed as a second step. Further, as a third step, a narrow erase pulse is applied to the selected cell to perform a selective erase discharge. Unselected cells (lighting cells) insert an cancel pulse of voltage Vs into the X electrode to prevent erasing discharge. Here, the fact that electrons and ions generated in the lighting state in the first stage remain for a relatively long time as residual space charges even after the end of discharge is used. However, in this case, no operation of accumulating wall charges is performed before performing the selective erase discharge (selective write discharge).

【００４６】さらに、図３に示す従来の３電極・自己消
去アドレス型ＰＤＰの駆動方法においては、まず第１段
階として、全セル書込み放電を行わせ、次に第２段階と
して、全セル維持放電を行わせる。さらに、第３段階と
して、Ｘ電極およびＹ電極間で維持放電を行わせると同
時に、アドレス電極およびＹ電極間で選択書込み放電を
行わせる。この選択書込み放電により大量の壁電荷が生
成される。さらに、第４段階として、Ｘ電極およびＹ電
極間の電位差を０にすると、壁電荷のみの電圧で放電を
開始する。この場合は、、Ｘ電極およびＹ電極間の電位
差がないので、放電により発生した空間電荷は、壁電荷
とならずに中和して消滅する。ここに選択消去放電（自
己消去放電）が完了する。ここでも、選択消去放電を行
う前に、壁電荷をアドレス電極側に蓄積する動作は一切
なされていない。Further, in the conventional method for driving a three-electrode self-erasing address type PDP shown in FIG. 3, first, all-cell write discharge is performed as a first step, and then, all-cell sustain discharge is performed as a second step. Is performed. Further, as a third step, the sustain discharge is performed between the X electrode and the Y electrode, and at the same time, the selective address discharge is performed between the address electrode and the Y electrode. This selective address discharge generates a large amount of wall charges. Further, as a fourth step, when the potential difference between the X electrode and the Y electrode is set to 0, the discharge is started with only the voltage of the wall charges. In this case, since there is no potential difference between the X electrode and the Y electrode, space charges generated by the discharge are neutralized and disappear without becoming wall charges. Here, the selective erasing discharge (self-erasing discharge) is completed. Also in this case, there is no operation of accumulating wall charges on the address electrode side before performing the selective erase discharge.

【００４７】さらに、図４に示す従来の３電極・選択書
込みアドレス型ＰＤＰの駆動方法においては、まず第１
段階として、選択された表示ラインの全セルに対し全セ
ル消去放電を行わせ、壁電荷を確実に消去させる。次
に、第２段階として、アドレス電極側にアドレスパルス
を印加し、セルの選択書込み放電（アドレス放電）を行
う。ここでも、選択書込み放電を行う前に、壁電荷をア
ドレス電極側に蓄積する動作は一切なされていない。Further, in the conventional method of driving a three-electrode, selective write address type PDP shown in FIG.
As a step, all cells in the selected display line are subjected to an all-cell erasing discharge to surely erase wall charges. Next, as a second stage, an address pulse is applied to the address electrode side to perform selective write discharge (address discharge) of the cell. Also in this case, there is no operation of accumulating wall charges on the address electrode side before performing the selective address discharge.

【００４８】このように、比較のために例示された図１
〜図４のいずれの従来技術においても、全セル書込み放
電および全セル消去放電を行わせることによって選択書
込み放電に有効な電荷を前もって蓄積するという本実施
例の方法は利用されていない。これに対し、表示データ
の書込みを行う前に、選択された１つの表示ラインの全
セルに対する書込みを行った後、選択された１つの表示
ラインの全セルで消去放電を行わせるようにした場合、
選択された１つの表示ラインの全セルの状態の均一化を
図ることができ、線順次駆動方法において、書込みミス
を回避することができる。Thus, FIG. 1 exemplarily shown for comparison.
4 does not utilize the method of this embodiment in which an effective charge for selective write discharge is stored in advance by performing an all-cell write discharge and an all-cell erase discharge. On the other hand, when writing is performed to all cells of one selected display line before writing of display data, and then erasing discharge is performed in all cells of one selected display line. ,
The state of all the cells in one selected display line can be made uniform, and a writing error can be avoided in the line sequential driving method.

【００４９】再び図５に戻ると、ここに、全面書込み消
去期間においては、まず、Ｙ電極Ｙ₁〜Ｙ_NがＧＮＤレ
ベルとされ、Ｘ電極に電圧Ｖｗからなる書込みパルス９
０が印加され、全セルの放電が行われる。続いて、Ｙ電
極Ｙ₁〜Ｙ_Nの電位が電圧Ｖｓに戻されると共に、Ｘ電
極に維持放電パルス９１が印加され、維持放電が行われ
た後、Ｙ電極Ｙ₁〜Ｙ_Nに細幅消去パルス９２が印加さ
れ、消去放電が行われる。このようにして、全面書込み
消去が終了する。Returning to FIG. 5, here, in the entire write / erase period, first, the Y electrodes Y _{1 to} Y _N are set to the GND level, and the write pulse 9 consisting of the voltage Vw is applied to the X electrode.
0 is applied, and all cells are discharged. Subsequently, the potentials of the Y electrodes Y _{1 to} Y _N are returned to the voltage Vs, a sustain discharge pulse 91 is applied to the X electrodes, and after the sustain discharge is performed, narrow erasing is performed on the Y electrodes Y _{1 to} Y _N. A pulse 92 is applied, and an erase discharge is performed. In this manner, the entire-surface writing / erasing is completed.

【００５０】次に、アドレス期間になると、表示ライン
ごとに順に表示データの書込みが行われるが、これは次
のようにして行われる。まず、Ｙ電極Ｙ₁，Ｙ₂，…
…，Ｙ_NにＧＮＤレベルのアドレスパルス９３₁，９３
₂，……，９３_Nが順次に印加されると共に、アドレス
電極Ａ₁〜Ａ_M中、点灯させるべきセルに配されている
アドレス電極に電圧Ｖａのアドレスパルス９４が選択的
に印加され、点灯させるべきセルの放電が行われる。こ
れによって、各表示ラインに対する表示データの書込み
が終了する。そして、維持放電期間では、Ｙ電極Ｙ₁〜
Ｙ_Nと、Ｘ電極とに交互に維持放電パルス９５，９６が
印加されて維持放電が行われ、１フレームの画像表示が
行われる。Next, in the address period, display data is sequentially written for each display line. This is performed as follows. First, the Y electrodes Y ₁ , Y ₂ ,.
.., Y _N are applied to GND level address pulses 93 ₁ , 93
₂ ,..., 93 _N are sequentially applied, and the address pulse 94 of the voltage Va is selectively applied to the address electrodes arranged in the cells to be lit among the address electrodes A _{1 to} A _M , thereby turning on. The cell to be discharged is discharged. Thus, the writing of the display data to each display line is completed. In the sustain discharge period, the Y electrodes Y ₁ to Y ₁
Sustain discharge pulses 95 and 96 are alternately applied to Y _N and the X electrode to perform a sustain discharge, and one frame of image is displayed.

【００５１】ここで、本実施例では、アドレス期間にお
けるＹ電極Ｙ₁〜Ｙ_Nの印加電圧を、アドレスパルス９
３₁〜９３_Nの電位（ＧＮＤ）と、このＧＮＤと電圧Ｖ
ｓのほぼ中間電位Ｖｙ（好ましくはＶｙ＝Ｖａ）とに切
り換える。すなわち、選択ラインのＹ電極にはＧＮＤ電
位のアドレスパルスを与える一方、それ以外の非選択ラ
インのＹ電極には電圧Ｖｙを与える。Here, in this embodiment, the voltage applied to the Y electrodes Y _{1 to} Y _N during the address period is changed to the address pulse 9.
31 _{1 to} 93 _N potential (GND), and this GND and voltage V
s is switched to approximately the intermediate potential Vy (preferably Vy = Va). That is, the address pulse of the GND potential is applied to the Y electrode of the selected line, and the voltage Vy is applied to the Y electrodes of the other non-selected lines.

【００５２】図６は図５の駆動方法（書込みアドレス方
式）の駆動モデルを示す図である。この図において、
（ａ）は全面書込み全面消去後の状態であり、全てのセ
ルの状態が均一化されている。この状態では、アドレス
電極はＧＮＤ電位であり、また、Ｘ電極と隣り合う２つ
のＹ電極（Ｙ₁，Ｙ₂）はＶｓ電位である。（ｂ）はＹ
₁電極にアドレスパルス９３₁（ＧＮＤ）を印加してア
ドレス放電をさせた状態である。アドレス電極は電圧Ｖ
ａであり、また、Ｙ₁電極がＧＮＤ電位になっている。
この状態では、Ｙ₁電極の上にアドレス放電による正の
壁電荷（電荷量を便宜的にＶ_WY1とする）が形成されて
いる。（３）は隣り合うＹ電極（Ｙ₂）にアドレスパル
ス９３₂（ＧＮＤ）を印加した状態であるが、この状態
では、Ｙ₁電極の印加電圧がＶｙ（＝Ｖａ）であり、Ｙ
₁電極側には正の壁電荷Ｖ_WY1が蓄積されているため、
Ｙ₂電極とアドレス電極の間で書込み放電が起きない状
態では、Ｙ₁電極とＹ₂電極間の放電空間に加わる実効
電圧は、Ｖａ＋Ｖ_WY1で与えられる（この場合、Ｙ₂電
極上の壁電荷は少量なので無視することにする）。一般
に、Ｖａ＋Ｖ_WY1＜Ｖｆ（Ｖｆ：放電開始電圧）である
から、隣り合う２つのＹ電極（Ｙ₁，Ｙ₂）間の放電空
間における異常放電を回避することができ、Ｙ₁電極側
の壁電荷Ｖ_WY1をそのまま保持できるのである。FIG. 6 is a diagram showing a drive model of the drive method (write address method) of FIG. In this figure,
(A) shows the state after the entire writing and erasing, and the state of all the cells is uniform. In this state, the address electrode is at the GND potential, and the two Y electrodes (Y ₁ , Y ₂ ) adjacent to the X electrode are at the Vs potential. (B) is Y
_This is a state in which an address pulse 93 ₁ (GND) is applied to _one electrode to cause an address discharge. Address electrode is voltage V
is a, hand, Y ₁ electrode becomes the GND potential.
In this state, the positive wall charges by the address discharge on the Y ₁ electrode (and conveniently V _WY1 the charge amount) is formed. (3) shows a state in which the address pulse 93 ₂ (GND) is applied to the adjacent Y electrode (Y ₂ ). In this state, the applied voltage to the Y ₁ electrode is Vy (= Va), and Y
_Since positive wall charges V _WY1 are accumulated on _one electrode side,
In a state where the writing discharge is not between Y ₂ and address electrodes, the effective voltage applied to the discharge space between the Y ₁ electrode and Y ₂ electrodes is given by Va + V _WY1 (in this case, Y ₂ electrodes on wall charge Is a small amount and will be ignored.) Generally, since Va + V _WY1 <Vf (Vf: discharge starting voltage), abnormal discharge in a discharge space between two adjacent Y electrodes (Y ₁ , Y ₂ ) can be avoided, and the wall on the Y ₁ electrode side can be avoided. The charge V _WY1 can be held as it is.

【００５３】また、図７は本実施例の他の波形図であ
り、「消去アドレス方式」における１駆動サイクルを示
している。図５と同様に、１フレームが全面書込み消去
期間、アドレス期間および維持放電期間に区分されてい
る。全面書込み期間（図５の全面書込み消去期間に対応
する）では、まず、Ｙ電極Ｙ₁〜Ｙ_NがＧＮＤレベルと
され、Ｘ電極に電圧Ｖｗからなる書込みパルス９７が印
加され、全表示ラインの全セルで放電が行われる。続い
て、Ｙ電極Ｙ₁〜Ｙ_Nの電位が電圧Ｖｓに戻されると共
に、Ｘ電極に維持放電パルス９８と同レベル（ＧＮＤレ
ベル）が印加され、全セルで維持放電が行われる。FIG. 7 is another waveform diagram of the present embodiment, showing one driving cycle in the "erase address system". As in FIG. 5, one frame is divided into a full write / erase period, an address period, and a sustain discharge period. In the entire writing period (corresponding to the entire writing and erasing period in FIG. 5), first, the Y electrodes Y _{1 to} Y _N are set to the GND level, the write pulse 97 including the voltage Vw is applied to the X electrodes, and Discharge is performed in all cells. Subsequently, the potentials of the Y electrodes Y _{1 to} Y _N are returned to the voltage Vs, and the same level (GND level) as the sustain discharge pulse 98 is applied to the X electrodes, so that the sustain discharge is performed in all the cells.

【００５４】次に、アドレス期間になると、表示ライン
ごとに順に書込みが行われるが、これは次のようにして
行われる。まず、Ｙ電極Ｙ₁，Ｙ₂，……，Ｙ_Nに順次
にＧＮＤレベルのアドレスパルス９９₁，９９₂，…
…，９９_Nが印加されると共に、アドレス電極Ａ₁〜Ａ
_M中、維持放電を行わせないセル、すなわち、点灯させ
ないセルに対応するアドレス電極に電圧Ｖａのアドレス
パルス１００が選択的に印加され、点灯させないセルの
消去放電が行われる。これによって、各表示ラインの書
込みが終了する。そして、維持放電期間では、Ｙ電極Ｙ
₁〜Ｙ_Nと、Ｘ電極とに交互に維持放電パルス９８，１
０１が印加されて維持放電が行われ、１フレームの画像
表示が行われる。Next, in the address period, writing is sequentially performed for each display line, which is performed as follows. First, Y electrodes Y _1, Y _2, ......, address pulse 99 _first sequentially GND level to Y _N, 99 _2, ...
.., 99 _N are applied and the address electrodes A ₁ -A
During the period _M , the address pulse 100 of the voltage Va is selectively applied to the address electrode corresponding to the cell that does not perform the sustain discharge, that is, the cell that does not emit light, and the erase discharge of the cell that does not emit light is performed. Thus, the writing of each display line is completed. In the sustain discharge period, the Y electrode Y
_{1 to} Y _N and the X electrode alternately with the sustain discharge pulses 98, 1
01 is applied, sustain discharge is performed, and image display of one frame is performed.

【００５５】図８は図７の駆動方法（消去アドレス方
式）の駆動モデルを示す図である。この図において、
（ａ）は全面書込みによって全てのセルに壁電荷が形成
され、その後維持放電が行われた後の状態である。アド
レス電極はＧＮＤ電位であり、また、Ｘ電極と隣り合う
２つのＹ電極（Ｙ₁，Ｙ₂）はＶｓ電位である。（ｂ）
はＹ₁電極にアドレスパルス９９₁（ＧＮＤ）を印加し
て消去放電（アドレス放電）をさせた状態である。アド
レス電極は電圧Ｖａであり、また、Ｙ₂電極もＶａ電位
になっている。Ｙ₁電極に近い絶縁層の上には放電によ
って正の壁電荷が蓄積される。Ｘ電極側には既に正の壁
電荷が蓄積されているため、このアドレス放電によって
Ｘ電極とＹ₁電極の双方の壁電荷が正となり、以後、維
持放電パルスが印加されても維持放電は起こらない。
（ｃ）は隣り合うＹ₂電極にアドレスパルス９９₂（Ｇ
ＮＤ）を印加した状態である。この状態では、Ｙ₁電極
に電圧Ｖｙ（＝Ｖａ）が印加され、Ｙ₂電極にＧＮＤが
印加される。Ｙ₁電極側には正の壁電荷（便宜的にＶ
_WY1）が蓄積されているが、Ｙ₂電極とアドレス電極の
間で書込み放電が起きない状態では、隣り合う２つのＹ
電極（Ｙ₁，Ｙ₂）間の放電空間に加えられる実効電圧
（Ｖａ＋Ｖ_WY1）が放電開始電圧Ｖｆを越えないため、
書込みアドレス方式と同様に、異常放電を回避してＹ₁
電極側の壁電荷をそのまま保持できる。FIG. 8 is a diagram showing a drive model of the drive method (erase address method) shown in FIG. In this figure,
(A) shows a state after wall charges have been formed in all cells by full-surface writing and then sustain discharge has been performed. The address electrode is at the GND potential, and the two Y electrodes (Y ₁ , Y ₂ ) adjacent to the X electrode are at the Vs potential. (B)
FIG. 4B shows a state in which an address pulse 99 ₁ (GND) is applied to the Y ₁ electrode to cause an erase discharge (address discharge). Address electrodes are voltages Va, also, Y ₂ electrode also becomes Va potential. On the insulating layer near the Y ₁ electrode positive wall charge is accumulated by the discharge. Because it already positive wall charges on the X electrode side is accumulated, both of the wall charges of the X electrodes and the Y ₁ electrode becomes positive by this address discharge, hereinafter also sustain discharge sustain discharge pulse is applied to occur Absent.
(C) address pulses to the Y ₂ electrode adjacent 99 ₂ (G
ND). In this state, the voltage Vy (= Va) is applied to the Y ₁ electrode, GND is applied to the Y ₂ electrode. Y ₁ is the electrode side positive wall charges (for convenience V
_WY1) is accumulated, but the state does not occur address discharge between the Y ₂ and address electrodes, two adjacent Y
Since the effective voltage (Va + V _WY1 ) applied to the discharge space between the electrodes (Y ₁ , Y ₂ ) does not exceed the discharge starting voltage Vf,
As with write address method, by avoiding abnormal discharge Y ₁
The wall charges on the electrode side can be held as they are.

【００５６】図９は、本発明の一実施例を適用するＰＤ
Ｐのブロック図である。この実施例は、例えば維持放電
電極をＸ−Ｙ−Ｙ−Ｘ電極配列（図９では、Ｘ−Ｙ−Ｘ
−Ｙ電極配列になっているが、前述のように、本発明の
駆動方式は、いずれの電極配列に対しても適用可能であ
る）とする３電極・面放電ＡＣ型ＰＤＰへの適用例であ
り、かつ、その駆動方法は、全面点灯、全面消去、さら
に書込みアドレスを適用し、アドレス期間と維持放電期
間を分離する駆動シーケンスへの適用例である。FIG. 9 shows a PD to which an embodiment of the present invention is applied.
It is a block diagram of P. In this embodiment, for example, the sustain discharge electrodes are arranged in an XYYX electrode array (in FIG. 9, XYX
Although the driving method of the present invention is applicable to any electrode arrangement as described above, the driving method of the present invention is applied to a three-electrode surface-discharge AC type PDP. In addition, the driving method is an example of application to a driving sequence in which an entire period is turned on, an entire surface is erased, and a write address is applied to separate an address period and a sustain discharge period.

【００５７】この図において、１０２は制御部であり、
制御部１０２はフレームメモリＦを含む表示データ制御
部１０２ａや、スキャンドライバ制御部１０２ｂ及び共
通ドライバ制御部１０２ｃを含むパネル駆動制御部１０
２ｄを備える。１０３はアドレスドライバ、１０４はＹ
スキャンドライバ、１０５はＹドライバ、１０６はＸド
ライバ、１０７は表示パネルであり、アドレスドライバ
１０３は、制御回路１０２からの表示データＡ−ＤＡＴ
Ａや転送クロックＡ−ＣＬＯＣＫ、さらに、ラッチクロ
ックＡ−ＬＡＴＣＨに従ってアドレス電極Ａ₁〜Ａ_Mを
順次に選択し電圧Ｖａを与えるものである。In this figure, reference numeral 102 denotes a control unit.
The control unit 102 includes a display data control unit 102a including a frame memory F, and a panel drive control unit 10 including a scan driver control unit 102b and a common driver control unit 102c.
2d. 103 is an address driver, 104 is Y
A scan driver, 105 is a Y driver, 106 is an X driver, 107 is a display panel, and an address driver 103 is a display data A-DAT from the control circuit 102.
A and the transfer clock A-CLOCK, further and gives the sequentially selected voltage Va to the address electrodes A ₁ to A _M according to the latch clock A-LATCH.

【００５８】また、Ｙスキャンドライバ１０４やＹドラ
イバ１０５及びＸドライバ１０６は、制御回路１０２か
らのスキャンデータＹ−ＤＡＴＡ、ＹクロックＹ−ＣＬ
ＯＣＫ、第１ＹストローブＹ−ＳＴＢ１、第２Ｙストロ
ーブＹ−ＳＴＢ２、Ｙアップドライブ信号Ｙ−ＵＤ、Ｙ
ダウンドライブ信号Ｙ−ＤＤ、Ｘアップドライブ信号Ｘ
−ＵＤ及びＸダウンドライブ信号Ｘ−ＤＤに従ってＹ電
極Ｙ₁〜Ｙ_NやＸ電極を所定の電圧（Ｖｓ，Ｖａ，Ｖ
ｗ）で駆動するものである。The Y scan driver 104, the Y driver 105, and the X driver 106 receive the scan data Y-DATA and the Y clock Y-CL from the control circuit 102.
OCK, first Y strobe Y-STB1, second Y strobe Y-STB2, Y up drive signal Y-UD, Y
Down drive signal Y-DD, X up drive signal X
−Y and Y electrodes Y ₁ to Y _N and X electrodes are applied with predetermined voltages (Vs, Va, V) in accordance with UD and X down drive signal X-DD.
w).

【００５９】さらに、図９におけるＸドライバ１０６の
詳細な回路図を図１０に示す。このＸドライバ１０６
は、比較的高電圧（Ｖｗ）の書込みパルスや維持放電パ
ルス（Ｖｓ）を供給することができるように、大電力の
スイッチングが可能なトランジスタＴ₅，Ｔ₆を使用し
ている。基本的には、Ｘ電極の電圧をＶｗまたはＶｓに
するためのアップドライブ信号Ｘ−ＵＤが入力されるト
ランジスタＴ₅と、Ｘ電極の電圧をアース電位（０Ｖ）
にするためのダウンドライブ信号Ｘ−ＤＤが入力される
トランジスタＴ₆とが対になる。図１０では、トランジ
スタＴ₅，Ｔ₆は、一対の相補形のＭＯＳトランジスタ
から構成される。例えば、アップドライブ信号Ｘ−ＵＤ
が供給される側はＰチャネルＭＯＳからなり、ダウンド
ライブ信号Ｘ−ＤＤが供給される側はＮチャネルＭＯＳ
からなるが、その逆であってもよい。ここで、例えば、
Ｘ電極に電圧Ｖｗの書込みパルスを印加する場合は、ア
ップドライブ信号側のトランジスタＴ₅の電源電圧を、
アップドライブ信号Ｘ−ＵＤのタイミングでもってＶｗ
に切り換える。FIG. 10 is a detailed circuit diagram of the X driver 106 shown in FIG. This X driver 106
Uses transistors T ₅ and T ₆ that can switch with high power so as to supply an address pulse and a sustain discharge pulse (Vs) of a relatively high voltage (Vw). Basically, the transistor T ₅ which up drive signal X-UD to the voltage of the X electrode and Vw or Vs is input, the ground potential the voltage of the X electrode (0V)
And transistor T ₆ the down drive signal X-DD to the input is paired. In FIG. 10, the transistors T ₅ and T ₆ are composed of a pair of complementary MOS transistors. For example, the up-drive signal X-UD
Is supplied from a P-channel MOS, and the side supplied with the down drive signal X-DD is an N-channel MOS.
, But vice versa. Where, for example,
When applying the write pulse voltage Vw to the X electrode, the up drive signal side power supply voltage of the transistor T _5,
Vw at the timing of the up drive signal X-UD
Switch to.

【００６０】さらにまた、図９におけるアドレスドライ
バ１０３の詳細な回路ブロック図を図１１に示す。ここ
では、アドレスドライバ１０３は、制御回路４０２から
の表示データＡ−ＤＡＴＡや転送クロックＡ−ＣＬＯＣ
Ｋに従ってＮビット分の表示データを転送するＮビット
・シフトレジスタ４０７と、ラッチクロックＡ−ＬＡＴ
ＣＨに従ってアドレス電極Ａ₁〜Ａ_Mを順次に選択する
Ｎビット・ラッチ部４０８と、このＮビット・ラッチ部
４０８からの出力信号に従って選択されたアドレス電極
に高電圧Ｖａを供給する高圧部４０９とを備えている。
さらに、高圧部４０９はＮビット分あり、これらＮ個の
高圧部４０９の各々は、アンドゲート等からなる論理回
路４０９ａと、一対のトランジスタＴ₇，Ｔ₈とを有し
ている。この場合、Ｎビット・ラッチ部４０８によるラ
ッチ後のデータが“１”であり、かつ、アドレスストロ
ーブＡ−ＳＴＢがオンになった場合のみ当該アドレス電
極に電圧Ｖ_aのアドレスパルス（出力１〜出力Ｎ）が出
力される。FIG. 11 is a detailed circuit block diagram of the address driver 103 shown in FIG. Here, the address driver 103 transmits the display data A-DATA from the control circuit 402 and the transfer clock A-CLOC.
An N-bit shift register 407 for transferring N-bit display data in accordance with K, and a latch clock A-LAT
An N-bit latch section 408 for sequentially selecting the address electrodes A _{1 to} A _M according to the CH, and a high-voltage section 409 for supplying a high voltage Va to the selected address electrode according to an output signal from the N-bit latch section 408; It has.
Further, the high-voltage unit 409 has N bits, and each of the N high-voltage units 409 has a logic circuit 409a including an AND gate and a pair of transistors T ₇ and T ₈ . In this case, a data after the latch by the N-bit latch 408 is "1", and the address strobe A-STB address voltage V _a to the address electrodes only when turned ON pulse (Output 1 Output N) is output.

【００６１】図１２は、ＹスキャンドライバとＹドライ
バの構成図であり、その特徴の１つは、Ｙスキャンドラ
イバをフローティングにした点にある。すなわち、Ｙス
キャンドライバ１０４′の２個のトランジスタＴ₁′，
Ｔ₂′は、阻止ダイオードＤ₃を介して与えられる電圧
Ｖｙ（＝Ｖａ）と、Ｙドライバ１０５′の２個のトラン
ジスタＴ₃′，Ｔ₄′から取り出される電圧（Ｖｓまた
はＧＮＤ）との間に接続されており、選択回路Ｍ_i ′の
出力Ｏ_iは、トランジスタＴ₁′，Ｔ₂′，Ｔ₃′及び
Ｔ₄′の選択的なオン／オフによって、ＧＮＤ、Ｖｓま
たはＶｙの１つの電位に設定される。なお、１０８はア
イソレーション用のフォトカップラ、Ｇ_{11 ,}Ｇ₁₂はアン
ドゲート、Ｇ_{13 ,}Ｇ₁₄はインバータゲート、Ｇ₁₅はオア
ゲートである。FIG. 12 is a configuration diagram of the Y scan driver and the Y driver. One of the features is that the Y scan driver is made to float. That is, the two transistors T ₁ ′,
T ₂ ′ is between the voltage Vy (= Va) applied through the blocking diode D ₃ and the voltage (Vs or GND) extracted from the two transistors T ₃ ′ and T ₄ ′ of the Y driver 105 ′. The output O _i of the selection circuit M _i ′ is connected to one of GND, Vs or Vy by the selective on / off of the transistors T ₁ ′, T ₂ ′, T ₃ ′ and T ₄ ′. Set to potential. Incidentally, 108 photocouplers for isolation, G _11, G ₁₂ is an AND gate, G _13, G ₁₄ is an inverter gate, G ₁₅ is an OR gate.

【００６２】図１３は図１２の動作波形図である。この
図において、信号Ｙ−ＵＤがＨレベルのときは、Ｙドラ
イバ１０５′のトランジスタＴ₃′がオンするために全
てのＹ電極に電圧Ｖｓが与えられ、また、信号Ｙ−ＤＤ
がＨレベルのときは、同じくＹドライバ１０５′のトラ
ンジスタＴ₄′がオンするために全てのＹ電極にＧＮＤ
が与えられる。FIG. 13 is an operation waveform diagram of FIG. In this figure, signal when Y-UD is at H level, given the voltage Vs to all of the Y electrodes in order to turn on 'the transistor T ₃ of the' Y driver 105, also the signal Y-DD
Is at the H level, the transistor T ₄ ′ of the Y driver 105 ′ is also turned on, so that all the Y electrodes are connected to GND.
Is given.

【００６３】一方、アドレス期間では、Ｙドライバ１０
５′のトランジスタＴ₄′がオン状態を継続し、Ｙスキ
ャンドライバ１０４′のフローティング電位をグランド
レベルに固定する。この状態で、選択回路Ｍ₁′に設け
られたトランジスタＴ₂′をオンさせると、出力Ｏ₁が
ＧＮＤレベルとなってそのレベルがＹ₁電極に与えら
れ、また、トランジスタＴ₁′をオンさせると、このト
ランジスタＴ₁′を通して電圧ＶｙがＹ₁電極に与えら
れる。On the other hand, in the address period, the Y driver 10
The transistor T ₄ ′ at 5 ′ continues to be turned on, and the floating potential of the Y scan driver 104 ′ is fixed at the ground level. In this state, when the transistor T ₂ ′ provided in the selection circuit M ₁ ′ is turned on, the output O ₁ goes to the GND level, the level is given to the Y ₁ electrode, and the transistor T ₁ ′ is turned on. When a voltage Vy applied to the Y ₁ electrode through the transistor T ₁ '.

【００６４】すなわち、図１４に図１２の簡略図を示す
ように、Ｙドライバ１０５′のトランジスタＴ₄′をオ
ンにしたまま、選択回路Ｍ_i′の２個のトランジスタＴ
₁′，Ｔ₂′をオン／オフすることにより、アドレス放
電パルスの形成に必要な電流経路（白抜き矢印参照）を
確保でき、また、選択回路Ｍ_i′のトランジスタＴ₂′
をオンにしたまま、Ｙドライバ１０５′の２個のトラン
ジスタＴ₃′，Ｔ₄′をオン／オフすることにより、維
持放電パルスの形成に必要な電流経路（黒矢印参照）を
確保できる。That is, as shown in a simplified diagram of FIG. 12 in FIG. 14, while the transistor T ₄ ′ of the Y driver 105 ′ is turned on, the two transistors T ′ of the selection circuit M _i ′ are turned on.
By turning on / off ₁ ′ and T ₂ ′, a current path (see a white arrow) necessary for forming an address discharge pulse can be secured, and the transistor T ₂ ′ of the selection circuit M _i ′ can be secured.
By turning on / off the two transistors T ₃ ′ and T ₄ ′ of the Y driver 105 ′ while keeping ON, a current path (see black arrows) required for forming the sustain discharge pulse can be secured.

【００６５】上記のＹドライバにおける特徴的な構成を
まとめると、次のようになる。 (1) Ｙ電極毎のプッシュプル回路（トランジスタＴ
₁（Ｔ₁′）、Ｔ₂（Ｔ₂′））を備えていること。 (2) 全電極を対象としたプッシュプル回路（トランジス
タＴ₃（Ｔ₃′）、Ｔ₄（Ｔ₄′））を備えているこ
と。The characteristic configuration of the above Y driver is summarized as follows. (1) Push-pull circuit for each Y electrode (transistor T
₁ (T ₁ ′) and T ₂ (T ₂ ′)). (2) A push-pull circuit (transistors T ₃ (T ₃ ′) and T ₄ (T ₄ ′)) for all electrodes is provided.

【００６６】(3) 非選択電位を供給するダイオード（Ｄ
₃）を備えていること。さらに、特徴的な動作をまとめると、次のようになる。 (1) ＹスキャンドライバおよびＹドライバの２つの回路
間の電流経路が１系統であること。 ○Ｙスキャンドライバを構成するＬＳＩはフローティン
グ形態であること。(3) Diode for supplying non-selection potential (D
₃ ) Further, the characteristic operations are summarized as follows. (1) The current path between the two circuits of the Y scan driver and the Y driver is one system. ○ The LSI constituting the Y scan driver is in a floating form.

【００６７】○維持放電時の電流の表示パネルの流し込
みは、プッシュプル回路のローサイドのスイッチング素
子（ＦＥＴ等のトランジスタ）に並列に接続されたダイ
オードを経由すること。 ○維持放電時の電流の表示パネルからの引き込みは、プ
ッシュプル回路のローサイドのスイッチング素子を経由
すること。The flow of the current during the sustain discharge into the display panel is made via a diode connected in parallel to the low-side switching element (transistor such as FET) of the push-pull circuit. ○ The current from the display panel during sustain discharge must be drawn from the low-side switching element of the push-pull circuit.

【００６８】○アドレス放電時のＹ電極に対する非選択
電位の供給は、ハイサイドのＦＥＴに接続されたダイオ
ードを経由すること。 ○アドレス放電時の放電電流は、トランジスタＴ₂（Ｔ
₂′）からトランジスタＴ₄（Ｔ₄′）に引き込むこ
と。The supply of the non-selection potential to the Y electrode at the time of address discharge is performed via a diode connected to the high-side FET. ○ The discharge current at the time of address discharge is the transistor T ₂ (T
₂ ') transistor T ₄ (T ₄ from') to retract it.

【００６９】[0069]

【発明の効果】以上説明したように、本発明の表示パネ
ルの駆動方法によれば、表示データの書込みのために連
続して選択駆動する場合に、非選択表示ラインの第２の
電極と選択表示ラインの第２の電極との電位差を維持放
電パルスの最大電圧と最小電圧の電位差よりも低くする
か、もしくは第３の電極から供給されるアドレス電圧の
最大電圧と最小電圧の電位差と同等としているので、電
極ポテンシャルの差による選択表示ラインからの空間電
荷の飛来を防止することができ、書込みミスの発生のお
それがなくなる。As described above, according to the display panel driving method of the present invention, when the display panel is selectively driven continuously for writing the display data, the second electrode of the non-selected display line is selected. Maintain and release the potential difference between the display line and the second electrode
The potential difference between the maximum voltage and the minimum voltage of the electric pulse , or the address voltage supplied from the third electrode.
Since the potential difference between the maximum voltage and the minimum voltage is equal to the potential difference, it is possible to prevent the space charge from flying from the selected display line due to the difference in the electrode potential, and to eliminate the possibility of writing error.

【００７０】また一方で、本発明の表示パネルの駆動装
置によれば、第１に、表示データの書込みのために連続
して選択駆動する場合に、非選択表示ラインの第２の電
極と選択表示ラインの第２の電極との電位差を維持放電
パルスの最大電圧と最小電圧の電位差よりも低くする
か、もしくは第３の電極から供給されるアドレス電圧の
最大電圧と最小電圧の電位差と同等としているので、電
極ポテンシャルの差による選択表示ラインからの空間電
荷の飛来を防止することができ、書込みミスの発生のお
それがなくなる。[0070] On the other hand, according to the driving device for a display panel of the present invention, the first, when selecting continuously driven for writing the display data, selects the second electrode of the non-selected display line Sustain discharge maintaining the potential difference between the display line and the second electrode
The potential difference between the maximum voltage and the minimum voltage of the pulse or the address voltage supplied from the third electrode.
Since the potential difference between the maximum voltage and the minimum voltage is equal to the potential difference, it is possible to prevent the space charge from flying from the selected display line due to the difference in the electrode potential, and to eliminate the possibility of writing error.

【００７１】さらに、本発明の表示パネルの駆動装置に
よれば、第２に、ＹスキャンドライバおよびＹドライバ
等をプッシュプル形のスイッチング素子により構成して
いるので、消費電力の低減が図れると共に、ドライバ回
路を小型のＬＳＩ等により実現することができる。Furthermore, according to the display panel driving apparatus of the present invention, secondly, since the Y scan driver and the Y driver are constituted by push-pull type switching elements, power consumption can be reduced and The driver circuit can be realized by a small LSI or the like.

【００７２】さらに、本発明の表示パネルの駆動装置に
よれば、第３に、ＹスキャンドライバをＹドライバに対
しフローティング形式で接続しているので、ドライバ内
のスイッチング素子の耐圧を低くすることができ、ドラ
イバ回路を小型のＬＳＩ等により実現することが可能に
なる。さらに、本発明の表示パネルの駆動装置によれ
ば、第４に、非選択表示ラインの第２の電極に印加する
電圧がダイオードを経由して供給されるので、ドライバ
回路全体の消費電力の低減が図れる。Third, according to the display panel driving apparatus of the present invention, since the Y scan driver is connected to the Y driver in a floating manner, the withstand voltage of the switching element in the driver can be reduced. Thus, the driver circuit can be realized by a small LSI or the like. Furthermore, according to the display panel driving device of the present invention, fourthly, the voltage applied to the second electrode of the non-selected display line is supplied via the diode, so that the power consumption of the entire driver circuit can be reduced. Can be achieved.

[Brief description of the drawings]

【図１】本実施例の駆動のモデルを示す図である。FIG. 1 is a diagram illustrating a driving model according to an embodiment.

【図２】２電極型の駆動のモデルおよび駆動波形を示す
図である。FIG. 2 is a diagram showing a model and driving waveforms of a two-electrode type driving.

【図３】一般の３電極・自己消去アドレス型の駆動のモ
デルおよび駆動波形を示す図である。FIG. 3 is a diagram showing a general three-electrode self-erasing address type driving model and driving waveforms.

【図４】一般の３電極・選択書込みアドレス型の駆動の
モデルおよび駆動波形を示す図である。FIG. 4 is a diagram showing a general three-electrode, selective write address type drive model and drive waveforms.

【図５】本発明の一実施例を示す波形図である。FIG. 5 is a waveform chart showing one embodiment of the present invention.

【図６】本発明の一実施例の動作モデル図である。FIG. 6 is an operation model diagram of one embodiment of the present invention.

【図７】本発明の一実施例を示す別の波形図である。FIG. 7 is another waveform diagram showing one embodiment of the present invention.

【図８】本発明の一実施例の動作モデル図である。FIG. 8 is an operation model diagram of one embodiment of the present invention.

【図９】本発明の一実施例を適用するＰＤＰのブロック
図である。FIG. 9 is a block diagram of a PDP to which an embodiment of the present invention is applied.

【図１０】Ｘドライバの詳細図である。FIG. 10 is a detailed diagram of an X driver.

【図１１】アドレスドライバの詳細図である。FIG. 11 is a detailed diagram of an address driver.

【図１２】ＹスキャンドライバとＹドライバの構成図で
ある。FIG. 12 is a configuration diagram of a Y scan driver and a Y driver.

【図１３】図１２の動作波形図である。13 is an operation waveform diagram of FIG.

【図１４】図１２の簡略図である。FIG. 14 is a simplified diagram of FIG.

【図１５】従来のＰＤＰの一例を示す概略的平面図であ
る。FIG. 15 is a schematic plan view showing an example of a conventional PDP.

【図１６】セルの基本構造を示す概略的断端面図であ
る。FIG. 16 is a schematic cross-sectional view showing a basic structure of a cell.

【図１７】図１５に示す従来のＰＤＰ及びその周辺回路
を示す図である。17 is a diagram showing the conventional PDP shown in FIG. 15 and its peripheral circuits.

【図１８】図１５に示すＰＤＰを駆動する従来の方法の
第１の例を示す波形図である。18 is a waveform chart showing a first example of a conventional method for driving the PDP shown in FIG.

【図１９】選択ラインの選択方法を示すタイムチャート
である。FIG. 19 is a time chart showing a selection method of a selection line.

【図２０】図１５に示すＰＤＰを駆動する従来の方法の
第２の例を示す波形図である。FIG. 20 is a waveform chart showing a second example of the conventional method for driving the PDP shown in FIG.

【図２１】１６階調表示を行う場合の方法を説明するた
めの図である。FIG. 21 is a diagram for explaining a method for performing 16-gradation display.

【図２２】図１５に示すＰＤＰを駆動する従来の方法の
第３の例を示す波形図である。FIG. 22 is a waveform chart showing a third example of the conventional method for driving the PDP shown in FIG.

【図２３】Ｘ−Ｙ−Ｙ−Ｘ配列のレイアウト図である。FIG. 23 is a layout diagram of an XYYX array.

【図２４】異常放電を説明するための第１の動作モデル
図である。FIG. 24 is a first operation model diagram for explaining abnormal discharge.

【図２５】異常放電を説明するための第２の動作モデル
図である。FIG. 25 is a second operation model diagram for explaining abnormal discharge.

【図２６】異常放電を説明するための第３の動作モデル
図である。FIG. 26 is a third operation model diagram for describing abnormal discharge.

【図２７】異常放電を説明するための第４の動作モデル
図である。FIG. 27 is a fourth operation model diagram for describing abnormal discharge.

[Explanation of symbols]

１０２…制御回路１０３…アドレスドライバ１０４…Ｙスキャンドライバ１０５…Ｙドライバ１０６…Ｘドライバ１０８…フォトカップラ 102 control circuit 103 address driver 104 Y scan driver 105 Y driver 106 X driver 108 photocoupler

Claims

(57) [Claims]

A first electrode and a second electrode disposed on a first substrate in parallel with each other for each display line;
Place a third electrode on the second substrate to the substrate and a counter so as to intersect the first and second electrodes, and the second
Address discharge for writing display data to cells of at least one display line selected by the second electrode and the third electrode, and light emitting display using a memory function by sustain discharge for maintaining the address discharge A display panel composed of an AC-type plasma display panel in which the second power supply of the non-selected display line during the address discharge is performed.
The potential difference between the electrode and the second electrode of the selected display line.
Maximum and minimum voltage of the sustain discharge pulse for sustaining discharge
A driving method of the display panel, wherein the potential difference is lower than the potential difference of the display panel.

2. An unselected display line during the address discharge.
And the second electrode of the selection display line.
The potential difference is supplied from the third electrode during the address discharge.
Equivalent to the potential difference between the maximum and minimum address voltages
The driving method according to claim 1, wherein

3. A display device comprising: a first substrate having first and second electrodes arranged in parallel for each display line, and a third electrode provided on the second substrate facing the first substrate; Address discharge arranged to intersect with a second electrode, and writing display data to cells of at least one display line selected by the second electrode and the third electrode; In a display panel including an AC-type plasma display panel that repeatedly performs light-emitting display using a memory function by sustain discharge for sustaining discharge, a plurality of selection circuits provided corresponding to each of the second electrodes Provided in common to the plurality of selection circuits,
A common driver circuit for supplying a sustain discharge pulse for performing the sustain discharge to the electrodes to the selection circuit, and a second power supply for the non-selected display line during the address discharge.
The voltage applied to the pole is the second electrode of the unselected display line.
And a second electrode of the selected display line during the address discharge.
The voltage applied to the common driver circuit and the selection
Via a selection circuit corresponding to the second electrode of the display line
The potential difference between the second electrode of the non-selected display line and the second electrode of the selected display line at the time of the address discharge is determined by the difference between the maximum voltage and the minimum voltage of the sustain discharge pulse for performing the sustain discharge. A driving device for a display panel, characterized in that the driving force is also reduced.

4. An unselected display line at the time of the address discharge.
And the second electrode of the selection display line.
The potential difference is supplied from the third electrode during the address discharge.
Equivalent to the potential difference between the maximum and minimum address voltages
The driving device according to claim 3, wherein

5. The driving device according to claim 4, wherein the selection circuit and the driver circuit each include a pair of switching elements connected in a push-pull manner.

6. The drive device according to claim 5 , wherein the driver circuit is connected to one of the pair of push-pull switching elements in the selection circuit.

7. A first diode is connected to the other of the pair of push-pull switching elements in the selection circuit, and a voltage applied to a second electrode of the non-selected display line is:
The driving device according to claim 5 , wherein the driving device is supplied via the first diode.

8. A second circuit, wherein said selection circuit is connected in parallel to one of said pair of push-pull switching elements.
7. The driving device according to claim 6, wherein a maximum voltage of a sustain discharge pulse applied to a second electrode of the selected display line is supplied via the second diode.

9. At least one selected display line
Write discharge for writing display data to cells
And a sustain discharge for maintaining the address discharge.
An AC type that repeatedly displays light using the memory function
Display panel consisting of plasma display panel
In the drive circuit, a selection circuit including a pair of first push-pull switching elements and a pair of second push-pull switching elements, one of the pair of first push-pull switching elements. A driver circuit that is connected to supply a sustain discharge pulse to the selection circuit; and a first diode that is connected to the other of the pair of first push-pull switching elements and supplies a non-selection voltage to the selection circuit. A drive circuit comprising:

Wherein said selection circuit comprises a second diode connected in parallel with one of said first push-pull pair of switching elements, the outermost of said sustain discharge pulse
The driving circuit according to claim 9, wherein the large voltage is supplied via the second diode.