JP2919398B2 - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JP2919398B2 JP2919398B2 JP31511296A JP31511296A JP2919398B2 JP 2919398 B2 JP2919398 B2 JP 2919398B2 JP 31511296 A JP31511296 A JP 31511296A JP 31511296 A JP31511296 A JP 31511296A JP 2919398 B2 JP2919398 B2 JP 2919398B2
- Authority
- JP
- Japan
- Prior art keywords
- resistance element
- resistance
- diffusion layer
- semiconductor device
- resistance value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【0001】[0001]
【発明の属する技術分野】本発明は半導体装置に関し、
特に拡散層を用いた抵抗素子を有する半導体装置に関す
る。The present invention relates to a semiconductor device,
In particular, the present invention relates to a semiconductor device having a resistance element using a diffusion layer.
【0002】[0002]
【0003】一般に、半導体装置の設計時において想定
された回路特性と、実際に半導体装置として製造された
後に測定された回路特性との間には、その特性間におい
て生じる「ズレ」により不具合が発生することが多い。
このような特性上の「ズレ」の発生が大きい場合には、
再度設計を行った後に、新たに半導体装置を製造し直す
ことになるが、大幅な修正が必要となればなる程、当該
半導体装置の設計期間および製造コストに与える悪影響
が増大することになるため、如何にして、より簡単に修
正を施すか否かが重要な課題となっている。上記の半導
体装置の特性の中においても、信号の遅延の調整または
基準電圧の調整などを要する場合には、電子回路を構成
している抵抗素子の抵抗値の調整を行うだけで処置が済
むことが多く、この場合には、アルミ配線の修正を行う
だけで不具合を回避することのできる技術、または予め
電気的特性を利用した抵抗値調整用の回路を備えておく
ことにより、不具合を回避するという技術などが幾つか
知られている。In general, a defect occurs between a circuit characteristic assumed at the time of designing a semiconductor device and a circuit characteristic measured after the semiconductor device is actually manufactured, due to a “deviation” between the characteristics. Often do.
When the occurrence of such "shift" on the characteristics is large,
After the design is performed again, a new semiconductor device is manufactured again. However, the more a significant modification is required, the more adversely the design period and the manufacturing cost of the semiconductor device become. An important issue is how to make corrections more easily. In the case where adjustment of signal delay or adjustment of reference voltage is required even in the characteristics of the semiconductor device described above, the adjustment can be completed only by adjusting the resistance value of the resistance element constituting the electronic circuit. In this case, the problem can be avoided by using a technology that can avoid the problem simply by correcting the aluminum wiring, or by providing a circuit for adjusting the resistance value using electric characteristics in advance. There are several known techniques.
【0004】図4(a)および(b)は、特開昭60−
43854号公報に示されている従来例(第1の従来例
と云う)の半導体装置の等価回路図および対応する半導
体装置の平面図である。図4(a)の回路図において
は、両端部C、C’に対応して、抵抗値の調整が必要と
される拡散抵抗素子R1 に対して、微調整用のアルミト
リミング部12が直列に接続されており、このアルミト
リミング部12は、直列接続された複数個の拡散抵抗素
子R2 、R3 、R4 、………、Rn に分割されて形成さ
れている。また、図4(b)の半導体装置の平面図にお
いては、拡散抵抗素子R1 、拡散抵抗素子R2 、R3 、
R4 、………、Rn を含むn+ 型高濃度拡散層1、n型
エピタキシャル領域8、アルミトリミング部12、アル
ミリンク導体13、コンタクト14および両端部C、
C’の配置関係が示されている。FIGS. 4 (a) and 4 (b) show Japanese Unexamined Patent Publication No.
FIG. 1 is an equivalent circuit diagram of a semiconductor device of a conventional example (referred to as a first conventional example) and a plan view of a corresponding semiconductor device disclosed in Japanese Patent No. 43854. In the circuit diagram of FIG. 4A, an aluminum trimming section 12 for fine adjustment is connected in series to a diffusion resistance element R1 whose resistance value needs to be adjusted corresponding to both ends C and C '. The aluminum trimming section 12 is divided into a plurality of diffusion resistance elements R2, R3, R4,..., Rn connected in series. Further, in the plan view of the semiconductor device of FIG. 4B, the diffusion resistance element R1, the diffusion resistance elements R2, R3,
N + type high concentration diffusion layer 1 containing R4,..., Rn, n type epitaxial region 8, aluminum trimming portion 12, aluminum link conductor 13, contact 14 and both ends C,
The arrangement relationship of C ′ is shown.
【0005】図4(a)において、アルミトリミング部
12において分割されている拡散抵抗素子R2 、R3 、
R4 、………、Rn の両端は、図4(b)に示されるよ
うに、アルミリンク導体13により短絡されており、こ
のアルミリンク導体13を適宜に切断することにより、
拡散抵抗素子R1 の抵抗値を、両端部CC’間の抵抗値
として微調整することが可能であり、そのことが、本従
来例の特徴となっている。In FIG. 4A, diffusion resistance elements R2, R3,
Both ends of R4,..., Rn are short-circuited by an aluminum link conductor 13 as shown in FIG. 4 (b).
The resistance value of the diffusion resistance element R1 can be finely adjusted as a resistance value between both ends CC ', which is a feature of the conventional example.
【0006】また、図5(a)および(b)は、特開昭
60−18949号公報に示されている他の従来例(第
2の従来例と云う)の半導体装置の平面図および断面図
である。図5(a)においては、P型半導体基板9上に
おいて、半導体装置の1主要面に、1部においては平行
して対向し、他の部分においては連続しているn+ 型高
濃度拡散層1が形成されており、上記の対向するn+ 型
高濃度拡散層1の間の半導体装置表面には、酸化膜6を
介してゲート15が形成されている。そして、当該ゲー
ト15に対する印加電圧を可変とすることにより、電極
16aと電極16bとの間の抵抗値を制御することが可
能であり、トランジスタ構造を持つことをその特徴とし
ている。なお、本従来例においては、ゲート15に対す
る印加電圧を可変とするためには、例えば、図6に示さ
れるように、入力端子17および18と、出力端子25
に対応して、NAND回路19、NOR回路20、P型
MOSトランジスタ21および24、N型MOSトラン
ジスタ22および23等を含む印加電圧発生回路が必要
構成要素として付加されることが不可欠となる。FIGS. 5 (a) and 5 (b) are a plan view and a cross-sectional view of another conventional example (referred to as a second conventional example) disclosed in Japanese Patent Application Laid-Open No. Sho 60-18949. FIG. In FIG. 5A, on a P-type semiconductor substrate 9, an n + -type high-concentration diffusion layer which is opposed in parallel to one main surface of the semiconductor device in one part and is continuous in another part. A gate 15 is formed on the surface of the semiconductor device between the opposing n + -type high-concentration diffusion layers 1 via an oxide film 6. By making the voltage applied to the gate 15 variable, the resistance between the electrode 16a and the electrode 16b can be controlled, which is characterized by having a transistor structure. In this conventional example, in order to make the voltage applied to the gate 15 variable, for example, as shown in FIG.
Accordingly, it is indispensable that an applied voltage generating circuit including a NAND circuit 19, a NOR circuit 20, P-type MOS transistors 21 and 24, and N-type MOS transistors 22 and 23 is added as a necessary component.
【0007】[0007]
【発明が解決しようとする課題】上述した従来の半導体
装置においては、前述のように、抵抗素子を形成する材
質としては、製造工程数を増やさないようにするため
に、半導体装置を構成する材質の中から選択されてお
り、その中でも、単位面積当たりの抵抗値が大きく、し
かも抵抗値の製造上における「バラツキ」が小さい拡散
層を抵抗素子の材質として形成することが多く用いられ
ている。通常、拡散抵抗素子の単位抵抗値は、低濃度の
場合には1〜2kΩ/μm2 程度であり、高濃度の場合
には100〜200Ω/μm2 程度である。In the above-mentioned conventional semiconductor device, as described above, the material forming the resistance element is made of a material constituting the semiconductor device so as not to increase the number of manufacturing steps. Among them, among them, it is often used to form a diffusion layer having a large resistance value per unit area and a small "variation" in the production of the resistance value as a material of the resistance element. Usually, the unit resistance value of the diffusion resistance element is about 1 to 2 kΩ / μm 2 when the concentration is low, and is about 100 to 200 Ω / μm 2 when the concentration is high.
【0008】前記第1の従来例においては、抵抗値の調
整を必要とする拡散抵抗素子R1 の他に、更に、抵抗値
微調整用として高濃度のn+ 型高濃度拡散層1が必要と
なる。例えば、図4において、拡散抵抗素子R1 の抵抗
値を10KΩとし、+10%の微調整を可能とする場合
には、予め100Ωの高濃度のn+ 型高濃度拡散層1を
用意しておくことが必要となる。この時に、微調整抵抗
素子としてのn+ 型高濃度拡散層1の幅を10μm、単
位抵抗値を100Ω/μm2 、コンタクト14の長さを
片側5μmとし、n+ 型高濃度拡散層1の長さをL1 と
すると、L1 =(100Ω÷100Ω/μm2 )×10
μm+5μm×2=20μmとなり、更に、n+ 型高濃
度拡散層1の面積をS1 とすると、S1 =20μm×1
0μm=200μm2 となるが、このn+ 型高濃度拡散
層1の面積S1 の値は、微調整を行うために増加した抵
抗素子領域自体の面積を表わしており、これにより拡散
抵抗素子領域の面積が増大するという欠点がある。In the first conventional example, a high-concentration n + -type high-concentration diffusion layer 1 for fine-adjustment of the resistance value is required in addition to the diffusion resistance element R1 requiring the resistance value adjustment. Become. For example, in FIG. 4, if the resistance value of the diffusion resistance element R1 is set to 10 KΩ and fine adjustment of + 10% can be performed, an n + -type high concentration diffusion layer 1 having a high concentration of 100Ω should be prepared in advance. Is required. At this time, the width of the n + -type high-concentration diffusion layer 1 as a fine adjustment resistance element is 10 μm, the unit resistance value is 100 Ω / μm 2 , the length of the contact 14 is 5 μm on one side, and the n + -type high-concentration diffusion layer 1 Assuming that the length is L1, L1 = (100Ω ÷ 100Ω / μm 2 ) × 10
μm + 5 μm × 2 = 20 μm Further, if the area of the n + type high concentration diffusion layer 1 is S1, S1 = 20 μm × 1
0 μm = 200 μm 2, and the value of the area S 1 of the n + -type high-concentration diffusion layer 1 represents the area of the resistance element region itself which has been increased for fine adjustment. There is a disadvantage that the area increases.
【0009】また、前記特開昭60ー18949号公報
に示される第2の従来例の場合には、MOSトランジス
タのオン抵抗を用いることにより、前述した特開昭60
ー43854号公報に対比して、抵抗素子領域の面積を
少なくすることはできるが、図5に示されるゲート15
に印加する電圧を生成して制御するための印加電圧発生
回路が必要となり、この印加電圧の精度ををあげようと
する場合には回路規模が増大するか、または他の抵抗素
子を用いて構成することが求められるようになり、結
局、半導体装置全体の面積を増大させる結果になるとい
う欠点がある。Further, in the case of the second conventional example shown in the above-mentioned Japanese Patent Application Laid-Open No. 60-18949, the on-resistance of the MOS transistor is used so that
Although the area of the resistive element region can be reduced as compared with JP-A-43854, the gate 15 shown in FIG.
Requires an applied voltage generation circuit to generate and control the voltage applied to the circuit. If the accuracy of the applied voltage is to be increased, the circuit scale must be increased, or the circuit must be configured using another resistance element. This has the disadvantage of increasing the area of the entire semiconductor device.
【0010】本願発明の目的は、拡散抵抗素子を用いた
半導体装置において、抵抗値の制御調整用として、他の
抵抗素子または余分な制御用回路等を付加することによ
り占有面積を増大させることなく、抵抗値の微調整を可
能とする半導体装置を提供することにある。An object of the present invention is to provide a semiconductor device using a diffused resistance element without increasing the occupied area by adding another resistance element or an extra control circuit for controlling and adjusting the resistance value. Another object of the present invention is to provide a semiconductor device capable of finely adjusting a resistance value.
【0011】[0011]
【課題を解決するための手段】本発明の半導体装置は、
拡散層を用いた抵抗素子を有する半導体装置において、
前記拡散層を用いた抵抗素子の上部に配置される少なく
とも1本以上の金属配線を備え、当該金属配線の内の特
定の金属配線に電圧を印加するか否かにより、前記拡散
層を用いた抵抗素子の抵抗値を制御調整することを特徴
としている。According to the present invention, there is provided a semiconductor device comprising:
In a semiconductor device having a resistance element using a diffusion layer,
The device has at least one or more metal wirings arranged above the resistance element using the diffusion layer, and the diffusion layer is used depending on whether or not a voltage is applied to a specific metal wiring among the metal wirings. It is characterized in that the resistance value of the resistance element is controlled and adjusted.
【0012】なお、前記特定の電気配線に対して、所定
の電源電圧を印加するか否かにより、前記拡散層を用い
た抵抗素子の抵抗値を制御調整するようにしてもよく、
または、前記金属配線として複数の金属配線を前記拡散
層を用いた抵抗素子の上部に配置し、当該複数の金属配
線の内の電源に接続される金属配線の本数に応じて前記
拡散層を用いた抵抗素子の抵抗値を制御調整するように
してもよい。そして、更に、前記金属配線をアルミ配線
としてもよい。The resistance value of the resistance element using the diffusion layer may be controlled and adjusted depending on whether or not a predetermined power supply voltage is applied to the specific electric wiring.
Alternatively, a plurality of metal wires are arranged as the metal wires above the resistance element using the diffusion layer, and the diffusion layer is used in accordance with the number of metal wires connected to a power supply among the plurality of metal wires. The resistance value of the resistive element may be controlled and adjusted. Further, the metal wiring may be an aluminum wiring.
【0013】[0013]
【発明の実施の形態】次に、本発明について図面を参照
して説明する。Next, the present invention will be described with reference to the drawings.
【0014】図1は本発明の1実施形態を示す平面図お
よび断面図であり、図1(a)は平面図を示し、図1
(b)は、図1(a)の平面図におけるAーA’矢視に
対応する断面図を示している。図1において、n+ 型高
濃度拡散層7上には、フローティング状態の金属配線2
および一方が電源に接続されている金属配線4と接続さ
れている金属配線3が、それぞれ配置されている。n+
型高濃度拡散層7上に配置されている金属配線2と、電
源用の金属配線4とを接続するための金属配線(図示せ
ず)を新たに付加することにより、n+ 型高濃度拡散層
7上に配置されている金属配線2に電源電圧が印加さ
れ、n+ 型高濃度拡散層7内に空乏層が形成される。そ
して、当該空乏層により、n+ 型高濃度拡散層7を流れ
る電流量が制限されるために、n+ 型高濃度拡散層7の
抵抗値が高くなるという作用がある。また、n+ 型高濃
度拡散層7上に配置されている金属配線4と金属配線3
との接続部分を削除して金属配線3をフローティング状
態とすることにより、前記作用とは逆に、n+ 型高濃度
拡散層7の抵抗値が低くなるという作用がある。この場
合に、n+ 型高濃度拡散層7上に、複数本の金属配線を
配置するようにすれば、段階的な抵抗値の微調整が可能
となり、最大約10%程度の抵抗値の増減を調整するこ
とが可能である。即ち、本発明においては、n+ 型高濃
度拡散層7内に空乏層が形成することにより、当該n+
型高濃度拡散層7による拡散抵抗素子の抵抗値を増大さ
せることが可能であり、また、n+ 型高濃度拡散層7上
に配置される金属配線と、電源用の金属配線との間の接
続部分を削除することにより、n+型高濃度拡散層7に
よる拡散抵抗素子の抵抗値を低減させることが可能とな
り、適宜その抵抗値を調整することができる。FIG. 1 is a plan view and a sectional view showing an embodiment of the present invention, and FIG. 1 (a) is a plan view and FIG.
FIG. 2B is a cross-sectional view corresponding to the AA ′ arrow in the plan view of FIG. In FIG. 1, a floating metal wiring 2 is provided on an n + -type high concentration diffusion layer 7.
And one of the metal wires 4 and the connection of <br/> is to have a metal wire 3 is connected to a power source, is disposed, respectively. n +
Metal wiring (not shown) for connecting the metal wiring 2 disposed on the high-concentration diffusion layer 7 and the metal wiring 4 for power supply.
) Is newly added to provide an n + type high concentration diffusion layer.
A power supply voltage is applied to the metal wiring 2 arranged on the gate 7 , and a depletion layer is formed in the n + -type high concentration diffusion layer 7 . Then, by the depletion layer, since the amount of current flowing through the n + -type high-concentration diffusion layer 7 is restricted, there is effect that the resistance of the n + -type high concentration diffusion layer 7 is increased. Further, the metal wiring 4 and the metal wiring 3 disposed on the n + type high concentration diffusion layer 7 are formed.
The metal wiring 3 is floated by removing the connection part with
In this state, the resistance of the n + -type high-concentration diffusion layer 7 is reduced, contrary to the above-described function. In this case, if a plurality of metal wirings are arranged on the n + -type high-concentration diffusion layer 7 , the resistance value can be finely adjusted stepwise, and the resistance value can be increased or decreased by about 10% at the maximum. Can be adjusted. That is, in the present invention, by forming a depletion layer in the n + type high concentration diffusion layer 7 ,
It is possible to increase the resistance value of the diffusion resistance element according -type high concentration diffusion layer 7, also, the metal wiring is disposed on n + -type high concentration diffusion layer 7, between the metal wiring for a power supply Contact
By removing the continuation portion, the resistance value of the diffusion resistance element by the n + -type high-concentration diffusion layer 7 can be reduced, and the resistance value can be adjusted appropriately.
【0015】次に、本発明により実現される具体的回路
の第1の実施形態について説明する。図2は、本実施形
態による電圧増幅回路の回路図を示し、演算増幅器10
と、電圧源11と、拡散抵抗素子Ra およびRb とを備
えて構成される。図2において、演算増幅器10による
利得Gは次式により与えられる。Next, a first embodiment of a specific circuit realized by the present invention will be described. FIG. 2 is a circuit diagram of the voltage amplifying circuit according to the present embodiment.
, A voltage source 11 and diffusion resistance elements Ra and Rb. 2, the gain G of the operational amplifier 10 is given by the following equation.
【0016】 G=1+Ra /Rb …………………………………………(1) 上式において、Ra =1kΩ、Rb =10kΩとする
と、利得Gは、 G=1+Ra /Rb =1+10/1 =11 ……………………………………………………(2) となる。ここにおいて、本発明により、拡散抵抗素子R
a の抵抗値を+10%増に変更し、拡散抵抗素子Rb の
抵抗値をー10%減に変更した場合には、上記(1)式
により、利得Gは、次式に示されるようになる。G = 1 + Ra / Rb (1) In the above equation, if Ra = 1 kΩ and Rb = 10 kΩ, the gain G becomes G = 1 + Ra / Rb. = 1 + 10/1 = 11 ……………………………………… (2) Here, according to the present invention, the diffusion resistance element R
If the resistance value of a is changed to + 10% and the resistance value of the diffusion resistance element Rb is changed to -10%, the gain G is expressed by the following equation according to the above equation (1). .
【0017】 G=1+9/1.1 =9.18 ………………………………………………(3) また、拡散抵抗素子Ra の抵抗値をー10%減に変更
し、拡散抵抗素子Rb の抵抗値を+10%増に変更した
場合には、同様に、上記(1)式により、利得Gは、次
式に示される。G = 1 + 9 / 1.1 = 9.18 (3) Also, the resistance value of the diffusion resistance element Ra is reduced by -10%. When the resistance is changed and the resistance value of the diffusion resistance element Rb is increased by + 10%, the gain G is similarly expressed by the following equation according to the above equation (1).
【0018】 G=1+11/0.9 =13.22………………………………………………(4) 上記の(3)式および(4)式の結果より、本発明によ
り、拡散抵抗素子RaおよびRb の抵抗値を、それぞれ
±10%変更することにより、図2における演算増幅器
10の利得は、9.18から13.22の範囲において
調整することができる。G = 1 + 11 / 0.9 = 13.22 ………………………………………………………………………… (4) From the results of the above equations (3) and (4), By changing the resistance values of the diffusion resistance elements Ra and Rb by ± 10% according to the present invention, the gain of the operational amplifier 10 in FIG. 2 can be adjusted in the range from 9.18 to 13.22.
【0019】次に、本発明により実現される具体的回路
の第2の実施形態について説明する。図3は、本実施形
態による定電圧回路の回路図を示し、所定の電源電圧V
DDを分圧する拡散抵抗素子Rc およびRd により構成さ
れる。図3において電源電圧VDD=6V、Rc =10k
Ω、Rd =5kΩとする場合には、出力電圧Vout は次
式にて与えられる。Next, a second embodiment of a specific circuit realized by the present invention will be described. FIG. 3 is a circuit diagram of the constant voltage circuit according to the present embodiment, in which a predetermined power supply voltage V
It is composed of diffusion resistance elements Rc and Rd for dividing DD . In FIG. 3, power supply voltage V DD = 6 V, Rc = 10 k
When Ω and Rd = 5 kΩ, the output voltage Vout is given by the following equation.
【0020】 Vout =VDD・Rc /(Rc +Rd ) =6×10÷(10 +5 ) =4(V)……………………………………………(5) ここにおいて、本発明の適用により、拡散抵抗素子Rc
の抵抗値を+10%増に変更し、拡散抵抗素子Rd の抵
抗値をー10%減に変更した場合には、上記(5)式に
より、Vout は次式にて示されるようになる。Vout = V DD · Rc / (Rc + Rd) = 6 × 10 ÷ (10 + 5) = 4 (V) ················ (5) According to the present invention, the diffusion resistance element Rc
Is changed to + 10% increase and the resistance value of the diffusion resistance element Rd is changed to -10% decrease, the Vout is expressed by the following equation according to the above equation (5).
【0021】 Vout =6×11÷(11 +4.5 ) =4.26(V)……………………………………(6) また、拡散抵抗素子Rc の抵抗値をー10%減円に変更
し、拡散抵抗素子Rdの抵抗値を+10%増に変更した
場合には、上記(5)式により、Vout は次式にて示さ
れるようになる。Vout = 6 × 11 ÷ (11 + 4.5) = 4.26 (V)......... When the circle is reduced by 10% and the resistance value of the diffusion resistance element Rd is increased by + 10%, Vout is expressed by the following equation according to the above equation (5).
【0022】 Vout =VDD・Rc /(Rc +Rd ) =6×9÷(9 +5.5 ) =3.72(V)……………………………………(7) 上記の(6)式および(7)式の結果より、本発明の適
用により、図3における出力電圧Vout の電圧値を3.
72(V)から4.26(V)に至る範囲において制御
調整することが可能となる。Vout = V DD · R c / (R c + R d) = 6 × 99 (9 + 5.5) = 3.72 (V) ··············· (7) From the results of the equations (6) and (7), the voltage value of the output voltage Vout in FIG.
Control adjustment can be performed in a range from 72 (V) to 4.26 (V).
【0023】次に、図3の、当該第2の実施形態を引用
して、本発明の特徴とする効果について説明する。本発
明においては、抵抗値の調整を必要とする拡散抵抗素子
上に、金属配線を配置する構造が用いられているため
に、抵抗素子領域による占有面積は拡散抵抗素子自体の
面積そのものに等しい。従って、当該第2の実施形態に
おける抵抗素子領域の面積をS2 とした場合には、当該
面積S2 は、拡散抵抗素子Rc および拡散抵抗素子Rd
の面積の合計に等しい値となる。即ち、拡散抵抗素子R
c およびRd の面積をそれそれSrcおよびSrdとすると
次式が成立つ。Next, with reference to the second embodiment shown in FIG. 3, the advantageous effects of the present invention will be described. In the present invention, since a structure is used in which a metal wiring is arranged on a diffusion resistance element requiring adjustment of the resistance value, the area occupied by the resistance element region is equal to the area of the diffusion resistance element itself. Therefore, when the area of the resistance element region in the second embodiment is S2, the area S2 is equal to the diffusion resistance element Rc and the diffusion resistance element Rd.
Is equal to the sum of the areas of That is, the diffusion resistance element R
If the areas of c and Rd are Src and Srd, respectively, the following equation holds.
【0024】 S2 =Src+Srd …………………………………………(8) この場合に、例えば、面積Srcおよび面積Srdの双方と
もに、単位抵抗値を1kΩ/μm2 、幅を10μm、コ
ンタクトの長さを片側5μmとすれば、これらの面積S
rc、面積SrdおよびS2 は、それぞれ次式にて表わされ
る。S 2 = Src + Srd (8) In this case, for example, both the area Src and the area Srd have a unit resistance of 1 kΩ / μm 2 and a width of 1 kΩ / μm 2 . If the contact length is 10 μm and the length of the contact is 5 μm on one side, these areas S
rc and areas Srd and S2 are expressed by the following equations, respectively.
【0025】 Src={(10/1)×10+5×2}×10 =1100(μm2 ) Srd={(1/1)×10+5×2}×10 =200(μm2 ) S2 =1100+200 =1300(μm2 ) この第2の実施形態による定電圧回路を、前述の第1の
従来例により実現しようとする場合には、抵抗値の調整
を必要とする拡散抵抗素子Rc およびRd の面積は等し
いが、新たに拡散抵抗素子Rc およびRd に対する±1
0%の抵抗値調整用のn+ 型高濃度拡散層による拡散抵
抗素子が必要となる。この場合に、拡散抵抗素子Rc お
よびRd の抵抗値調整用のn+ 型高濃度拡散層による拡
散抵抗素子を、それぞれRccおよびRddとすると、Rcc
=1kΩおよびRdd=100Ωとなり、それぞれの面積
をSrcc およびSrdd とすると、この場合における抵抗
素子領域の全体面積S2 ’は次式により示される。Src = {(10/1) × 10 + 5 × 2} × 10 = 1100 (μm 2 ) Srd = {(1/1) × 10 + 5 × 2} × 10 = 200 (μm 2 ) S2 = 1100 + 200 = 1300 (Μm 2 ) When the constant voltage circuit according to the second embodiment is to be realized by the above-mentioned first conventional example, the areas of the diffusion resistance elements Rc and Rd which require adjustment of the resistance value are equal. Are newly added to the diffusion resistance elements Rc and Rd by ± 1.
A diffusion resistance element using an n + -type high-concentration diffusion layer for adjusting the resistance value of 0% is required. In this case, if the diffusion resistance elements formed by the n + -type high-concentration diffusion layers for adjusting the resistance values of the diffusion resistance elements Rc and Rd are Rcc and Rdd, respectively,
= 1kΩ and Rdd = 100Ω, and the respective areas are Srcc and Srdd, the total area S2 'of the resistance element region in this case is expressed by the following equation.
【0026】 S2 ’=Src+Srd+Srcc +Srdd ……………………(9) 従って、(9)式より、S2 ’>S2 であることは明ら
かである。この場合において、例えば、拡散抵抗素子R
ccおよびRddの単位抵抗値を100Ω/μm2、幅を1
0μm、コンタクトの長さを片側5μmとすると、Src
c 、Srdd およびS2 ’は、それぞれ次式により表わさ
れる。S2 ′ = Src + Srd + Srcc + Srdd (9) Therefore, it is clear from the equation (9) that S2 ′> S2. In this case, for example, the diffusion resistance element R
The unit resistance of cc and Rdd is 100Ω / μm 2 , and the width is 1
If the contact length is 0 μm and the contact length is 5 μm on one side, Src
c, Srdd and S2 'are represented by the following equations, respectively.
【0027】 Srcc ={(1000/100)×10+5×2}×10 =1100(μm2 ) Srdd ={(100/100)×10+5×2}×10 =200(μm2 ) S2 ’=S2 +1100+200 =1300+1300 =2600(μm2 ) 従って、本発明においては、第2の従来例による場合に
対比して、拡散抵抗素子領域の占有面積を半減させるこ
とが可能である。Srcc = {(1000/100) × 10 + 5 × 2} × 10 = 1100 (μm 2 ) Srdd = {(100/100) × 10 + 5 × 2} × 10 = 200 (μm 2 ) S2 ′ = S2 + 1100 + 200 = 1300 + 1300 = 2600 (μm 2 ) Accordingly, in the present invention, the area occupied by the diffusion resistance element region can be reduced by half as compared with the case of the second conventional example.
【0028】また、図3に示される第2の実施形態によ
る定電圧回路を、前述の第2の従来例により実現しよう
とする場合には、MOSトランジスタのオン抵抗を利用
することになるために、拡散抵抗素子Rc およびRd に
よる占有面積は略々等しくなるが、MOSトランジスタ
のゲートに印加される電圧を発生して抵抗値を制御する
印加電圧発生回路として、例えば特開平2ー12463
54号公報に示される4値出力回路(図6参照)が必要
となる。このために、抵抗値制御精度を上げようとする
と、更に4値以上の出力が必要となり、半導体装置の回
路規模ならびに占有面積が徒らに増大する結果となり、
実用には適合しないものとなる。しかしながら、本発明
においては、拡散抵抗素子の抵抗値を調整するための印
加電圧発生回路が不要であり、その分回路規模が圧縮さ
れることは云うまでもない。Further, when the constant voltage circuit according to the second embodiment shown in FIG. 3 is to be realized by the above-mentioned second conventional example, it is necessary to use the on-resistance of the MOS transistor. Although the area occupied by the diffusion resistance elements Rc and Rd is substantially equal, an applied voltage generating circuit for generating a voltage applied to the gate of the MOS transistor and controlling the resistance value is disclosed in, for example,
The quaternary output circuit disclosed in Japanese Patent Publication No. 54 (see FIG. 6) is required. For this reason, in order to increase the resistance value control accuracy, it is necessary to further output four or more values, and as a result, the circuit scale and the occupied area of the semiconductor device unnecessarily increase.
It is not suitable for practical use. However, in the present invention, it is needless to say that an applied voltage generating circuit for adjusting the resistance value of the diffusion resistance element is unnecessary, and the circuit scale is correspondingly reduced.
【0029】[0029]
【発明の効果】以上説明したように、本発明は、拡散抵
抗素子上に、少なくも1本以上の金属配線を配置し、半
導体装置製造後における抵抗素子の抵抗値修正に際し
て、前記金属配線と電源とを接続する金属配線の追加/
削除により抵抗値制御を可能とすることにより、前記拡
抵抗素子の抵抗値調整用として、他の抵抗素子を付加す
ることを必要とせず、或はまた抵抗制御用としての余分
の制御回路を不要とし、これにより、半導体装置の所要
面積を大幅に縮小化することができるという効果があ
る。As described above, according to the present invention, at least one or more metal wirings are arranged on a diffused resistance element, and when the resistance value of the resistance element is corrected after manufacturing a semiconductor device, the metal wiring and the metal wiring are connected to each other. Addition of metal wiring to connect to power supply /
By enabling the resistance value control by deleting, it is not necessary to add another resistance element for adjusting the resistance value of the expanded resistance element, or an extra control circuit for resistance control is unnecessary. Accordingly, there is an effect that the required area of the semiconductor device can be significantly reduced.
【図1】本発明の1実施形態の平面図および断面図であ
る。FIG. 1 is a plan view and a sectional view of an embodiment of the present invention.
【図2】本発明適用の第1の実施形態を示す回路図であ
る。FIG. 2 is a circuit diagram showing a first embodiment of the present invention.
【図3】本発明適用の第2の実施形態を示す回路図であ
る。FIG. 3 is a circuit diagram showing a second embodiment of the present invention.
【図4】第1の従来例の回路図および平面図である。FIG. 4 is a circuit diagram and a plan view of a first conventional example.
【図5】第2の従来例の平面図および回路図である。FIG. 5 is a plan view and a circuit diagram of a second conventional example.
【図6】第2の従来例における印加電圧発生回路例を示
す回路図である。例をの平面図および回路図である。FIG. 6 is a circuit diagram showing an example of an applied voltage generating circuit in a second conventional example. It is a top view and a circuit diagram of an example.
1 n+ 型高濃度拡散層 2〜5 金属配線 6 酸化膜 7 n+ 高濃度拡散層 8 n型エピタキシャル領域 9 P型半導体基板 10 演算増幅器 11 電圧源 12 アルミトリミング部 13 アルミリンク導体 14 コンタクト 15 ゲート 16a、16b 電極 17、18 入力端子 19 NAND回路 20 NOR回路 21、24 P型MOSトランジスタ 22、23 N型MOSトランジスタ 25 出力端子Reference Signs List 1 n + type high concentration diffusion layer 2-5 metal wiring 6 oxide film 7 n + high concentration diffusion layer 8 n type epitaxial region 9 P type semiconductor substrate 10 operational amplifier 11 voltage source 12 aluminum trimming part 13 aluminum link conductor 14 contact 15 Gate 16a, 16b Electrode 17, 18 Input terminal 19 NAND circuit 20 NOR circuit 21, 24 P-type MOS transistor 22, 23 N-type MOS transistor 25 Output terminal
フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 27/04 H01L 21/3205 H01L 21/822 Continuation of the front page (58) Field surveyed (Int.Cl. 6 , DB name) H01L 27/04 H01L 21/3205 H01L 21/822
Claims (3)
装置において、前記拡散層を用いた抵抗素子の上部に配
置される少なくとも1本以上の金属配線を備え、当該金
属配線の内の特定の金属配線に対して所定の電源電圧を
印加するか否かにより、前記拡散層を用いた抵抗素子の
抵抗値を制御調整することを特徴とする半導体装置。1. A semiconductor device having a resistance element using a diffusion layer, comprising at least one or more metal wirings disposed above the resistance element using the diffusion layer, wherein a specific one of the metal wirings is provided. depending on whether or not to apply a predetermined power supply voltage for the metal wiring, and wherein a controlling adjusting the resistance value of the resistance element using the diffusion layer.
記拡散層を用いた抵抗素子の上部に配置し、当該複数の
金属配線の内の電源に接続される金属配線の本数に応じ
て前記拡散層を用いた抵抗素子の抵抗値を制御調整する
ことを特徴とする請求項1記載の半導体装置。2. A method according to claim 1, wherein a plurality of metal wirings are disposed above the resistance element using the diffusion layer as the metal wirings, and the diffusion is performed in accordance with the number of metal wirings connected to a power supply among the plurality of metal wirings. 2. The semiconductor device according to claim 1, wherein a resistance value of the resistance element using the layer is controlled and adjusted.
特徴とする請求項1または請求項2記載の半導体装置。3. The semiconductor device according to claim 1, wherein said metal wiring is an aluminum wiring.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31511296A JP2919398B2 (en) | 1996-11-26 | 1996-11-26 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31511296A JP2919398B2 (en) | 1996-11-26 | 1996-11-26 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10163425A JPH10163425A (en) | 1998-06-19 |
JP2919398B2 true JP2919398B2 (en) | 1999-07-12 |
Family
ID=18061570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31511296A Expired - Lifetime JP2919398B2 (en) | 1996-11-26 | 1996-11-26 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2919398B2 (en) |
-
1996
- 1996-11-26 JP JP31511296A patent/JP2919398B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH10163425A (en) | 1998-06-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6611043B2 (en) | Bipolar transistor and semiconductor device having the same | |
KR890003147B1 (en) | Gate array | |
EP0348998B1 (en) | Semiconductor integrated circuit including differential transistor circuit having a pair of FETs | |
JP3325396B2 (en) | Semiconductor integrated circuit | |
JP2944442B2 (en) | Digital-to-analog converter | |
EP0892435A1 (en) | Integrated semiconductor transistor with current sensing | |
JPS61180475A (en) | Charge transfer device | |
JP2001168651A (en) | Semiconductor device | |
JP2919398B2 (en) | Semiconductor device | |
JP3267479B2 (en) | Semiconductor integrated circuit device | |
JPH0324070B2 (en) | ||
JPH0387071A (en) | Semiconductor device | |
US5091689A (en) | Constant current circuit and integrated circuit having said circuit | |
JP2005012002A (en) | Semiconductor element and logic circuit having same | |
JP2819787B2 (en) | Constant current source circuit | |
US7049698B1 (en) | Semiconductor integrated circuit having transistor with reduced resistance | |
JP3084056B2 (en) | Resistor circuit on semiconductor integrated circuit | |
JP2840150B2 (en) | Semiconductor integrated circuit and interlayer connection method thereof | |
JP3499394B2 (en) | Microwave integrated circuit | |
JP4307661B2 (en) | Variable resistance element | |
JPH065788A (en) | Semiconductor device | |
JPS584820B2 (en) | semiconductor equipment | |
JP2001127167A (en) | Semiconductor device | |
JPH0513722A (en) | Semiconductor storage device | |
JPH01129461A (en) | Semiconductor device with current sensor and manufacture thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990406 |