JP2914256B2 - Semiconductor heterostructure - Google Patents

Semiconductor heterostructure

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JP2914256B2
JP2914256B2 JP7317261A JP31726195A JP2914256B2 JP 2914256 B2 JP2914256 B2 JP 2914256B2 JP 7317261 A JP7317261 A JP 7317261A JP 31726195 A JP31726195 A JP 31726195A JP 2914256 B2 JP2914256 B2 JP 2914256B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体素子に用い
られる半導体ヘテロ構造に関する。
The present invention relates to a semiconductor heterostructure used for a semiconductor device.

【0002】[0002]

【従来の技術】活性層を量子井戸構造とした半導体レー
ザは、量子効果により、発振波長が変化し、利得スペク
トルが急峻になることから、発振波長の短波長化、発振
閾値電流の低減、変調速度の高速化等の特性向上が可能
とされ、例えば光ディスクや光通信等における高性能光
源として用いられている。
2. Description of the Related Art In a semiconductor laser having a quantum well structure as an active layer, an oscillation wavelength changes due to a quantum effect, and a gain spectrum becomes steep. It is possible to improve characteristics such as speeding up, and it is used as a high performance light source in, for example, an optical disk or optical communication.

【0003】さらに、光の閉じ込めを強化するために、
光とキャリアを区別して(光は導波路層、キャリアは量
子井戸層に)閉じ込めるセパレート・コンファインメン
ト・ヘテロ(separate confinement heterostructure;
SCH)構造を採用することにより、半導体レーザの特
性は大幅に改善された。
Further, in order to enhance the confinement of light,
Separate confinement heterostructure that separates light and carriers (light is in the waveguide layer and carrier is in the quantum well layer)
By adopting the (SCH) structure, the characteristics of the semiconductor laser have been greatly improved.

【0004】通常、光通信、光計測等で用いられる半導
体レーザの光閉じ込め層には、バンドギャップを自在に
変化できる、InGaAsP等の二種類のV族を含む半
導体混晶層が用いられている。
Generally, a semiconductor mixed crystal layer containing two kinds of V-groups, such as InGaAsP, which can freely change the band gap, is used as an optical confinement layer of a semiconductor laser used in optical communication, optical measurement, and the like. .

【0005】また、次世代の光ディスク用光源として期
待されているII−VI族半導体レーザの光閉じ込め層に
も、ZnCdSSe等の二種類のVI族を含む半導体混晶
層が用いられている。このように二種類のV族あるいは
VI族を含む半導体混晶自体の結晶成長は、半導体レーザ
等の半導体発光素子への応用上、重要である。
Further, a semiconductor mixed crystal layer containing two kinds of VI group such as ZnCdSSe is also used as a light confinement layer of a II-VI group semiconductor laser expected as a light source for a next-generation optical disk. Thus, two kinds of V-groups or
The crystal growth of the semiconductor mixed crystal itself including group VI is important in application to a semiconductor light emitting device such as a semiconductor laser.

【0006】これらの半導体レーザは、主に、MBE
(分子線エピタキシャル)法、ガスソースMBE法、M
OVPE(有機金属気相エピタキシャル)法等の気相成
長法を用いて作製される。
[0006] These semiconductor lasers are mainly
(Molecular beam epitaxy) method, gas source MBE method, M
It is manufactured using a vapor phase growth method such as an OVPE (organic metal vapor phase epitaxy) method.

【0007】しかしながら、一般にV族、VI族原料は蒸
気圧が高く、これらの成長法において、V族、VI族原料
の供給量を精密に制御することは難しい。
However, generally, the V-group and VI-group raw materials have a high vapor pressure, and it is difficult to precisely control the supply amounts of the V-group and VI-group raw materials in these growth methods.

【0008】例えば、V族元素は、MBE成長装置等の
成長室内に供給されると、成長室のV族の圧を著しく高
め、供給を停止した後も成長室内に残留して背景圧を形
成する。そして、背景圧が高いと、背景から基板表面に
供給されるV族原子が無視できなくなる。
For example, when a group V element is supplied into a growth chamber of an MBE growth apparatus or the like, the pressure of the group V in the growth chamber is significantly increased, and remains in the growth chamber even after the supply is stopped to form a background pressure. I do. When the background pressure is high, group V atoms supplied from the background to the substrate surface cannot be ignored.

【0009】従って、V族組成の異なる急峻なヘテロ界
面を有する半導体層を成長させるためには、ヘテロ界面
で、残留V族圧を十分低下させることが必要である。
Therefore, in order to grow a semiconductor layer having a steep hetero interface having a different Group V composition, it is necessary to sufficiently reduce the residual Group V pressure at the hetero interface.

【0010】一方、ガスソースMBE法は、As、Pの
固体原料の代りに、As、Pの水素化物であるAsH3
やPH3等が用いられるため、比較的応答性の高いV族
原料の流量制御が可能である。
On the other hand, the gas source MBE method uses AsH 3 which is a hydride of As and P instead of the solid raw material of As and P.
Or PH 3 or the like is used, so that it is possible to control the flow rate of the group V raw material having relatively high response.

【0011】しかしながら、V族原子及びV族ガス原料
が成長室内に残留して背景圧を形成することには変わり
がない。
However, the group V atoms and the group V gas source remain in the growth chamber to form the background pressure.

【0012】量子井戸構造の半導体レーザ等の量子効果
を用いた光デバイスは界面の品質にその特性が大きく影
響されるので、V族組成の異なる半導体のヘテロ界面の
急峻な制御は、光デバイスを作製する上で重要な技術で
ある。
The characteristics of an optical device using a quantum effect such as a semiconductor laser having a quantum well structure are greatly affected by the quality of the interface. This is an important technique for manufacturing.

【0013】例えば文献(1)(1992年秋季、第53
回応用物理学関係連合講演会講演予稿集、第245頁、
17p−ZF−13、「GSMBE成長InGaAs/
InPヘテロ界面の精密制御」)には、InGaAs/
InPヘテロ構造を成長する際に、界面でInGaAs
表面にPを供給して待機すると、InGaPが界面に形
成され表面が荒れてしまうので、これを防ぐために、界
面にIn原子層を1層挿入した後にPを供給して数秒間
待機してからInPを成長させることにより、急峻なヘ
テロ界面が得られることが報告されている。
For example, Reference (1) (Autumn 1992, 53rd
Proceedings of the JSCE Lectures, p. 245,
17p-ZF-13, “GSMBE grown InGaAs /
Precise control of InP heterointerface ”) includes InGaAs /
When growing an InP heterostructure, InGaAs is formed at the interface.
If P is supplied to the surface and waiting, InGaP is formed at the interface and the surface becomes rough. To prevent this, after inserting one In atomic layer at the interface, supply P and wait for a few seconds. It has been reported that a steep heterointerface can be obtained by growing InP.

【0014】In原子層面を出して切り替えているとい
うことは、残留V族圧が十分低下できていることを示し
ている。さらに、Pの供給が立ち上がるまでの数秒のP
の照射待機時間に、In原子層がInGaAs層をPの
照射から守る働きをするからである。
The fact that the switching is performed with the In atomic layer surface taken out indicates that the residual group V pressure can be sufficiently reduced. Furthermore, the P is supplied for several seconds until the supply of P starts.
This is because the In atomic layer functions to protect the InGaAs layer from the P irradiation during the irradiation standby time.

【0015】近年、多くの半導体レーザには、歪量子井
戸構造が用いられている。歪量子井戸構造を用いること
により、電子の量子井戸層への閉じ込めが強化されると
共に、正孔の質量の減少により、正孔が多重量子井戸
(Multiple Quatnum Well;MQW)層に均一に注入さ
れることから、長波長、高出力、低閾値の半導体レーザ
が実現できる。
In recent years, many semiconductor lasers use a strained quantum well structure. The use of the strained quantum well structure enhances the confinement of electrons in the quantum well layer and reduces the mass of the holes, so that the holes are uniformly injected into the multiple quantum well (MQW) layer. Therefore, a semiconductor laser having a long wavelength, a high output, and a low threshold can be realized.

【0016】半導体レーザの特性向上のため、益々、強
歪かつ多重の量子井戸構造を有するものが期待されてお
り、その結果、歪量子井戸層の歪量は、臨界膜厚の直前
にまで増加している。
In order to improve the characteristics of a semiconductor laser, a semiconductor laser having a highly strained and multiple quantum well structure is expected. As a result, the strain amount of the strained quantum well layer increases to just before the critical film thickness. doing.

【0017】III−V族半導体レーザとして、例えば文
(2)(R.U.Martinelliその他、“Temperature depende
nce of 2μm strained-quantum-well InGaAs/InGaAsP/I
nP diode lasers”、ELECTRONICS LETTERS(エレクトロ
ニクス・レターズ誌)、第30巻、No.4、第324
頁、1994年)には、MOVPE法を用いて作製され
た、発振波長2μmの、InGaAsウェル/InGa
AsPバリア/InPクラッドの構造の半導体レーザの
特性が報告されている。この半導体レーザダイオード
(以下「LD」という)のInGaAsウェル層には、
1.5%の強い圧縮歪がかかっている。
As III-V semiconductor lasers, for example, reference (2) (RU Martinelli et al., “Temperature depende”
nce of 2μm strained-quantum-well InGaAs / InGaAsP / I
nP diode lasers ", ELECTRONICS LETTERS (Electronic Letters Magazine), Vol. 30, No. 4, 324
P. 1994) describes an InGaAs well / InGa with an oscillation wavelength of 2 μm manufactured using the MOVPE method.
Characteristics of a semiconductor laser having an AsP barrier / InP cladding structure have been reported. In the InGaAs well layer of this semiconductor laser diode (hereinafter referred to as “LD”),
Strong compressive strain of 1.5% is applied.

【0018】また、II−VI族半導体レーザとしては、例
えば文献(3)(Satoshi Itohその他、“ZnCdSe/ZnSSe/Zn
MgSSe SCH Laser Diode with a GaAs Buffer Layer”、
Japanese Journal of Applied Physics、第33巻、7
A番、第L938〜L940頁、1994年)に、発振波長50
9nmの、ZnCdSeウェル/ZnSSeバリア/Z
nMgSSeクラッドの構造のLDの室温連続発振が報
告されている。このLDのZnCdSeウェル層には、
1.5〜2%の強い圧縮歪がかかっている。
As II-VI group semiconductor lasers, for example, reference (3) (Satoshi Itoh et al., “ZnCdSe / ZnSSe / Zn
MgSSe SCH Laser Diode with a GaAs Buffer Layer ”,
Japanese Journal of Applied Physics, Vol. 33, 7
No. A, pages L938-L940, 1994).
9 nm ZnCdSe well / ZnSSe barrier / Z
Room temperature continuous oscillation of an LD having an nMgSSe clad structure has been reported. In the ZnCdSe well layer of this LD,
Strong compressive strain of 1.5 to 2% is applied.

【0019】このように、強歪のヘテロ構造をもつ光デ
バイスが期待されているが、歪層の品質を保持しながら
成長できる臨界膜厚には上限がある。
As described above, an optical device having a highly strained heterostructure is expected, but there is an upper limit to the critical film thickness that can be grown while maintaining the quality of the strained layer.

【0020】[0020]

【発明が解決しようとする課題】本発明は、以下の説明
で更に明らかとされるように無歪の半導体層および歪を
有する半導体層と、安定したV族組成を有するInGa
AsP等の二種類以上のV族原子を含む半導体層、ある
いは安定したVI族組成を有するZnCdSSe層等の二
種類以上のVI族原子を含む半導体層から成る、良好な結
晶品質のヘテロ構造層を有する半導体発光素子を提供す
ることを目的とする。
SUMMARY OF THE INVENTION The present invention relates to a non-strained semiconductor layer, a strained semiconductor layer, and an InGa having a stable group V composition, as will be more apparent from the following description.
A semiconductor layer containing two or more group V atoms such as AsP or a semiconductor layer containing two or more group VI atoms such as a ZnCdSSe layer having a stable group VI composition has a good crystal quality. It is an object of the present invention to provide a semiconductor light emitting device having the same.

【0021】例えば、具体的には、歪InGaAsウェ
ル層とInGaAsPバリア層とのヘテロ界面といっ
た、二種類以上のV族組成を持つ半導体層を含む半導体
ヘテロ構造の結晶品質を向上させることである。
For example, specifically, it is to improve the crystal quality of a semiconductor heterostructure including a semiconductor layer having two or more V group compositions, such as a heterointerface between a strained InGaAs well layer and an InGaAsP barrier layer.

【0022】InGaAsPの4元混晶は、AsPのV
族原子の組成比によって、格子定数やバンドギャップが
大きく変化する。また、格子不整合があると、InGa
AsPバルクの光学的結晶品質は容易に低下する。
The quaternary mixed crystal of InGaAsP is the V of AsP.
Lattice constants and band gaps vary greatly depending on the composition ratio of group atoms. Also, if there is a lattice mismatch, InGa
The optical crystal quality of AsP bulk is easily degraded.

【0023】特に、V族の供給量の比である気相比が成
長中に安定しないままで多重量子井戸構造を成長した場
合には、界面が荒れて4元混晶の品質劣化が著しくな
る。このため、AsP等のV族組成の安定制御は重要で
ある。
In particular, when a multiple quantum well structure is grown while the gas phase ratio, which is the ratio of the supply amount of Group V, is not stable during the growth, the interface is roughened and the quality of the quaternary mixed crystal deteriorates remarkably. . For this reason, stable control of the group V composition such as AsP is important.

【0024】実際に、As、Pの二種類のV族原子を含
むInGaAsP層を成長させる際には、AsH3やP
3の気相原料の供給比を高精度で制御する必要があ
る。
Actually, when growing an InGaAsP layer containing two kinds of group V atoms of As and P, AsH 3 or P
It is necessary to control the supply ratio of the H 3 gaseous raw material with high accuracy.

【0025】ガスソースMBE法においては、とくにA
sはPの5倍程度取り込まれにくいので、AsH3の流
量は小さく、高度の流量制御性が要求される。
In the gas source MBE method, in particular, A
Since s is hardly taken in about five times P, the flow rate of AsH 3 is small, and a high degree of flow controllability is required.

【0026】また、N、As、P、Sb等のV族原料は
蒸気圧が高く、成長室にクラッキングされたV族原料が
導入されても、設定された供給量に達するまでに、数十
秒の時間がかかる。
Further, the group V raw material such as N, As, P, and Sb has a high vapor pressure, and even if the cracked group V raw material is introduced into the growth chamber, it takes several tens of minutes to reach the set supply amount. Takes seconds.

【0027】さらに、成長装置によっては、AsとPの
クラッキング効果や蒸気圧の違いや相互の反応等によ
り、AsとPの供給量の立ち上がり方が大きく異なるこ
とがある。このような場合は、V族組成が安定化するの
に1分程度の時間を要することも希ではない。
Furthermore, depending on the growth apparatus, the rising of the supply amounts of As and P may be significantly different due to a cracking effect of As and P, a difference in vapor pressure, a mutual reaction, and the like. In such a case, it is not rare that it takes about one minute for the group V composition to stabilize.

【0028】従って、InGaAsP成長前に成長中断
してAsPを照射し待機することが必要となる。この待
機時間が十分でないと、InGaAsPのV族組成が安
定せずに成長してしまうため、界面にInGaAsPの
変成層が形成される。
Therefore, it is necessary to interrupt the growth before the growth of InGaAsP, irradiate AsP, and wait. If the waiting time is not sufficient, the group V composition of InGaAsP grows without being stabilized, so that a metamorphic layer of InGaAsP is formed at the interface.

【0029】下地が歪層の場合は、特に歪層の影響でI
nGaAsP層の品質が劣化し、活性層である歪量子井
戸構造の品質が低下するという問題が生ずる。MOVP
E法においても、蒸気圧の高いV族原料が残留するた
め、V族組成の異なる急峻なヘテロ界面を有する半導体
層の成長は難しい。
In the case where the underlying layer is a strained layer, I is particularly affected by the strained layer.
There arises a problem that the quality of the nGaAsP layer is deteriorated and the quality of the strained quantum well structure as the active layer is deteriorated. MOVP
Also in the E method, since a group V raw material having a high vapor pressure remains, it is difficult to grow a semiconductor layer having a steep heterointerface having a different group V composition.

【0030】MBE法では、V族原料としてはAs、
P、Sb等の固体原料、VI族原料としては、S、Se、
Te等の固体原料あるいはそれらを含む化合物原料が用
いられる。MBE法では、V族組成の異なる急峻なヘテ
ロ界面を有する半導体層の成長は難しく、VI族原料はV
族原料よりもさらに蒸気圧が高いため、VI族組成の異な
る急峻なヘテロ界面を有する半導体層の成長は非常に難
しい。
In the MBE method, As group V raw material is As,
Solid raw materials such as P and Sb, and group VI raw materials include S, Se,
A solid material such as Te or a compound material containing them is used. In the MBE method, it is difficult to grow a semiconductor layer having a steep heterointerface having a different group V composition.
Since the vapor pressure is higher than that of the group IV raw material, it is very difficult to grow a semiconductor layer having a steep heterointerface having a different group VI composition.

【0031】MBE法を用いて作製されたII−VI族半導
体レーザでは、2つ以上のVI族元素を有するZnCdS
Se層が量子井戸活性層に用いられているので、レーザ
の特性に与える影響は大きい。
A II-VI group semiconductor laser manufactured by the MBE method uses a ZnCdS having two or more group VI elements.
Since the Se layer is used for the quantum well active layer, the influence on the characteristics of the laser is large.

【0032】また、II−VI族半導体材料は、比較的柔ら
かいので歪層によるZnCdSSe層への影響も大き
い。現在のII−VI族原料供給の制御技術からすると、Z
nCdSSe層等の二種類以上のVI族原子を含む半導体
層のVI族元素の組成安定性は、改善の余地がある。
Further, since the II-VI group semiconductor material is relatively soft, the strain layer has a great influence on the ZnCdSSe layer. In view of the current control technology of II-VI group material supply, Z
There is room for improvement in the composition stability of Group VI elements in a semiconductor layer containing two or more types of Group VI atoms, such as an nCdSSe layer.

【0033】このように、安定したV族組成を有するI
nGaAsP等の二種類以上のV族原子を含む半導体層
あるいは安定したVI族組成を有するZnCdSSe層等
の二種類以上のVI族原子を含む半導体層を成長させるこ
とは重要な課題である。
Thus, I having a stable group V composition
It is an important issue to grow a semiconductor layer containing two or more kinds of Group V atoms such as nGaAsP or a semiconductor layer containing two or more kinds of Group VI atoms such as a ZnCdSSe layer having a stable Group VI composition.

【0034】単一のV族組成の半導体であるInGaA
s層とInP層のヘテロ界面の制御のために、上記従来
例では、InGaAs上に1原子層のIn層を成長させ
ることにより、ヘテロ界面の急峻性を実現しているが、
界面での1原子層のIn層は、数秒の界面待機には耐え
られても、InGaAsP成長前の数十秒あるいは1分
程度の長時間の界面待機に耐えるには層厚が小さすぎ
る。
InGaAs, a single V-group semiconductor
In order to control the hetero interface between the s layer and the InP layer, in the above-described conventional example, the steepness of the hetero interface is realized by growing one atomic layer of In layer on InGaAs.
Although the In layer of one atomic layer at the interface can withstand the interface standby for several seconds, the layer thickness is too small to withstand the interface standby for several tens of seconds or about one minute before InGaAsP growth.

【0035】従って、この方法は、二種類以上のV族組
成を持つ半導体層を含む半導体ヘテロ構造の成長には、
そのまま適用することはできない。
Accordingly, this method is suitable for growing a semiconductor heterostructure including semiconductor layers having two or more group V compositions.
It cannot be applied as is.

【0036】さらに、上記従来例は、基板に格子整合し
た半導体層の場合の例である。
Further, the above conventional example is an example in the case of a semiconductor layer lattice-matched to a substrate.

【0037】歪半導体層とInGaAsP等の二種類以
上のV族原子を含む半導体層の成長においては、InG
aAsP安定化のために界面での待機時間を十分長く取
ると、照射するAsPにより界面が荒れるだけでなく、
強歪層の場合には、待機しているだけで、歪層が3次元
島状化し易いという問題がある。
In growing a strained semiconductor layer and a semiconductor layer containing two or more kinds of group V atoms such as InGaAsP, InG
If the waiting time at the interface is sufficiently long for stabilizing the AsP, not only the interface is roughened by the irradiated AsP,
In the case of a highly strained layer, there is a problem that the strained layer easily becomes a three-dimensional island just by waiting.

【0038】従って、上記従来の方法で、強歪層の表面
にInを1原子層挿入して成長中断待機しても、歪層の
表面荒れを防ぐことはできない。
Therefore, even if one atomic layer of In is inserted into the surface of the highly strained layer by the above-described conventional method and the growth is suspended, the surface roughness of the strained layer cannot be prevented.

【0039】結局、InP基板と格子整合しているIn
GaAs層の場合には、界面にIn原子層を1層挿入す
る方法で急峻なヘテロ界面が得られるが、界面待機時間
が数十秒に及ぶInGaAsP層の場合や、InGaA
sP層とInP基板と格子整合していないInGaAs
層の場合では、従来の方法では、待機中に形成された歪
変成層のためにヘテロ界面が劣化してしまうという問題
は避けられない。
Eventually, In lattice matched with the InP substrate
In the case of a GaAs layer, a steep hetero interface can be obtained by inserting one In atomic layer at the interface. However, in the case of an InGaAsP layer in which the interface standby time is several tens of seconds,
InGaAs not lattice-matched with sP layer and InP substrate
In the case of a layer, in the conventional method, the problem that the heterointerface deteriorates due to the strain-modified layer formed during standby is inevitable.

【0040】また、このようなヘテロ界面の向上のため
には、V族あるいはVI族の組成が設定した値に安定し、
かつ待機時間中に照射されるV族あるいはVI族の原子が
表面から取り込まれて変成層を形成しないための待機時
間を容易に最適化する方法が必要である。従って、本発
明はこのような問題点を鑑みてなされたものであって、
その目的は前記した通りのものである。
In order to improve such a hetero interface, the composition of the group V or group VI is stabilized at a set value,
In addition, there is a need for a method for easily optimizing the waiting time for preventing the group V or VI atoms irradiated during the waiting time from being taken in from the surface to form a metamorphic layer. Therefore, the present invention has been made in view of such problems,
Its purpose is as described above.

【0041】[0041]

【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体ヘテロ構造は、InGaAsP層あ
るいはZnCdSSe層の成長直前の待機時間を十分に
取り、その待機時間中に成長層表面に供給されるV族原
子あるいはVI族原子から成長層表面を守るために、In
GaAsP層あるいはZnCdSSe層の成長の直前
に、一種類のIII族原子あるいはII族原子を含む半導体
薄膜層を挿入することを特徴とする。
In order to achieve the above object, a semiconductor heterostructure according to the present invention takes a sufficient waiting time immediately before the growth of an InGaAsP layer or a ZnCdSSe layer, and supplies the semiconductor heterostructure to the surface of the grown layer during the waiting time. In order to protect the growth layer surface from the group V or group VI atoms
A semiconductor thin film layer containing one kind of group III atom or group II atom is inserted immediately before the growth of the GaAsP layer or the ZnCdSSe layer.

【0042】本発明は、歪層とInGaAsP層、ある
いは歪層とZnCdSSe層との間に、歪層と同じV族
あるいはVI族組成をもつ格子整合層を挿入することを特
徴とする。また、V族あるいはVI族組成が共通な歪層と
無歪層の界面と、V族組成あるいはVI族組成の異なる格
子整合層間の界面とに分離させることを特徴とする半導
体ヘテロ構造を提供するものである
According to the present invention, there is provided a strain layer and an InGaAsP layer.
Or between the strained layer and the ZnCdSSe layer, the same V group as the strained layer.
Alternatively, it is preferable to insert a lattice matching layer having a group VI composition.
Sign. In addition, a strained layer having a common V or VI composition
The interface between the strain-free layer and the V-group or VI-group composition
It is intended to provide a semiconductor heterostructure characterized in that the semiconductor heterostructure is separated from the interface between the child matching layers .

【0043】すなわち、本発明は、基板と異なる格子定
数を有する第1のIII−V族化合物の歪半導体層、第1
の歪半導体層と同じV族組成を有する無歪の第2の半導
体層、一種類のIII族原子のみを含む第3の半導体層、
二種類以上のV族原子を含む第4の半導体層を順番にエ
ピタキシャル成長させた層構造を有することを特徴とす
る半導体ヘテロ構造を提供する。
That is, the present invention relates to a first strained III-V compound semiconductor layer having a lattice constant different from that of a substrate.
An unstrained second semiconductor layer having the same group V composition as the strained semiconductor layer, a third semiconductor layer containing only one type of group III atom,
A semiconductor heterostructure characterized by having a layer structure in which a fourth semiconductor layer containing two or more kinds of group V atoms is epitaxially grown in order.

【0044】さらに、本発明は、上記記載の半導体ヘテ
ロ構造における、基板と異なる格子定数を有する第1の
III−V族化合物の歪半導体層として、V族組成が共通
で、かつ歪量が異なる複数の歪半導体層を用いることを
特徴とする。
Further, according to the present invention, there is provided the semiconductor heterostructure according to the first aspect having a lattice constant different from that of the substrate.
As a strained semiconductor layer of a III-V compound, a plurality of strained semiconductor layers having the same group V composition and different amounts of strain are used.

【0045】さらにまた、本発明は、上記記載の半導体
ヘテロ構造における、一種類のIII族原子のみを含む半
導体層のIII族原子として、Inを用いることを特徴と
する。
Further, the present invention is characterized in that In is used as the group III atom of the semiconductor layer containing only one type of group III atom in the above-described semiconductor heterostructure.

【0046】そして、本発明は、基板とほぼ同じ格子定
数を有する無歪の第1のII−VI族化合物半導体層、一種
類のII族原子のみを含む1から5分子層厚の第2の半導
体層、二種以上のVI族原子を含む第3の半導体層を順番
にエピタキシャル成長させた層構造を有することを特徴
とする半導体ヘテロ構造を提供する。
Further, the present invention provides an unstrained first group II-VI compound semiconductor layer having substantially the same lattice constant as the substrate, and a second layer having a thickness of 1 to 5 molecular layers containing only one kind of group II atom. Provided is a semiconductor heterostructure having a layer structure in which a semiconductor layer and a third semiconductor layer containing two or more kinds of group VI atoms are sequentially epitaxially grown.

【0047】また、本発明は、基板と異なる格子定数を
有する第1のII−VI族化合物の歪半導体層、第1の歪半
導体層と同じVI族組成を有する無歪の第2の半導体層、
一種類のII族原子のみを含む第3の半導体層、二種類以
上のVI族原子を含む第4の半導体層を順番にエピタキシ
ャル成長させた層構造を有することを特徴とする半導体
ヘテロ構造を提供する。
The present invention also provides a strained semiconductor layer of a first II-VI compound having a lattice constant different from that of a substrate, and a non-strained second semiconductor layer having the same group VI composition as the first strained semiconductor layer. ,
Provided is a semiconductor heterostructure having a layer structure in which a third semiconductor layer containing only one kind of group II atom and a fourth semiconductor layer containing two or more kinds of group VI atoms are sequentially epitaxially grown. .

【0048】さらに、本発明は、上記記載の半導体ヘテ
ロ構造における、基板と異なる格子定数を有する第1の
II−VI族化合物の歪半導体層として、VI族組成が共通
で、かつ歪量が異なる複数の歪半導体層を用いることを
特徴とする。
Further, according to the present invention, there is provided the semiconductor heterostructure according to the first aspect having a lattice constant different from that of the substrate.
As a strained semiconductor layer of a II-VI compound, a plurality of strained semiconductor layers having the same group VI composition and different strain amounts are used.

【0049】[0049]

【作用】本発明の原理・作用を以下に説明する。InG
aAsP層あるいはZnCdSSe層の成長の直前で成
長を中断し、AsPあるいはSSeの照射を行い待機す
る時間を、AsPあるいはSSeの成長室で占める圧力
が定常状態に達するまでの時間とすることで、安定した
V族組成を有するInGaAsP層あるいは安定したVI
族組成を有するZnCdSSe層を成長させることがで
きる。
The principle and operation of the present invention will be described below. InG
The growth is interrupted immediately before the growth of the aAsP layer or the ZnCdSSe layer, and the irradiation and irradiation of AsP or SSe is stopped until the pressure occupying the growth chamber of the AsP or SSe reaches a steady state. InGaAsP layer with stable group V composition or stable VI
A ZnCdSSe layer having a group composition can be grown.

【0050】請求項に記載される本発明に係る半導体
ヘテロ構造では、InGaAsP層あるいはZnCdS
Se層の成長の前に、III族あるいはII族原子のみを含
む1から5分子層厚の半導体層を成長させる。例えば、
III族原子のみを含む半導体層としてはInPやInA
sが用いられ、II族原子のみを含む半導体層としてはC
dSeやCdSを用いられる。
[0050] In the semiconductor heterostructure according to the present invention as defined in claim 4, InGaAsP layer or ZnCdS
Before growing the Se layer, a semiconductor layer having a thickness of 1 to 5 molecular layers containing only Group III or Group II atoms is grown. For example,
As a semiconductor layer containing only group III atoms, InP or InA
s is used, and C is used as a semiconductor layer containing only group II atoms.
dSe or CdS is used.

【0051】InGaAsP層あるいはZnCdSSe
層の成長直前の界面待機時間中に成長表面に供給される
AsP原子あるいはSSe原子は、これらの半導体層に
吸収されるので、1から5分子層厚のInAsP層ある
いはCdSSe層が形成される。
InGaAsP layer or ZnCdSSe
AsP atoms or SSe atoms supplied to the growth surface during the interface waiting time immediately before the growth of the layer are absorbed by these semiconductor layers, so that an InAsP layer or a CdSSe layer having a thickness of 1 to 5 molecular layers is formed.

【0052】上記界面待機時間は、通常の成長条件で
は、20秒から80秒程度であり、その界面待機時間中
に成長表面に供給されるV族原子あるいはVI族原子がII
I族あるいはII族原子のみを含む半導体層を拡散して量
子井戸層に入り込み変成層を形成することを防ぐために
は、III族あるいはII族原子のみを含む半導体層の層厚
は1から5分子層厚が適切である。
The interface waiting time is about 20 seconds to 80 seconds under normal growth conditions, and the group V atoms or group VI atoms supplied to the growth surface during the interface waiting time are II seconds.
In order to prevent the semiconductor layer containing only group I or group II atoms from diffusing into the quantum well layer to form a metamorphic layer, the thickness of the semiconductor layer containing only group III or group II atoms is 1 to 5 molecules. The layer thickness is appropriate.

【0053】本発明に係る半導体ヘテロ構造は、1から
5分子層厚のInAsP層あるいはCdSSe層が格子
整合した半導体層とInGaAsP層あるいはZnCd
SSe層の間に挿入された特徴を有するため、格子整合
した半導体層とInGaAsP層あるいはZnCdSS
e層の両方の半導体層において組成変化した変成層を含
まない高品質の半導体ヘテロ構造が得られる。
The semiconductor heterostructure according to the present invention comprises a semiconductor layer in which an InAsP layer or a CdSSe layer having a thickness of 1 to 5 molecular layers is lattice-matched with an InGaAsP layer or a ZnCd layer.
Because of the feature inserted between the SSe layers, the lattice matched semiconductor layer and the InGaAsP layer or ZnCdSS
A high-quality semiconductor heterostructure that does not include a metamorphic layer whose composition has changed in both semiconductor layers of the e layer can be obtained.

【0054】請求項に記載される本発明に係る半導体
ヘテロ構造では、歪半導体層を歪InGaAs層とした
場合、歪InGaAs層とInGaAsP層との間に、
歪InGaAs層と同じV族組成をもつ格子整合のIn
GaAs層を挿入することにより、V族組成が同一の歪
InGaAs層と無歪InGaAs層との界面と、V族
組成は異なるが無歪のInGaAs層とInGaAsP
層の界面とに分離できるので、歪InGaAs層表面で
の成長中断待機による表面荒れを回避することができ
る。
In the semiconductor heterostructure according to the first aspect of the present invention, when the strained semiconductor layer is a strained InGaAs layer, a strained InGaAs layer and an InGaAsP layer are interposed between the strained InGaAs layer and the InGaAsP layer.
Lattice-matched In having the same group V composition as the strained InGaAs layer
By inserting the GaAs layer, the interface between the strained InGaAs layer and the unstrained InGaAs layer having the same V group composition, and the unstrained InGaAs layer and the InGaAsP layer having different V group compositions are different.
Since it can be separated from the interface of the layer, the surface roughness due to the standby for the growth interruption on the surface of the strained InGaAs layer can be avoided.

【0055】さらに、無歪InGaAs層の表面を、1
分子層のInAs層あるいは1から3nm厚のInP層
の保護層で覆うことにより、待機中の表面の劣化を防ぐ
ことができる。
Further, the surface of the strain-free InGaAs layer is
By covering with a protective layer of an InAs layer of a molecular layer or an InP layer having a thickness of 1 to 3 nm, deterioration of the surface during standby can be prevented.

【0056】InGaAsの表面に直接Pが供給される
と、Ga原子はAsよりPと結合しやすいため、InP
基板よりも格子定数が小さいInGaPが形成されて、
数十秒後には表面が荒れてしまい、その上に成長させる
InGaAsP層が劣化してしまう。ところが、InG
aAs表面をInのみを含む半導体層であるInAs層
あるいはInP層で覆うことにより、表面にAs、Pが
取り込まれても格子定数の変化が小さいので、表面荒れ
を防ぐことができる。
When P is supplied directly to the surface of InGaAs, Ga atoms are more easily bonded to P than As, so that InP
InGaP having a smaller lattice constant than the substrate is formed,
After several tens of seconds, the surface becomes rough, and the InGaAsP layer grown thereon deteriorates. However, InG
By covering the aAs surface with an InAs layer or an InP layer, which is a semiconductor layer containing only In, the change in lattice constant is small even when As and P are taken into the surface, so that surface roughness can be prevented.

【0057】そして、1から3nm厚のInP層の保護
層は数十秒から1分程度のAsP照射に耐えることがで
き、InGaAs格子整合挿入層上なので、V族組成が
安定するまでの時間、表面の平坦性を保ったまま、十分
にV族照射待機できる。また、界面待機時や成長時のR
HEED像を観察することにより、表面が劣化しない範
囲の保護層や挿入層の層厚の最適化が比較的容易に行え
る。
The protective layer of the InP layer having a thickness of 1 to 3 nm can withstand the irradiation of AsP for several tens of seconds to about 1 minute, and is on the InGaAs lattice matching insertion layer. It is possible to sufficiently wait for group V irradiation while maintaining the flatness of the surface. In addition, R at the time of interface standby or during growth
By observing the HEED image, it is possible to relatively easily optimize the thickness of the protective layer and the insertion layer in a range where the surface is not deteriorated.

【0058】本発明に係る半導体ヘテロ構造を歪InG
aAs層とInGaAsP層の半導体ヘテロ構造に適用
した場合、無歪InGaAs挿入層とInAsP保護層
が歪InGaAs層とInGaAsP層との間に挿入さ
れた特徴を有するため、歪InGaAs半導体層と無歪
InGaAs挿入層とInGaAsP層の半導体層にお
いて組成変化した変成層を含まず、界面が平坦な高品質
の半導体ヘテロ構造が得られる。
The semiconductor heterostructure according to the present invention has a strained InG
When applied to the semiconductor heterostructure of the aAs layer and the InGaAsP layer, the strain-free InGaAs insertion layer and the InAsP protective layer have a feature of being inserted between the strained InGaAs layer and the InGaAsP layer. A high-quality semiconductor heterostructure having a flat interface without a metamorphic layer having a changed composition in the semiconductor layer of the insertion layer and the InGaAsP layer is obtained.

【0059】請求項に記載の本発明に係るII−VI族化
合物半導体ヘテロ構造においても、請求項2記載のIII
−V族半導体ヘテロ構造と同様の作用効果を有するた
め、ヘテロ構造を構成する歪ZnCdSe半導体層と無
歪ZnCdSe挿入層とZnCdSSe層において組成
変化した変成層を含まず界面が平坦な高品質の半導体ヘ
テロ構造が得られる。
The II-VI compound semiconductor heterostructure according to the present invention according to the fifth aspect also provides the III-VI compound semiconductor heterostructure according to the second aspect.
A high-quality semiconductor having a flat interface without including a metamorphic layer whose composition has been changed in the strained ZnCdSe semiconductor layer, the unstrained ZnCdSe insertion layer, and the ZnCdSSe layer, which have the same function and effect as the group V semiconductor heterostructure. A heterostructure is obtained.

【0060】[0060]

【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
Embodiments of the present invention will be described below with reference to the drawings.

【0061】[実施形態1]本発明の第1の実施形態と
して、無歪のInGaAsウェル層とInGaAsP層
との間に1分子層厚のInAs(P)層を有することを
特徴とするヘテロ構造を用いたレーザ・ダイオード(L
D)を以下に説明する。図1に、本発明の第1の実施形
態に係るLDの断面層構造を示す。
[Embodiment 1] As a first embodiment of the present invention, a heterostructure characterized by having an InAs (P) layer having a thickness of one molecular layer between a strain-free InGaAs well layer and an InGaAsP layer. Laser diode (L
D) will be described below. FIG. 1 shows a sectional layer structure of an LD according to the first embodiment of the present invention.

【0062】図1を参照して、本実施形態に係るLD
は、n−InP基板2上のn−InPクラッド層3と、
層厚150nmで波長1.2μm組成のn−InGaA
sP光閉じ込め層4と、層厚50nmで波長1.2μm
組成のInGaAsPバリア層5と、層厚6nmの無歪
のInGaAsウェル層6と1分子層厚のInAs
(P)保護層7と層厚4nmで波長1.2μm組成のI
nGaAsPバリア層8と、を交互に4周期積層してな
る多重量子井戸活性層と、層厚50nmで波長1.2μ
m組成のInGaAsPバリア層5と、層厚150nm
で波長1.2μm組成のp−InGaAsP光閉じ込め
層9と、1.5μm厚のp−InPクラッド層10と、
0.2μm厚のp−InGaAsコンタクト層11と、
p電極12と、n電極1と、から成る。n型及びp型の
ドーピング濃度は約7×1017cm-3である。
Referring to FIG. 1, LD according to the present embodiment
Is an n-InP cladding layer 3 on an n-InP substrate 2,
N-InGaAs having a layer thickness of 150 nm and a wavelength of 1.2 μm
The sP light confinement layer 4 and a layer thickness of 50 nm and a wavelength of 1.2 μm
An InGaAsP barrier layer 5 having a composition, a strain-free InGaAs well layer 6 having a thickness of 6 nm, and InAs having a thickness of one molecular layer.
(P) The protective layer 7 and the I layer having a layer thickness of 4 nm and a wavelength of 1.2 μm
a multi-quantum well active layer in which nGaAsP barrier layers 8 are alternately laminated for four periods;
m InGaAsP barrier layer 5 having a thickness of 150 nm
A p-InGaAsP light confinement layer 9 having a wavelength of 1.2 μm and a p-InP cladding layer 10 having a thickness of 1.5 μm;
A 0.2 μm thick p-InGaAs contact layer 11,
It comprises a p-electrode 12 and an n-electrode 1. The n-type and p-type doping concentrations are about 7 × 10 17 cm −3 .

【0063】例えば、このLDを、ガスソースMBE法
で作製した場合、無歪のInGaAsウェル層6を成長
し、AsとGaの供給を止め、1原子層分のInを供給
し、残留AsとInでInAs層7を形成した後、1.
2μm組成のInGaAsPバリア層8を成長させるた
めのAsとPを、それらの圧力が安定するまで20秒か
ら70秒間程度供給し続ける。
For example, when this LD is manufactured by the gas source MBE method, a strain-free InGaAs well layer 6 is grown, the supply of As and Ga is stopped, In is supplied for one atomic layer, and the residual As is removed. After forming the InAs layer 7 with In,
As and P for growing the InGaAsP barrier layer 8 having a composition of 2 μm are continuously supplied for about 20 to 70 seconds until their pressure is stabilized.

【0064】この成長中断待機中に、InAs層7はP
原子を取り込み、1分子層厚のInAs(P)保護層7
を形成する。
During this growth interruption standby, the InAs layer 7
Incorporation of atoms, InAs (P) protective layer 7 with one molecular layer thickness
To form

【0065】本実施形態に係るLDにおいて、各層の層
厚、InGaAsP層の組成、量子井戸の数、あるいは
ドーピング濃度は、上記の値に限定されるものではな
い。それらの要素を適宜変えることにより、発振波長等
の異なる特性を有するLDが得られる。
In the LD according to the present embodiment, the thickness of each layer, the composition of the InGaAsP layer, the number of quantum wells, or the doping concentration is not limited to the above values. By appropriately changing those elements, an LD having different characteristics such as an oscillation wavelength can be obtained.

【0066】[実施形態2]次に、本発明の第2の実施
形態を説明する。本発明の第2の実施形態は、図1を参
照して説明した前記第1の実施形態に係るLDにおける
1分子層厚のInAs(P)保護層7の代わりに、2分
子層厚のInP(As)保護層を備えたヘテロ構造を備
えたLDである。これ以外は、前記第1の実施形態と同
様の構造とされている。但し、InP層は格子整合層で
あり、層厚を大きくしても結晶の劣化は引き起こさない
ので、本実施形態のLDにおいて、InP(As)保護
層7の層厚は、2分子層に限らず、待機時間の大きさに
応じて、適切な層厚のInP(As)保護層を形成する
ものとする。
[Embodiment 2] Next, a second embodiment of the present invention will be described. A second embodiment of the present invention is different from the LD according to the first embodiment described with reference to FIG. (As) An LD having a heterostructure provided with a protective layer. Except for this, the structure is the same as that of the first embodiment. However, since the InP layer is a lattice matching layer and does not cause crystal deterioration even if the layer thickness is increased, the layer thickness of the InP (As) protective layer 7 in the LD of this embodiment is limited to two molecular layers. Instead, an InP (As) protective layer having an appropriate thickness is formed according to the length of the standby time.

【0067】例えば、このLDをガスソースMBE法で
作製した場合、無歪のInGaAsウェル層6を成長
し、AsとGaとInの供給を止め、Pを導入し、2原
子層分のInを供給し、InP層を形成した後、1.2
μm組成のInGaAsPバリア層8を成長させるため
のAsとPを、それらのビーム強度が安定するまで20
秒から70秒間程度供給し続ける。この成長中断待機時
に、InP層はAs原子を取り込み、InP(As)保
護層7を形成する。
For example, when this LD is manufactured by a gas source MBE method, a strain-free InGaAs well layer 6 is grown, supply of As, Ga, and In is stopped, P is introduced, and In for two atomic layers is introduced. After supplying and forming the InP layer, 1.2
As and P for growing the InGaAsP barrier layer 8 having a composition of μm are increased by 20 until their beam intensity becomes stable.
The supply is continued for about seconds to 70 seconds. During the interruption of the growth, the InP layer takes in As atoms to form the InP (As) protective layer 7.

【0068】本実施形態のLDは、無歪のInGaAs
ウェル層6とInGaAsP層8との間にInP(A
s)層を有することを特徴とするLDであり、それ以外
の要素である各層の層厚、InGaAsP層の組成、量
子井戸の数、あるいはドーピング濃度は、特に限定され
ない。それらの要素を変えることで、発振波長等の異な
る特性を有するLDが得られる。
The LD of the present embodiment is made of unstrained InGaAs.
InP (A) is placed between the well layer 6 and the InGaAsP layer 8.
s) An LD characterized by having a layer, and the other elements such as the thickness of each layer, the composition of the InGaAsP layer, the number of quantum wells, and the doping concentration are not particularly limited. By changing those factors, an LD having different characteristics such as an oscillation wavelength can be obtained.

【0069】以下に、二種以上の上のV族原子を含む半
導体層を成長させる直前のヘテロ界面での、二種以上の
V族原子のみを供給したまま待機している待機時間、お
よび一種類のIII族原子のみを含む半導体層の層厚を、
四重極質量分析装置と反射高エネルギ電子回折(RHE
ED)装置を用いて、最適化させる方法について詳述す
る。
The following describes the waiting time at the hetero interface immediately before growing the semiconductor layer containing two or more kinds of upper group V atoms while only two or more kinds of V group atoms are supplied. The layer thickness of the semiconductor layer containing only group III atoms
Quadrupole mass spectrometer and reflection high energy electron diffraction (RHE)
An optimization method using an ED) device will be described in detail.

【0070】MBE装置において、LDに用いる二種以
上のV族原子を含むInGaAsP等の半導体層を成長
させ、四重極質量分析装置で、成長室に導入されたAs
及びPの四重極質量分析装置の測定信号強度の時間的変
化を測定する。
In the MBE apparatus, a semiconductor layer such as InGaAsP containing two or more kinds of V group atoms used for LD is grown, and As introduced into the growth chamber by a quadrupole mass spectrometer.
And the quadrature mass spectrometers P and P are used to measure the temporal change in the measured signal intensity.

【0071】AsとPを成長室に導入してから、Asと
Pの測定信号強度が定常状態に達するまでのV族組成安
定化時間を測定する。通常、V族組成安定化時間は、2
0秒から70秒位の時間である。但し、実験は基板温度
を一定に保って行う。
After the introduction of As and P into the growth chamber, the group V composition stabilization time from when the measured signal intensity of As and P reaches a steady state is measured. Usually, the group V composition stabilization time is 2
The time is about 0 to 70 seconds. However, the experiment is performed while keeping the substrate temperature constant.

【0072】次に、InGaAsPを成長する前に、格
子整合したInGaAsを成長させた後、1分子層のI
nAs保護層あるいは数nmのInP保護層を成長さ
せ、InAsあるいはInP表面で成長中断し、その表
面にAsPを供給し照射待機する。InAsあるいはI
nP表面をRHEED装置で観察すると、2×4のV族
安定化表面を示唆するRHEEDパターンが見られる。
Next, before growing InGaAsP, a lattice-matched InGaAs is grown, and then one molecular layer of IGaAs is grown.
An nAs protective layer or a several nm InP protective layer is grown, growth is interrupted on the InAs or InP surface, AsP is supplied to the surface and irradiation is waited. InAs or I
Observation of the nP surface with a RHEED device reveals a RHEED pattern suggesting a 2 × 4 group V stabilized surface.

【0073】上記で得られたV族組成安定化時間を参照
にして、V族照射待機時間を決める。そして、所定のV
族照射待機時間が経過した後、InGaAsP層を成長
させる。
The group V irradiation standby time is determined with reference to the group V composition stabilization time obtained above. And a predetermined V
After elapse of the group irradiation standby time, an InGaAsP layer is grown.

【0074】RHEEDパターンがストリーク・パター
ンから3次元成長を示すポッティ・パターンに変化し始
めたら、InGaAsP成長を中止し、InPを成長さ
せて界面を回復させる。
When the RHEED pattern starts to change from a streak pattern to a potty pattern showing three-dimensional growth, growth of InGaAsP is stopped, and InP is grown to recover the interface.

【0075】RHEEDのスペキュラービームの強度を
観測し、RHEED振動が得られたら、2次元成長が実
現しているので、成長面の回復の目安になる。成長面が
回復したら、再び格子整合したInGaAsを成長させ
て、上記の実験を繰り返す。このようにして、RHEE
Dパターンがストリーク・パターンを維持するようなV
族照射待機時間を求める。
When the intensity of the RHEED specular beam is observed and RHEED oscillation is obtained, two-dimensional growth is realized, which is a measure of recovery of the growth surface. When the growth surface recovers, the lattice-matched InGaAs is grown again, and the above experiment is repeated. In this way, RHEE
V such that the D pattern maintains the streak pattern
Calculate the waiting time for tribal irradiation.

【0076】求められたV族照射待機時間は、待機中に
成長開始表面が3次元化することでその後成長するIn
GaAsP層が3次元成長してしまわない時間である。
The V-group irradiation standby time obtained is determined by the fact that the growth start surface is made three-dimensional during the standby, and the In
This is a time during which the GaAsP layer does not grow three-dimensionally.

【0077】最適なV族照射待機時間が求められない場
合には、InP保護層の層厚を変えて、最適なV族照射
待機時間を求める。以下の実施形態にて説明される、無
歪InGaAs挿入層の層厚も同様に最適化させる。
If the optimum V group irradiation standby time cannot be obtained, the optimum V group irradiation standby time is obtained by changing the thickness of the InP protective layer. The layer thickness of the strain-free InGaAs insertion layer described in the following embodiments is also optimized.

【0078】また、二種以上のVI族原子を含むII−VI族
半導体層のヘテロ成長の場合も同様にして待機時間を最
適化できる。
In the case of hetero-growth of a II-VI semiconductor layer containing two or more kinds of VI atoms, the waiting time can be optimized in the same manner.

【0079】[実施形態3]図2は、本発明の第3の実
施形態に係るLDの断面層構造を示す図である。本実施
形態は、歪InGaAsウェル層とInGaAsPバリ
ア層との間に無歪のInGaAsウェル層と1分子層厚
のInAs(P)層を有することを特徴とするヘテロ構
造を備えたものであり、発振波長1.8から2.1μm
帯のLDである。
[Embodiment 3] FIG. 2 is a diagram showing a sectional layer structure of an LD according to a third embodiment of the present invention. The present embodiment has a heterostructure characterized by having an unstrained InGaAs well layer and a one-molecule-thick InAs (P) layer between a strained InGaAs well layer and an InGaAsP barrier layer. Oscillation wavelength 1.8 to 2.1 μm
This is the LD of the band.

【0080】図2を参照して、本実施形態に係るLD
は、n−InP基板22上のn−InPクラッド層23
と、層厚150nmで波長1.3μm組成のn−InG
aAsP光閉じ込め層24と、層厚50nmで波長1.
3μm組成のInGaAsPバリア層25と、層厚7n
mの1.5%圧縮歪のInGaAsウェル層26と層厚
2nmの無歪のInGaAsスペーサ層27と1分子層
厚のInAs(P)保護層28と層厚10nmで波長
1.3μm組成のInGaAsPバリア層29とを交互
に3周期積層してなる多重量子井戸活性層と、層厚50
nmで波長1.3μm組成のInGaAsPバリア層2
5と、層厚150nmで波長1.3μm組成のp−In
GaAsP光閉じ込め層30と、1.8μm厚のp−I
nPクラッド層31と、0.2μm厚のp−InGaA
sコンタクト層32と、p電極33と、n電極21と、
から成る。
Referring to FIG. 2, LD according to the present embodiment
Is the n-InP cladding layer 23 on the n-InP substrate 22
And n-InG having a layer thickness of 150 nm and a wavelength of 1.3 μm.
aAsP light confinement layer 24 and a wavelength of 1.
InGaAsP barrier layer 25 having a composition of 3 μm and a thickness of 7 n
m, an InGaAs well layer 26 having a compressive strain of 1.5%, a non-strained InGaAs spacer layer 27 having a layer thickness of 2 nm, an InAs (P) protective layer 28 having a thickness of one molecular layer, and InGaAsP having a layer thickness of 10 nm and a composition of 1.3 μm. A multiple quantum well active layer in which barrier layers 29 are alternately stacked for three periods;
InGaAsP barrier layer 2 having a composition of 1.3 μm wavelength in nm
5 and p-In having a layer thickness of 150 nm and a wavelength of 1.3 μm.
GaAsP light confinement layer 30 and 1.8 μm thick p-I
nP cladding layer 31 and 0.2 μm thick p-InGaAs
an s-contact layer 32, a p-electrode 33, an n-electrode 21,
Consists of

【0081】例えば、このLDをガスソースMBE法で
作製した場合、1.5%圧縮歪のInGaAsウェル層
26を成長し、界面待機無しで、無歪のInGaAsス
ペーサ層27を成長させ、AsとGaの供給を止め、1
原子層分のInを供給し、残留AsとInでInAs層
を形成した後、1.3μm組成のInGaAsPバリア
層29を成長させるためのAsとPを、それらの圧力が
安定するまで20秒から70秒間程度供給し続ける。こ
の成長中断待機時に、InAs層はP原子を取り込み、
1分子層厚のInAs(P)保護層28を形成する。
For example, when this LD is manufactured by the gas source MBE method, a 1.5% compressive strained InGaAs well layer 26 is grown, and a non-strained InGaAs spacer layer 27 is grown without an interface standby, and the As Stop supplying Ga
After supplying In for an atomic layer and forming an InAs layer with residual As and In, As and P for growing an InGaAsP barrier layer 29 having a composition of 1.3 μm are reduced from 20 seconds until their pressure is stabilized. Supply is continued for about 70 seconds. During this growth interruption standby, the InAs layer takes in P atoms,
An InAs (P) protective layer 28 having a thickness of one molecular layer is formed.

【0082】[実施形態4]本発明の第4の実施形態に
係るLDは、前記第3の実施形態に係るLDの1分子層
厚のInAs(P)保護層28の代わりに、InP(A
s)保護層を備えたヘテロ構造を備えたものであり、こ
れ以外の構成は、前記第3の実施形態と同様の構造とさ
れる。
[Fourth Embodiment] An LD according to a fourth embodiment of the present invention is different from the LD according to the third embodiment in that an InP (A) protective layer 28 having a thickness of one molecular layer is replaced with an InP (A).
s) A heterostructure having a protective layer is provided, and the other structure is the same as that of the third embodiment.

【0083】例えば、このLDをガスソースMBE法で
作製した場合、1.5%圧縮歪のInGaAsウェル層
26を成長し、界面待機無しで、無歪のInGaAsス
ペーサ層27を成長させ、AsとGaの供給を止め、P
を導入し、1原子層分のInを供給し、InP層を形成
した後、1.3μm組成のInGaAsPバリア層29
を成長させるためのAsとPを、それらの圧力が安定す
るまで20秒から70秒間程度供給し続ける。
For example, when this LD is manufactured by the gas source MBE method, an InGaAs well layer 26 having a 1.5% compressive strain is grown, and a non-strained InGaAs spacer layer 27 is grown without an interface standby, and the As and Al layers are grown. Stop supply of Ga, P
Is introduced, one atomic layer of In is supplied, and an InP layer is formed, and then an InGaAsP barrier layer 29 having a composition of 1.3 μm is formed.
Are continued to be supplied for about 20 to 70 seconds until the pressure stabilizes.

【0084】この成長中断待機時に、InP層はAs原
子を取り込み、1分子層厚のInP(As)保護層を形
成する。但し、InP層は格子整合層であり、層厚を大
きくしても結晶の劣化を引き起こさないので、第4の実
施例のLDにおいて、InP(As)保護層の層厚は、
1分子層に限らず、待機時間の大きさに応じて、適切な
層厚のInP(As)保護層を形成するものとする。
During the standby for the interruption of the growth, the InP layer takes in As atoms to form an InP (As) protective layer having a thickness of one molecular layer. However, since the InP layer is a lattice matching layer and does not cause crystal deterioration even if the layer thickness is increased, the thickness of the InP (As) protective layer in the LD of the fourth embodiment is:
An InP (As) protective layer having an appropriate thickness is formed according to the size of the waiting time, not limited to one molecular layer.

【0085】[実施形態5]図3は、本発明の第5の実
施形態に係るLDの断面層構造を示す図である。本実施
形態に係るLDは、InAs層と歪InGaAs層から
成る歪量子井戸層を有し、かつ歪量子井戸層とInGa
AsPバリア層との間に無歪のInGaAsスペーサ層
と1分子層厚のInAs(P)層を有することを特徴と
するヘテロ構造を備えたものであり、発振波長1.8か
ら2.1μm帯のLDである。
[Fifth Embodiment] FIG. 3 is a diagram showing a sectional layer structure of an LD according to a fifth embodiment of the present invention. The LD according to the present embodiment has a strained quantum well layer composed of an InAs layer and a strained InGaAs layer.
It has a heterostructure characterized by having a strain-free InGaAs spacer layer and a one-molecule-thick InAs (P) layer between an AsP barrier layer and an oscillation wavelength band of 1.8 to 2.1 μm. LD.

【0086】図3を参照して、本実施形態に係るLD
は、n−InP基板41上のn−InPクラッド層42
と、層厚150nmで波長1.3μm組成のn−InG
aAsP光閉じ込め層43と、層厚50nmで波長1.
3μm組成のInGaAsPバリア層44と、2分子層
厚のIn組成0.8の歪InGaAs層45と6分子層
厚のInAsウェル層46と2分子層厚のIn組成0.
8の歪InGaAs層47と層厚2nmの無歪のInG
aAsスペーサ層48と1分子層厚のInAs(P)保
護層49と層厚10nmで波長1.3μm組成のInG
aAsPバリア層50とを交互に2周期積層してなる多
重量子井戸活性層と、層厚50nmで波長1.3μm組
成のInGaAsPバリア層44と、層厚150nmで
波長1.3μm組成のp−InGaAsP光閉じ込め層
51と、2.0μm厚のp−InPクラッド層52と、
0.2μm厚のp−InGaAsコンタクト層53と、
p電極54と、n電極40とから成る。
Referring to FIG. 3, LD according to the present embodiment
Represents an n-InP cladding layer 42 on an n-InP substrate 41.
And n-InG having a layer thickness of 150 nm and a wavelength of 1.3 μm.
aAsP light confinement layer 43, layer thickness 50 nm and wavelength 1.
An InGaAsP barrier layer 44 having a composition of 3 μm, a strained InGaAs layer 45 having a thickness of 0.8 and a thickness of 2 molecular layers, an InAs well layer 46 having a thickness of 6 molecular layers, and an In composition having a thickness of 2 molecular layers of 0.1 μm
8 strained InGaAs layer 47 and 2 nm thick strain-free InG
aAs spacer layer 48, InAs (P) protective layer 49 having a thickness of one molecular layer, and InG having a thickness of 10 nm and a composition of 1.3 μm.
a multiple quantum well active layer formed by alternately laminating an aAsP barrier layer 50 for two periods, an InGaAsP barrier layer 44 having a layer thickness of 50 nm and a composition of 1.3 μm, and a p-InGaAsP layer having a layer thickness of 150 nm and a composition of 1.3 μm. A light confinement layer 51, a 2.0 μm thick p-InP cladding layer 52,
A 0.2 μm thick p-InGaAs contact layer 53;
It comprises a p-electrode 54 and an n-electrode 40.

【0087】本実施形態に係るLDの作製方法は、前記
第3の実施形態のLDの場合と同様である。但し、In
Asは成長条件に敏感であるので、例えば、成長速度は
1μm/h、成長温度は440℃、V/III比20の成
長条件で成長させる。
The method of manufacturing an LD according to the present embodiment is the same as that of the LD according to the third embodiment. Where In
As is sensitive to growth conditions, for example, As is grown under growth conditions of a growth rate of 1 μm / h, a growth temperature of 440 ° C., and a V / III ratio of 20.

【0088】In組成0.8の歪InGaAs層45
は、2.5%圧縮歪のInAs層と無歪のInGaAs
との急激な格子定数変化を緩和させることで、InAs
の3次元成長を防止するという作用効果がある。
A strained InGaAs layer 45 having an In composition of 0.8
Is a 2.5% compressive strained InAs layer and an unstrained InGaAs layer.
By relieving a sudden change in lattice constant with InAs,
Has the effect of preventing three-dimensional growth.

【0089】[実施形態6]本発明の第6の実施形態に
係るLDは、前記第5の実施形態に係るLDの1分子層
厚のInAs(P)保護層49の代わりに、InP(A
s)保護層を備えたヘテロ構造を有するものであり、こ
れ以外は前記第5の実施形態と同様の構造とされる。本
実施形態に係るLDは、前記第4、第5の実施形態に係
るLDと同様にして作製できる。
[Embodiment 6] An LD according to a sixth embodiment of the present invention is different from the LD according to the fifth embodiment in that an InAs (P) protective layer 49 having a thickness of one molecular layer is replaced with InP (A).
s) It has a heterostructure provided with a protective layer, and otherwise has the same structure as the fifth embodiment. The LD according to this embodiment can be manufactured in the same manner as the LD according to the fourth and fifth embodiments.

【0090】以上においては、III−V族化合物半導体
レーザに本発明を適用した場合の実施の形態を説明した
が、以下に、本発明をII−VI族化合物半導体レーザに適
用した実施の形態について説明する。
In the above, an embodiment in which the present invention is applied to a III-V compound semiconductor laser has been described. Hereinafter, an embodiment in which the present invention is applied to a II-VI compound semiconductor laser will be described. explain.

【0091】III−V族化合物半導体のInGaAsP
に対応する、II−VI族化合物半導体の材料は、CdZn
SeSである。InP基板上の化合物半導体レーザにお
いては、III−V族化合物半導体レーザを構成するIn
GaAsP系の各材料において、InをCdに、Gaを
Znに、AsをSeに、PをSに、それぞれ置き換える
ことで、III−V族化合物LDに対応した構造のII−VI
化合物LDを構成することができる。
III-V compound semiconductor InGaAsP
The material of the II-VI group compound semiconductor corresponding to
SeS. In a compound semiconductor laser on an InP substrate, In which forms a III-V group compound semiconductor laser,
By replacing In with Cd, Ga with Zn, As with Se, and P with S in each of the GaAsP-based materials, II-VI having a structure corresponding to the III-V compound LD can be obtained.
Compound LD can be constituted.

【0092】[実施形態7]本発明の第7の実施形態
は、無歪のZnCdSe層とZnCdSeS層との間に
1分子層厚のCdSe(S)保護層を有するヘテロ構造
をもつInP基板上のLDである。図4に、本発明の第
7の実施形態に係るLDの断面層構造を示す。
[Embodiment 7] A seventh embodiment of the present invention is based on an InP substrate having a heterostructure having a one-molecule-thick CdSe (S) protective layer between an unstrained ZnCdSe layer and a ZnCdSeS layer. LD. FIG. 4 shows a sectional layer structure of an LD according to a seventh embodiment of the present invention.

【0093】図4を参照して、本実施形態に係るLD
は、n−InP基板61上のn−InPバッファー層6
2と、n−InGaAsバッファー層63と、n−Mg
ZnCdSeクラッド層64と、層厚50nmの無歪の
n−ZnCdSSe光閉じ込め層65と、層厚10nm
の無歪のn−ZnSSeバリア層66と、層厚6nmの
無歪のZnCdSeウェル層67と1分子層厚のCdS
e(S)保護層68と層厚4nmの無歪のn−ZnCd
SSeバリア層69とを交互に4周期積層した多重量子
井戸活性層と、層厚10nmの無歪のn−ZnCdSS
eバリア層66と、層厚50nmの無歪のp−ZnCd
SSe光閉じ込め層70と、p−MgZnCdSeクラ
ッド層71と、0.2μm厚のp−ZnCdSeコンタ
クト層72と、p電極73と、n電極60と、から成
る。
Referring to FIG. 4, LD according to the present embodiment
Is the n-InP buffer layer 6 on the n-InP substrate 61.
2, n-InGaAs buffer layer 63, n-Mg
A ZnCdSe cladding layer 64, a 50 nm thick non-strained n-ZnCdSSe light confinement layer 65, and a 10 nm thick layer
Strain-free n-ZnSSe barrier layer 66, a 6-nm-thick strain-free ZnCdSe well layer 67 and a one-molecule-thick CdS
e (S) protective layer 68 and 4 nm thick non-strained n-ZnCd
A multiple quantum well active layer in which four SSe barrier layers 69 are alternately stacked, and a non-strained n-ZnCdSS having a thickness of 10 nm
e barrier layer 66 and a 50-nm-thick strain-free p-ZnCd
It comprises an SSe light confinement layer 70, a p-MgZnCdSe cladding layer 71, a 0.2 μm thick p-ZnCdSe contact layer 72, a p-electrode 73, and an n-electrode 60.

【0094】n型及びp型のドーピング濃度は、約7×
1017cm-3である。無歪のZnCdSeウェル層67
の組成は、Zn0.48Cd0.52Seの波長640nmに相
当する組成である。また、無歪のZnCdSSeの光閉
じ込め層65、70及びバリア層66、69の組成はZ
0.10Cd0.90.66Se0.34の波長590nmに相当
する組成である。さらに、n及びp型のMgZnCdS
eクラッド層64及び71の組成は、Mg0.27Zn0.37
Cd0.36Seの波長500nmに相当する組成である。
The n-type and p-type doping concentrations are about 7 ×
10 17 cm -3 . Unstrained ZnCdSe well layer 67
Is a composition corresponding to a wavelength of 640 nm of Zn 0.48 Cd 0.52 Se. The composition of the unconfined ZnCdSSe light confinement layers 65 and 70 and the barrier layers 66 and 69 is Z
The composition corresponds to a wavelength of 590 nm of n 0.10 Cd 0.9 S 0.66 Se 0.34 . Further, n- and p-type MgZnCdS
The composition of the e-cladding layers 64 and 71 is Mg 0.27 Zn 0.37
This is a composition corresponding to a wavelength of 500 nm of Cd 0.36 Se.

【0095】本実施形態に係るLDをMBE法で作製し
た場合、無歪のZnCdSeウェル層67を成長し、S
eとZnの供給を止め、1原子層分のCdを供給し、残
留SeとCdでCdSe層を形成した後、無歪のZnC
dSSeバリア層69を成長させるためのSeとSを、
それらの圧力が安定するまで30秒から90秒間程度供
給し続ける。この成長中断待機時に、CdSe層はS原
子を取り込み、1分子層厚のCdSe(S)保護層68
を形成する。
When the LD according to this embodiment is manufactured by the MBE method, an unstrained ZnCdSe well layer 67 is grown,
After stopping the supply of e and Zn, supplying Cd for one atomic layer, forming a CdSe layer with residual Se and Cd,
Se and S for growing the dSSe barrier layer 69 are:
Supply is continued for about 30 to 90 seconds until the pressure is stabilized. At the time of standby for the growth interruption, the CdSe layer takes in S atoms and the CdSe (S) protective layer 68 having a thickness of one molecular layer.
To form

【0096】但し、本発明をII−VI族化合物半導体レー
ザに適用した本実施形態あるいは以下に記載される実施
形態において、LDを構成する各半導体層の層厚や組
成、例えば無歪のZnCdSSe層の組成あるいはMg
ZnCdSe層のクラッド層の組成、あるいは量子井戸
数やドーピング濃度、等の構成要素を規定する数値は、
上記の数値に限定されない。そして、これらの構成要素
を規定する数値を変えることで、赤色、オレンジ色、黄
色、緑色、青色等の可視光のLDが得られる。
However, in this embodiment or the embodiment described below in which the present invention is applied to a II-VI compound semiconductor laser, the layer thickness and composition of each semiconductor layer constituting the LD, for example, a strain-free ZnCdSSe layer Composition or Mg
Numerical values defining constituents such as the composition of the cladding layer of the ZnCdSe layer or the number of quantum wells and the doping concentration are as follows:
It is not limited to the above numerical values. Then, by changing the numerical values defining these components, an LD of visible light such as red, orange, yellow, green, and blue can be obtained.

【0097】また、本実施形態あるいは以下に記載され
る実施形態において、LDの光閉じ込め層あるいはバリ
ア層は、InP基板に格子整合した無歪のZnCdSS
e層に限定されず、CdSSe層、あるいはZnSeT
e層やZnCdSeTe層を代わりに用いても良い。ま
た、LDのクラッド層においても、InP基板に格子整
合した無歪のMgZnCdSe層に限定されず、無歪の
MgCdSSe層、あるいは無歪のMgZnCdSSe
層、MgZnSeTe層あるいはそれらの組み合わせで
構成される層を代わりに用いても良い。
In this embodiment and the embodiments described below, the light confinement layer or barrier layer of the LD is a strain-free ZnCdSS lattice-matched to the InP substrate.
e layer, not limited to CdSSe layer or ZnSeT
An e layer or a ZnCdSeTe layer may be used instead. Also, the cladding layer of the LD is not limited to the unstrained MgZnCdSe layer lattice-matched to the InP substrate, but is also an unstrained MgCdSSe layer or an unstrained MgZnCdSSe layer.
Alternatively, a layer composed of a layer, a MgZnSeTe layer, or a combination thereof may be used.

【0098】例えば、InP基板に格子整合したSe、
Sを含む代表的な3元半導体層の組成は、Zn0.48Cd
0.52Se、CdS0.83Se0.17、Mg0.9Zn0.1Se、
MgS0.08Se0.92であり、InP基板に格子整合した
無歪の4元の組成は、これらの3元の組成を組み合わせ
て得られる。
For example, Se lattice-matched to an InP substrate,
The composition of a typical ternary semiconductor layer containing S is Zn 0.48 Cd
0.52 Se, CdS 0.83 Se 0.17 , Mg 0.9 Zn 0.1 Se,
An unstrained quaternary composition of MgS 0.08 Se 0.92 lattice-matched to the InP substrate is obtained by combining these ternary compositions.

【0099】すなわち、LDの光閉じ込め層あるいはバ
リア層に用いられる無歪のZnCdSSe層の組成は、
(Zn0.48Cd0.52Se)X(CdS0.83Se0.171-X
で表され、LDのクラッド層に用いられる無歪のMgZ
nCdSw層の組成は、(Mg0.9Zn0.1Se)X(Z
0.48Cd0.52Se)1-Xで、無歪のMgCdSSe層
の組成は、(MgS0.08Se0.92X(CdS0.83Se
0.171-Xで、無歪のMgZnCdSSe層の組成は、
(MgS0.08Se0.92X(Zn0.48Cd0.52
e)1-X、あるいは(Mg0.9Zn0.1Se)X(CdS
0.83Se0.171-Xでそれぞれ表される。
That is, the composition of the strain-free ZnCdSSe layer used for the light confinement layer or the barrier layer of the LD is as follows:
(Zn 0.48 Cd 0.52 Se) X (CdS 0.83 Se 0.17 ) 1-X
And the unstrained MgZ used for the LD cladding layer
The composition of the nCdSw layer is (Mg 0.9 Zn 0.1 Se) x (Z
The composition of the non-strained MgCdSSe layer with n 0.48 Cd 0.52 Se) 1-X is (MgS 0.08 Se 0.92 ) X (CdS 0.83 Se
0.17 ) The composition of the 1-X , unstrained MgZnCdSSe layer is:
(MgS 0.08 Se 0.92 ) X (Zn 0.48 Cd 0.52 S
e) 1-X or (Mg 0.9 Zn 0.1 Se) x (CdS
0.83 Se 0.17 ) Represented by 1-X .

【0100】[実施形態8]本発明の第8の実施形態に
係るLDは、前記第7の実施形態に係るLDの1分子層
厚のCdSe(S)保護層68の代わりにCdS(S
e)保護層を備えたヘテロ構造をもち、これ以外は前記
第7の実施形態と同様の構造とされる。但し、CdS層
は、比較的にInP基板と格子整合性が良いので、第8
の実施例のLDにおいて、CdS(Se)保護層の層厚
は、1分子層に限定せず、待機時間の大きさに応じて、
適切な層厚のCdS(Se)保護層を形成するものとす
る。
[Eighth Embodiment] An LD according to an eighth embodiment of the present invention is different from the LD according to the seventh embodiment in that a CdSe (S) protective layer 68 having a thickness of one molecular layer is replaced by CdS (S).
e) It has a heterostructure provided with a protective layer, and otherwise has the same structure as the seventh embodiment. However, since the CdS layer has relatively good lattice matching with the InP substrate,
In the LD of the embodiment, the thickness of the CdS (Se) protective layer is not limited to one molecular layer, but may be determined according to the magnitude of the waiting time.
A CdS (Se) protective layer having an appropriate thickness is to be formed.

【0101】本実施形態に係るLDをMBE法で作製す
る場合、無歪のZnCdSeウェル層67を成長し、Z
nとCdの供給を止め、SeからSに切り替えて、1原
子層分のCdを供給し、CdS層を形成した後、成長を
中断し、無歪のZnCdSSeバリア層69を成長させ
るためのSeとSを、それらの圧力が安定するまで30
秒から90秒間程度供給し続ける。この成長中断待機時
に、CdS層はSe原子を取り込み、1分子層厚のCd
S(Se)保護層を形成する。
When the LD according to the present embodiment is manufactured by the MBE method, an unstrained ZnCdSe well layer 67 is grown,
After stopping the supply of n and Cd, switching from Se to S, supplying Cd for one atomic layer, forming a CdS layer, suspending the growth, and growing Se for growing the strain-free ZnCdSSe barrier layer 69. And S until the pressure stabilizes
Supply is continued for about 90 to 90 seconds. During this growth interruption standby, the CdS layer takes in Se atoms and the CdS layer has a thickness of one molecular layer.
An S (Se) protective layer is formed.

【0102】単体のSは非常に蒸気圧が高く、通常のク
ヌーセンセルでは制御が難しいため、例えばZnS等の
化合物の原料を用い蒸気圧を下げて供給しているが、こ
れでは、Znを供給せずにSのみを供給することはでき
ない。
Since S alone has a very high vapor pressure and is difficult to control with a normal Knudsen cell, for example, a raw material of a compound such as ZnS is used to supply S at a reduced vapor pressure. It is not possible to supply only S without doing so.

【0103】本実施形態のような、Sのみの安定な供給
制御は、S固体原料を充填したニードル・バルブ・クラ
ッキングセルを用いるか、あるいはH2S等のガス原料
をクラッキングして、Sのみの供給制御を行うことで実
現できる。
As in the present embodiment, stable supply control of only S is performed by using a needle valve cracking cell filled with S solid raw material, or by cracking a gas raw material such as H 2 S, It can be realized by controlling the supply of.

【0104】[実施形態9]本発明の第9の実施形態に
係るLDは、歪ZnCdSeウェル層とZnCdSSe
バリア層との間に、無歪のZnCdSeスペーサ層と1
分子層厚のCdSe(S)層を有することを特徴とする
ヘテロ構造をもつInP基板上のLDである。図5に、
本発明の第9の実施形態に係るLDの断面層構造を示
す。
[Embodiment 9] An LD according to a ninth embodiment of the present invention comprises a strained ZnCdSe well layer and a ZnCdSSe.
A non-strained ZnCdSe spacer layer and 1
An LD on an InP substrate having a heterostructure characterized by having a CdSe (S) layer with a molecular layer thickness. In FIG.
14 shows a sectional layer structure of an LD according to a ninth embodiment of the present invention.

【0105】図5を参照して、本実施形態に係るLD
は、n−InP基81上のn−InPバッファー層82
と、n−InGaAsバッファー層83と、n−MgZ
nCdSeクラッド層84と、層厚50nmの無歪のn
−ZnCdSSe光閉じ込め層85と、層厚10nmの
無歪のn−ZnCdSSeバリア層86と、層厚6nm
の1.5%圧縮歪のZn0.25Cd0.75Seである歪Zn
CdSeウェル層87と層厚2nmの無歪ZnCdSe
スペーサ層88と1分子層厚のCdSe(S)保護層8
9と層厚5nmの無歪のn−ZnCdSSeバリア層9
0とを交互に3周期積層してなる多重量子井戸活性層
と、層厚10nmの無歪のn−ZnCdSSeバリア層
86と、層厚50nmの無歪のp−ZnCdSSe光閉
じ込め層91と、p−MgZnCdSeクラッド層92
と、0.2μm厚のp−ZnCdSeコンタクト層93
と、p電極94と、n電極80と、から成る。n型及び
p型のドーピング濃度は、約7×1017cm-3である。
Referring to FIG. 5, LD according to the present embodiment
Represents an n-InP buffer layer 82 on an n-InP group 81.
, N-InGaAs buffer layer 83 and n-MgZ
An nCdSe cladding layer 84 and a 50-nm thick non-strained n
A ZnCdSSe optical confinement layer 85, a 10 nm thick unstrained n-ZnCdSSe barrier layer 86, and a 6 nm thick
1.5% compressive strain Zn 0.25 Cd 0.75 Se strain Zn
CdSe well layers 87 and 2 nm thick strain-free ZnCdSe
Spacer layer 88 and CdSe (S) protective layer 8 having a thickness of one molecular layer
9 and a 5 nm thick non-strained n-ZnCdSSe barrier layer 9
0 is alternately stacked for three periods, an unstrained n-ZnCdSSe barrier layer 86 having a thickness of 10 nm, an unstrained p-ZnCdSSe light confinement layer 91 having a thickness of 50 nm, and p -MgZnCdSe cladding layer 92
And a 0.2 μm thick p-ZnCdSe contact layer 93
, A p-electrode 94, and an n-electrode 80. The n-type and p-type doping concentrations are about 7 × 10 17 cm −3 .

【0106】本実施形態に係るヘテロ構造をもつLDを
MBE法で作製した場合、1.5%圧縮歪の歪ZnCd
Seウェル層87を成長し、界面待機無しで、無歪のZ
nCdSeスペーサ層88を成長させた後、ZnとSe
の供給を止め、1原子層分のCdを供給し、残留Seと
CdでCdSe層を形成した後、無歪のZnCdSSe
バリア層90を成長させるためのSeとSを、それらの
圧力が安定するまで30秒から90秒間程度供給し続け
る。
When the LD having the heterostructure according to the present embodiment is manufactured by the MBE method, the strain ZnCd having a compressive strain of 1.5% is obtained.
A Se well layer 87 is grown, and no Z
After growing the nCdSe spacer layer 88, Zn and Se
Is stopped, Cd for one atomic layer is supplied, and a CdSe layer is formed from residual Se and Cd.
Se and S for growing the barrier layer 90 are continuously supplied for about 30 to 90 seconds until their pressure is stabilized.

【0107】この成長中断待機時に、CdSe層はS原
子を取り込み、1分子層厚のCdSe(S)保護層89
が形成される。
At the time of waiting for the interruption of the growth, the CdSe layer takes in S atoms, and the CdSe (S) protective layer 89 having a thickness of one molecular layer.
Is formed.

【0108】[実施形態10]本発明の第10の実施形
態に係るLDは、前記第9の実施形態のLDの1分子層
厚のCdSe(S)保護層89の代わりに、CdS(S
e)保護層を備えたヘテロ構造をもつものであり、これ
以外は前記第9の実施形態と同様の構造とされる。但
し、CdS層は、比較的にInP基板と格子整合性が良
いので、本実施形態に係るLDにおいて、CdS(S
e)保護層の層厚は、1分子層に限定せず、待機時間の
大きさに応じて、適切な層厚のCdS(Se)保護層を
形成するものとする。
[Embodiment 10] An LD according to a tenth embodiment of the present invention is different from the LD of the ninth embodiment in that a CdSe (S) protective layer 89 having a thickness of one molecular layer is replaced by CdS (S).
e) It has a hetero structure provided with a protective layer, and otherwise has the same structure as the ninth embodiment. However, since the CdS layer has relatively good lattice matching with the InP substrate, the CdS (S
e) The thickness of the protective layer is not limited to one molecular layer, and a CdS (Se) protective layer having an appropriate thickness is formed according to the size of the waiting time.

【0109】本実施形態に係るヘテロ構造をもつLDを
MBE法で作製した場合、1.5%圧縮歪の歪ZnCd
Seウェル層87を成長し、界面待機無しで、無歪のZ
nCdSeスペーサ層88を成長させ、ZnとCdの供
給を止め、SeからSに切り替えて、1原子層分のCd
を供給し、CdS層を形成した後、成長を中断し、無歪
のZnCdSSeバリア層69を成長させるためのSe
とSを、それらの圧力が安定するまで30秒から90秒
間程度供給し続ける。
When the LD having the heterostructure according to the present embodiment is manufactured by the MBE method, the strain ZnCd having a compressive strain of 1.5% is obtained.
A Se well layer 87 is grown, and no Z
The nCdSe spacer layer 88 is grown, the supply of Zn and Cd is stopped, and Se is switched to S, so that one atomic layer of Cd
Is supplied to form a CdS layer, and then the growth is interrupted and Se for growing the unstrained ZnCdSSe barrier layer 69 is formed.
And S are continuously supplied for about 30 to 90 seconds until their pressure is stabilized.

【0110】この成長中断待機時に、CdS層はSe原
子を取り込み、1分子層厚のCdS(Se)保護層を形
成する。
During the standby for the growth interruption, the CdS layer takes in Se atoms to form a CdS (Se) protective layer having a thickness of one molecular layer.

【0111】[実施形態11]本発明の第11の実施形
態に係るLDは、CdSe層と歪ZnCdSe層から成
る歪量子井戸層を有し、かつ歪量子井戸層と無歪のZn
CdSSeバリア層との間に、無歪のZnCdSeスペ
ーサ層と1分子層厚のCdSe(S)保護層を有するこ
とを特徴とするヘテロ構造をもつInP基板上のLDで
ある。図6に、本発明の第11の実施形態に係るLDの
断面層構造を示す。
[Embodiment 11] An LD according to an eleventh embodiment of the present invention has a strained quantum well layer composed of a CdSe layer and a strained ZnCdSe layer.
An LD on an InP substrate having a heterostructure characterized by having an unstrained ZnCdSe spacer layer and a CdSe (S) protective layer having a thickness of one molecule between a CdSSe barrier layer. FIG. 6 shows a sectional layer structure of an LD according to an eleventh embodiment of the present invention.

【0112】図6を参照して、本実施形態に係るLD
は、n−InP基101上のn−InPバッファー層1
02と、n−InGaAsバッファー層103と、n−
MgZnCdSeクラッド層104と、層厚50nmの
無歪のn−ZnCdSSe光閉じ込め層105と、層厚
10nmの無歪のn−ZnCdSSeバリア層106
と、2分子層厚の1.8%圧縮歪のZn0.2Cd0.8Se
である歪ZnCdSe層107と6分子層厚のCdSe
ウェル層108と2分子層厚の1.8%圧縮歪のZn
0.2Cd0.8Seである歪ZnCdSe層109と層厚2
nmの無歪のZnCdSeスペーサ層110と1分子層
厚のCdSe(S)保護層111と層厚5nmの無歪の
ZnCdSSeバリア層112とを交互に2周期積層し
てなる多重量子井戸活性層と、層厚10nmの無歪のn
−ZnCdSSeバリア層106と、層厚50nmの無
歪のp−ZnCdSSe光閉じ込め層113と、p−M
gZnCdSeクラッド層114と、0.2μm厚のp
−ZnCdSeコンタクト層115と、p電極116
と、n電極100と、から成る。n型及びp型のドーピ
ング濃度は、約7×1017cm-3である。
Referring to FIG. 6, LD according to the present embodiment will be described.
Is the n-InP buffer layer 1 on the n-InP group 101
02, n-InGaAs buffer layer 103, and n-
MgZnCdSe cladding layer 104, non-strained n-ZnCdSSe optical confinement layer 105 having a thickness of 50 nm, and non-strained n-ZnCdSSe barrier layer 106 having a thickness of 10 nm
And 1.8% compressive strain of Zn 0.2 Cd 0.8 Se with a bilayer thickness
Strained CdSe layer 107 and CdSe having a thickness of 6 molecular layers
Well layer 108 and a bilayer thickness of 1.8% compressive strain Zn
0.2 Cd 0.8 Se strained ZnCdSe layer 109 and layer thickness 2
a multi-quantum well active layer formed by alternately stacking two cycles of a non-strained ZnCdSe spacer layer 110 having a thickness of 1 nm, a CdSe (S) protective layer 111 having a thickness of one molecular layer, and a non-strained ZnCdSSe barrier layer 112 having a thickness of 5 nm. A non-strained n with a layer thickness of 10 nm
A ZnCdSSe barrier layer 106, a 50-nm-thick unstrained p-ZnCdSSe light confinement layer 113, and a p-M
gZnCdSe cladding layer 114 and 0.2 μm thick p
A ZnCdSe contact layer 115 and a p-electrode 116
And an n-electrode 100. The n-type and p-type doping concentrations are about 7 × 10 17 cm −3 .

【0113】本実施形態に係るLDの作製方法は、前記
第9の実施形態に係るLDと同様である。但し、CdS
eは成長条件に敏感であるので、例えば、成長速度は1
μm/h、成長温度は200〜250℃、低VI/II比の
成長条件で成長させる。1.8%圧縮歪のZn0.2Cd
0.8Se層107は、2.5%圧縮歪のCdSeウェル
層と無歪のZnCdSe層との急激な格子定数変化を緩
和させることで、CdSeの3次元成長を防止するとい
う作用効果がある。
The method of manufacturing an LD according to the present embodiment is the same as that of the LD according to the ninth embodiment. However, CdS
Since e is sensitive to the growth conditions, for example, the growth rate is 1
The growth is performed under a growth condition of 200 μm / h, a growth temperature of 200 to 250 ° C., and a low VI / II ratio. 1.8% Zn 0.2 Cd with compressive strain
The 0.8 Se layer 107 has an effect of preventing a three-dimensional growth of CdSe by relaxing a sudden change in lattice constant between the CdSe well layer having a compressive strain of 2.5% and the ZnCdSe layer having no strain.

【0114】[実施形態12]本発明の第12の実施形
態に係るLDは、前記第11の実施形態に係るLDの1
分子層厚のCdSe(S)保護層111の代わりに、C
dS(Se)保護層を備えたLDであり、これ以外は前
記第11の実施形態に係るLDと同様の構造とされる。
本実施形態に係るLDは、前記第10及び第11の実施
形態に係るヘテロ構造をもつLDと同様にして作製する
ことができる。
[Embodiment 12] The LD according to the twelfth embodiment of the present invention is the same as the LD according to the eleventh embodiment.
Instead of the CdSe (S) protective layer 111 having a molecular layer thickness,
This is an LD having a dS (Se) protective layer, and has the same structure as the LD according to the eleventh embodiment except for this.
The LD according to this embodiment can be manufactured in the same manner as the LD having the heterostructure according to the tenth and eleventh embodiments.

【0115】[0115]

【発明の効果】以上説明したように、本発明の半導体ヘ
テロ構造は、作製装置の性能の現実的な制約を考慮した
ものであり、AsPあるいはSSe照射による半導体層
の損傷を回避すると共に、InGaAsP層あるいはZ
nCdSSe層の組成変成層のない、高品質のヘテロ構
造を提供することができるという効果を有する。
As described above, the semiconductor heterostructure of the present invention takes into account the practical limitations of the performance of the manufacturing apparatus, avoids damage to the semiconductor layer due to AsP or SSe irradiation, and reduces InGaAsP. Layer or Z
This has the effect of providing a high quality heterostructure without a compositionally modified layer of the nCdSSe layer.

【0116】また、本発明によれば、歪半導体層とIn
GaAsP層あるいはZnCdSSe層を含むヘテロ構
造においても、組成変成層のない平坦な界面を有するヘ
テロ構造が実現できる。
According to the present invention, the strained semiconductor layer and the In
Even in a heterostructure including a GaAsP layer or a ZnCdSSe layer, a heterostructure having a flat interface without a composition change layer can be realized.

【0117】そして、本発明に係る半導体ヘテロ構造
を、格子整合したInGaAsウェル層とInGaAs
Pバリア層から成る量子井戸構造に適用した場合、1か
ら5分子層厚のInAsP層が無歪InGaAsウェル
層とInGaAsPバリア層の間に挿入された量子井戸
構造が得られるが、InAsP層の層厚は小さいので、
有効な電子の閉じ込めやホールの注入が可能とされると
共に、InGaAsウェル層とInGaAsPバリア層
の両方において組成変成層を含まない高品質の量子井戸
構造が得られるという利点を有する。
Then, the semiconductor heterostructure according to the present invention is formed by combining a lattice-matched InGaAs well layer with an InGaAs well layer.
When applied to a quantum well structure composed of a P barrier layer, a quantum well structure in which an InAsP layer having a thickness of 1 to 5 molecular layers is inserted between an unstrained InGaAs well layer and an InGaAsP barrier layer is obtained. Because the thickness is small,
Effective electron confinement and hole injection can be achieved, and a high-quality quantum well structure that does not include a composition alteration layer can be obtained in both the InGaAs well layer and the InGaAsP barrier layer.

【0118】さらに、本発明に係る半導体ヘテロ構造
を、格子整合したZnCdSeウェル層とZnCdSS
eバリア層から成る量子井戸構造に適用した場合、1か
ら5分子層厚のCdSSe層が無歪ZnCdSeウェル
層とZnCdSSeバリア層の間に挿入された量子井戸
構造が得られるが、CdSSe層の層厚は小さいので、
有効な電子の閉じ込めやホールの注入が可能とされると
共に、ZnCdSeウェル層とZnCdSSeバリア層
の両方において組成変成層を含まない高品質の量子井戸
構造が得られる。
Further, the semiconductor heterostructure according to the present invention is formed by combining a lattice-matched ZnCdSe well layer with a ZnCdSS.
When applied to a quantum well structure composed of an e-barrier layer, a quantum well structure in which a CdSSe layer having a thickness of 1 to 5 molecular layers is inserted between an unstrained ZnCdSe well layer and a ZnCdSSe barrier layer is obtained. Because the thickness is small,
Effective electron confinement and hole injection are enabled, and a high-quality quantum well structure that does not include a compositionally modified layer is obtained in both the ZnCdSe well layer and the ZnCdSSe barrier layer.

【0119】さらにまた、本発明の半導体ヘテロ構造
を、歪InGaAsウェル層とInGaAsPバリア層
の歪量子井戸構造に適用した場合、無歪InGaAs挿
入層とInAsP保護層が歪InGaAsウェル層とI
nGaAsPバリア層の間に挿入された歪量子井戸構造
が得られるが、無歪InGaAs挿入層のバンドギャッ
プは歪InGaAsウェル層とInGaAsPバリア層
の中間で、InAsP保護層は層厚が小さいので、有効
な電子の閉じ込めやホールの注入が可能であり、量子井
戸構造を構成するすべての半導体層において組成変成層
を含まない高品質の歪量子井戸構造が得られる。
Further, when the semiconductor heterostructure of the present invention is applied to a strained quantum well structure of a strained InGaAs well layer and an InGaAsP barrier layer, the strainless InGaAs insertion layer and the InAsP protective layer are formed of the strained InGaAs well layer and the IAs.
Although a strained quantum well structure inserted between the nGaAsP barrier layers is obtained, the band gap of the unstrained InGaAs insertion layer is intermediate between the strained InGaAs well layer and the InGaAsP barrier layer, and the InAsP protective layer has a small thickness. It is possible to confine electrons and inject holes, and to obtain a high-quality strained quantum well structure that does not include a compositionally modified layer in all semiconductor layers constituting the quantum well structure.

【0120】また、請求項に記載の本発明に係るII−
VI族半導体ヘテロ構造においても、請求項に記載され
る本発明に係るIII−V族半導体ヘテロ構造と同様の作
用効果を奏するものであり、この結果、安定したVI族組
成を有するZnCdSSe層を有する歪量子井戸構造が
得られる。
Further, according to the present invention described in claim 5 , II-
The group VI semiconductor heterostructure also has the same function and effect as the III-V semiconductor heterostructure according to the present invention described in claim 1 , and as a result, a ZnCdSSe layer having a stable group VI composition can be obtained. The resulting strained quantum well structure is obtained.

【0121】本発明の上記実施形態で説明したように、
本発明に係る半導体ヘテロ構造を、InGaAsP層あ
るいはZnCdSSe層を量子井戸層のバリア層あるい
は光閉じ込め層に有する多重量子井戸半導体レーザに適
用した場合には、組成変成層や非平坦歪界面に起因する
キャリアの非発光再結合が無いために、光学的品質の優
れた多重量子井戸構造の活性層が得られることになり、
このため半導体レーザの閾値、出力、温度特性、及び信
頼性を著しく向上させることができるという利点を有す
る。
As described in the above embodiment of the present invention,
When the semiconductor heterostructure according to the present invention is applied to a multiple quantum well semiconductor laser having an InGaAsP layer or a ZnCdSSe layer as a barrier layer or an optical confinement layer of a quantum well layer, it is caused by a compositionally modified layer or a non-flat strain interface. Since there is no non-radiative recombination of carriers, an active layer having a multiple quantum well structure with excellent optical quality can be obtained.
Therefore, there is an advantage that the threshold, output, temperature characteristics, and reliability of the semiconductor laser can be significantly improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施形態に係るLDの断面層構
造を示す図である。
FIG. 1 is a diagram showing a sectional layer structure of an LD according to a first embodiment of the present invention.

【図2】本発明の第3の実施形態に係るLDの断面層構
造を示す図である。
FIG. 2 is a diagram showing a sectional layer structure of an LD according to a third embodiment of the present invention.

【図3】本発明の第5の実施形態に係るLDの断面層構
造を示す図である。
FIG. 3 is a diagram showing a sectional layer structure of an LD according to a fifth embodiment of the present invention.

【図4】本発明の第7の実施形態に係るLDの断面層構
造を示す図である。
FIG. 4 is a diagram showing a sectional layer structure of an LD according to a seventh embodiment of the present invention.

【図5】本発明の第9の実施形態に係るLDの断面層構
造を示す図である。
FIG. 5 is a diagram showing a sectional layer structure of an LD according to a ninth embodiment of the present invention.

【図6】本発明の第11の実施形態に係るLDの断面層
構造を示す図である。
FIG. 6 is a diagram showing a sectional layer structure of an LD according to an eleventh embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1、21、40、60、80、100 n電極 2、22、41、61 n−InP基板 3、23、42 n−InPクラッド層 4 n−InGaAsP光閉じ込め層 5 InGaAsPバリア層 6 InGaAsウェル層 7 InAs(P)保護層 8 InGaAsPバリア層 9 p−InGaAsP光閉じ込め層 10 p−InPクラッド層 11 p−InGaAsコンタクト層 12、33、54、73、94、116 p電極 24 n−InGaAsP光閉じ込め層 25 InGaAsPバリア層 26 歪InGaAsウェル層 27 無歪のInGaAsスペーサ層 28 InAs(P)保護層 29 InGaAsPバリア層 30 p−InGaAsP光閉じ込め層 31、52 p−InPクラッド層 32 p−InGaAsコンタクト層 43 n−InGaAsP光閉じ込め層 44 InGaAsPバリア層 45 歪InGaAs層 46 InAsウェル層 47 歪InGaAs層 48 無歪のInGaAsスペーサ層 49 InAs(P)保護層 50 InGaAsPバリア層 51 p−InGaAsP光閉じ込め層 53 p−InGaAsコンタクト層 62 n−InPバッファー層 63 InGaAsバッファー層 64 n−MgZnCdSeクラッド層 65 無歪のn−ZnCdSSe光閉じ込め層 66 n−ZnSSeバリア層 67 無歪のZnCdSeウェル層 68 CdSe(S)保護層 69 無歪のn−ZnCdSSeバリア層 70 無歪のp−ZnCdSSe光閉じ込め層 71 p−MgZnCdSeクラッド層 72 p−ZnCdSeコンタクト層 81 n−InP基 82 n−InPバッファー層 83 n−InGaAsバッファー層 84 n−MgZnCdSeクラッド層 85 n−ZnCdSSe光閉じ込め層 86 n−ZnCdSSeバリア層 87 歪ZnCdSeウェル層 88 無歪ZnCdSeスペーサ層 89 CdSe(P)保護層 90 n−ZnCdSSeバリア層 91 p−ZnCdSSe光閉じ込め層 92 p−MgZnCdSeクラッド層 93 p−ZnCdSeコンタクト層 101 n−InP基 102 n−InPバッファー層 103 n−InGaAsバッファー層 104 n−MgZnCdSeクラッド層 105 n−ZnSSe光閉じ込め層 106 n−ZnCdSSeバリア層 107 歪ZnCdSe層 108 CdSeウェル層 109 歪ZnCdSe層 110 無歪ZnCdSeスペーサ層 111 CdSe(S)保護層 112 ZnCdSSeバリア層 113 p−ZnCdSSe光閉じ込め層 114 p−MgZnCdSeクラッド層 115 p−ZnCdSeコンタクト層 1, 21, 40, 60, 80, 100 n electrode 2, 22, 41, 61 n-InP substrate 3, 23, 42 n-InP cladding layer 4 n-InGaAsP light confinement layer 5 InGaAsP barrier layer 6 InGaAs well layer 7 InAs (P) protective layer 8 InGaAsP barrier layer 9 p-InGaAsP light confinement layer 10 p-InP clad layer 11 p-InGaAs contact layer 12, 33, 54, 73, 94, 116 p electrode 24 n-InGaAsP light confinement layer 25 InGaAsP barrier layer 26 Strained InGaAs well layer 27 Non-strained InGaAs spacer layer 28 InAs (P) protective layer 29 InGaAsP barrier layer 30 p-InGaAsP light confinement layer 31, 52 p-InP cladding layer 32 p-InGaAs contact layer 43 n- In GaAsP light confinement layer 44 InGaAsP barrier layer 45 Strained InGaAs layer 46 InAs well layer 47 Strained InGaAs layer 48 Unstrained InGaAs spacer layer 49 InAs (P) protection layer 50 InGaAsP barrier layer 51 p-InGaAsP light confinement layer 53 p-In Layer 62 n-InP buffer layer 63 InGaAs buffer layer 64 n-MgZnCdSe cladding layer 65 unstrained n-ZnCdSSe light confinement layer 66 n-ZnSSe barrier layer 67 unstrained ZnCdSe well layer 68 CdSe (S) protection layer 69 unstrained N-ZnCdSSe barrier layer 70 Non-strained p-ZnCdSSe light confinement layer 71 p-MgZnCdSe cladding layer 72 p-ZnCdSe contact layer 81 n-InP group 82 n-InP Buffer layer 83 n-InGaAs buffer layer 84 n-MgZnCdSe cladding layer 85 n-ZnCdSSe light confinement layer 86 n-ZnCdSSe barrier layer 87 strained ZnCdSe well layer 88 strain-free ZnCdSe spacer layer 89 CdSe (P) protection layer 90 n-ZnCdSS barrier Layer 91 p-ZnCdSSe light confinement layer 92 p-MgZnCdSe cladding layer 93 p-ZnCdSe contact layer 101 n-InP base 102 n-InP buffer layer 103 n-InGaAs buffer layer 104 n-MgZnCdSe cladding layer 105 n-ZnSSe light confinement layer 106 n-ZnCdSSe barrier layer 107 strained ZnCdSe layer 108 CdSe well layer 109 strained ZnCdSe layer 110 non-strained ZnCdSe spacer layer 111 C Se (S) protective layer 112 ZnCdSSe barrier layer 113 p-ZnCdSSe light confining layer 114 p-MgZnCdSe cladding layer 115 p-ZnCdSe contact layer

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平5−7053(JP,A) 特開 平5−275680(JP,A) 特開 平6−132236(JP,A) 特開 平3−116796(JP,A) Appl.Phys.Lett.53 [21](1988)p.2019−2020 1992年(平成4年)秋季応物学会予稿 集 17p−ZF−13 p.245 1995年(平成7年)秋季応物学会予稿 集 29a−W−2 p.301 (58)調査した分野(Int.Cl.6,DB名) H01S 3/18 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-5-7053 (JP, A) JP-A-5-275680 (JP, A) JP-A-6-132236 (JP, A) JP-A-3-3 116796 (JP, A) Appl. Phys. Lett. 53 [21] (1988) p. 2019-2020 1992 (Heisei Era) Fall Meeting, 17p-ZF-13 p. 245 1995 (Heisei 7) Autumn Proceedings of the Society of Applied Biology 29a-W-2 p. 301 (58) Field surveyed (Int.Cl. 6 , DB name) H01S 3/18

Claims (11)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】基板と異なる格子定数を有するIII−V族
化合物の第1の歪半導体層と、 前記第1の歪半導体層と同じV族組成を有する無歪の第
2の半導体層と、 一種類のIII族元素(原子)を含む第3の半導体層と、 複数種のV族元素を含む第4の半導体層と、 を順に形成してなる層構造を有することを特徴とする半
導体ヘテロ構造。
A first strained semiconductor layer of a group III-V compound having a lattice constant different from that of a substrate; a non-strained second semiconductor layer having the same group V composition as the first strained semiconductor layer; And a fourth semiconductor layer containing a plurality of V-group elements. Construction.
【請求項2】前記第1の歪半導体層が、V族組成が共通
で、かつ歪量が異なる複数の歪半導体層からなることを
特徴とする請求項記載の半導体ヘテロ構造。
Wherein said first strained semiconductor layer, the semiconductor heterostructure according to claim 1, wherein the group V composition is in common, and strain amount, characterized in that it consists of a plurality of different strained semiconductor layer.
【請求項3】前記第3の半導体層が族原子として、In
を含むことを特徴とする請求項1又は2に記載の半導体
ヘテロ構造。
3. The semiconductor device according to claim 1, wherein the third semiconductor layer is a group atom of In.
The semiconductor heterostructure of claim 1 or 2, characterized in that it comprises a.
【請求項4】基板とほぼ同じ格子定数を有する無歪のII
−VI族化合物の第1の半導体層と、 一種類のII族元素(原子)を含む所定分子層厚の第2の
半導体層と、 複数種のVI族元素を含む第3の半導体層と、 を順に形成してなる層構造を有することを特徴とする半
導体ヘテロ構造。
4. A strain-free II having substantially the same lattice constant as a substrate.
A first semiconductor layer of a Group VI compound, a second semiconductor layer having a predetermined molecular layer thickness containing one kind of Group II element (atom), a third semiconductor layer containing plural kinds of Group VI elements, A semiconductor heterostructure having a layer structure formed by sequentially forming
【請求項5】基板と異なる格子定数を有するII−VI族化
合物の第1の歪半導体層と、 前記第1の歪半導体層と同じVI族組成を有する無歪の第
2の半導体層と、 一種類のII族元素(原子)を含む第3の半導体層と、 複数種のVI族原子を含む第4の半導体層と、 を順に形成してなる層構造を有することを特徴とする半
導体ヘテロ構造。
5. A first strained semiconductor layer of a II-VI compound having a lattice constant different from that of a substrate, a non-strained second semiconductor layer having the same group VI composition as the first strained semiconductor layer, A third semiconductor layer containing one kind of group II element (atom) and a fourth semiconductor layer containing a plurality of kinds of group VI atoms; Construction.
【請求項6】前記第1の歪半導体層が、VI族組成が共通
で、かつ歪量が異なる複数の歪半導体層からなることを
特徴とする請求項記載の半導体ヘテロ構造。
6. The semiconductor heterostructure according to claim 5, wherein said first strained semiconductor layer comprises a plurality of strained semiconductor layers having a common group VI composition and different amounts of strain.
【請求項7】前記第3の半導体層がII族原子としてCd
を含むことを特徴とする請求項、5、6のいずれか一
に記載の半導体ヘテロ構造。
7. The semiconductor device according to claim 7, wherein said third semiconductor layer comprises Cd as a group II atom.
The semiconductor heterostructure according to claim 4 , wherein the semiconductor heterostructure comprises:
【請求項8】前記所定分子層厚が1ないし5の分子層厚
であることを特徴とする請求項記載の半導体ヘテロ構
造。
8. The semiconductor heterostructure according to claim 4, wherein said predetermined molecular layer thickness is 1 to 5.
【請求項9】InP基板上に設けられる、無歪ZnCd
Se層とZnCdSSeバリア層との間に、該無歪のZ
nCdSe層上に形成された所定層厚の少なくともCd
を含む層が前記ZnCdSSeバリア層の形成のための
Se及び/又はSを取り込んでなる保護層を備えたこと
を特徴とする半導体レ−ザのヘテロ構造。
9. A strain-free ZnCd provided on an InP substrate.
Between the Se layer and the ZnCdSSe barrier layer, the unstrained Z
At least Cd of a predetermined layer thickness formed on the nCdSe layer
And a protective layer that incorporates Se and / or S for forming the ZnCdSSe barrier layer.
【請求項10】InP基板上に設けられる、歪InGa
As層とInGaAsPバリア層との間に、前記歪In
GaAs層と同一V族(As)組成の無歪InGaAs
層を挿入し、且つ該無歪InGaAs層上に形成された
所定層厚の少なくともInを含む層が前記InGaAs
バリア層の形成のためのAs及び/又はPを取り込ん
でなる保護層を備えたことを特徴とする半導体レ−ザの
ヘテロ構造。
10. A strained InGa provided on an InP substrate.
Between the As layer and the InGaAsP barrier layer, the strain In
Unstrained InGaAs having the same V-group (As) composition as the GaAs layer
A layer containing at least In with a predetermined layer thickness formed on the unstrained InGaAs layer is formed of the InGaAs layer.
A heterostructure of a semiconductor laser, comprising a protective layer incorporating As and / or P for forming a P barrier layer.
【請求項11】InP基板上に設けられる、歪ZnCd
Se層とZnCdSSeバリア層との間に、前記歪Zn
CdSe層と同一VI族組成の無歪ZnCdSe層を挿
入し、且つ該無歪ZnCdSe層上に形成された所定層
厚の少なくともCdを含む層が前記ZnCdSSeバリ
ア層の形成のためのSe及び/又はSを取り込んでなる
保護層を備えたことを特徴とする半導体レ−ザのヘテロ
構造。
11. A strained ZnCd provided on an InP substrate.
Between the Se layer and the ZnCdSSe barrier layer, the strain Zn
An unstrained ZnCdSe layer having the same group VI composition as the CdSe layer is inserted, and a layer containing at least Cd having a predetermined thickness formed on the unstrained ZnCdSe layer is formed of Se and / or for forming the ZnCdSSe barrier layer. A heterostructure of a semiconductor laser, comprising a protective layer incorporating S.
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