JP2911146B2 - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JP2911146B2 JP2911146B2 JP31535289A JP31535289A JP2911146B2 JP 2911146 B2 JP2911146 B2 JP 2911146B2 JP 31535289 A JP31535289 A JP 31535289A JP 31535289 A JP31535289 A JP 31535289A JP 2911146 B2 JP2911146 B2 JP 2911146B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- gate
- layer
- oxide film
- ccd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特にCCDレジスタに関す
る。The present invention relates to a semiconductor device, and particularly to a CCD register.
CCDにはSI/SiO2界面に電荷を蓄積する表面チャネル型
CCD（SCCD）およびSi基板に対して逆導伝型層を形成
し、電荷をSi/SiO2界面より深い部分に蓄積する埋め込
みチャネル型CCD（BCCD）がある。何れもゲート電極を
連続的に形成し、順次ゲート電極をONにしていくことに
より電荷の転送を可能にしている。このゲートへの電圧
の与え方には、単相駆動、２相駆動、３相駆動更に４相
駆動等がある。このうち、４相駆動はCCD型エリアセン
サの垂直CCD等に用いられているが、その他の用途につ
いては２相駆動が広く用いられている。CCD has a surface channel type that accumulates charge at the SI / SiO 2 interface
There is a CCD (SCCD) and a buried channel type CCD (BCCD) that forms a reverse conduction type layer on a Si substrate and accumulates charges in a portion deeper than the Si / SiO 2 interface. In each case, the gate electrode is formed continuously, and the gate electrode is sequentially turned on to enable the transfer of charges. Methods of applying a voltage to the gate include single-phase driving, two-phase driving, three-phase driving, and four-phase driving. Among them, the four-phase drive is used for a vertical CCD or the like of a CCD type area sensor, but for other uses, the two-phase drive is widely used.
従来、この種の２相駆動のCCDは、「固体撮像デバイ
ス、1986年７月30日発行，テレビジョン学会編，第38〜
40頁」に開示されるものがある。第２図は２相駆動のBC
CD構造の断面図を示す。以下、図面により上記２相駆動
のBCCDについて述べる。Conventionally, this type of two-phase driven CCD has been described as “Solid-state imaging device, published on July 30, 1986, edited by The Institute of Television Engineers of Japan, No. 38-
Page 40 ". Figure 2 shows two-phase driven BC
1 shows a cross-sectional view of a CD structure. Hereinafter, the two-phase driven BCCD will be described with reference to the drawings.
即ち、１はＰ型半導体基板であり、この基板１上に
は、Ｎ層２が積層されている。そして、このＮ層２上に
は、ゲート酸化膜３が形成され、このゲート酸化膜３上
には、ポリシリコン材等から成る複数の第１ゲート電極
４及びアルミ材またはポリシリコン材等から成る第２ゲ
ート電極５が、部分を重ねて交互に並設されている。
又、第１ゲート電極４の上記第２ゲート電極５との重な
り部を含む表面上にもゲート酸化膜３が形成され、第１
及び第２ゲート電極4,5間を絶縁している。更に、第２
ゲート電極５下方のＮ層２表面部には、N-層６が形成さ
れている。That is, 1 is a P-type semiconductor substrate, on which an N layer 2 is laminated. On the N layer 2, a gate oxide film 3 is formed. On the gate oxide film 3, a plurality of first gate electrodes 4 made of polysilicon or the like and an aluminum material or a polysilicon material are made. The second gate electrodes 5 are alternately arranged side by side so as to overlap each other.
Further, a gate oxide film 3 is also formed on the surface of the first gate electrode 4 including the overlapping portion with the second gate electrode 5, and
And the second gate electrodes 4 and 5 are insulated. Furthermore, the second
An N − layer 6 is formed on the surface of the N layer 2 below the gate electrode 5.
而して、第１ゲート電極４下のゲート酸化膜３と第２
ゲート電極５下のゲート酸化膜３との膜厚に差をもたせ
る構造にするか、或いは一つの転送電極下で電荷の進行
方向に沿ってN-層６の不純物濃度を変えることにより、
同一ゲート電圧において表面電位に差を与える構造に
し、位相のずれたクロックφ１およびφ２をそれぞれ所
定の第１ゲート電極４および第２ゲート電極５に与える
ことにより、一方向の電界を生じさせ、２相駆動のCCD
の電荷転送を行なっていた。Thus, the gate oxide film 3 under the first gate electrode 4 and the second
Either a structure having a difference in film thickness with the gate oxide film 3 below the gate electrode 5 or a change in the impurity concentration of the N − layer 6 along the direction of charge propagation under one transfer electrode can be used.
The structure is such that a surface potential is given a difference at the same gate voltage, and clocks φ1 and φ2 out of phase are applied to predetermined first gate electrode 4 and second gate electrode 5, respectively, to generate an electric field in one direction. Phase driven CCD
Charge transfer.
然し乍ら、上述した従来２相駆動のCCD構造において
は、ビット数の増大や微細化によりゲート抵抗が高くな
り、電源ラインから遠い部分では電圧降下が起きたり、
ゲートに対する電圧充電及び放電時における時定数が劣
化するという問題点があった。However, in the above-described conventional two-phase drive CCD structure, the gate resistance increases due to the increase in the number of bits and miniaturization, and a voltage drop occurs in a portion far from the power supply line.
There is a problem that the time constant at the time of voltage charging and discharging to the gate is deteriorated.
勿論、ゲート電極4,5の材料として電気抵抗が低いポ
リシリコンとシリサイド（シリコンと高融点金属との化
合物）との二層構造のポリサイドを用いても良いが、こ
の場合、ポリサイドゲート電極は、酸化に弱いため、こ
の上に良質のゲート酸化膜３が形成できなくなるという
問題点があった。Of course, as the material of the gate electrodes 4 and 5, a double-layered polycide of polysilicon and silicide (compound of silicon and a refractory metal) having low electric resistance may be used. In this case, the polycide gate electrode is However, there is a problem that a high-quality gate oxide film 3 cannot be formed on the gate oxide film 3 because it is susceptible to oxidation.
本発明の目的は、上述した問題点に鑑み、電気抵抗の
低いゲートを有するCCD構造の半導体装置を提供するも
のである。An object of the present invention is to provide a semiconductor device having a CCD structure having a gate with low electric resistance in view of the above-mentioned problems.
本発明は、半導体基板上に所定間隔を置いて並設され
た複数の第１のゲート電極と、上記第１ゲート電極の下
面及び表面を含む上記半導体基板上に形成されたゲート
酸化膜と、上記第１のゲート電極よりも抵抗率の低い材
料から成り、上記第１ゲート電極間から一方側の上記第
１ゲート電極上へと延在する複数の第２ゲート電極とを
有し、上記第２のゲート電極は、上記一方側の第１ゲー
ト電極と上記第２ゲート電極との間のゲート酸化膜の所
定部に開孔されたコンタクトホールによって接続され、
上記コンタクトホールによって接続された上記第１ゲー
ト電極と上記第２ゲート電極には同一の信号が入力され
ているというものである。The present invention provides a plurality of first gate electrodes arranged in parallel at predetermined intervals on a semiconductor substrate, a gate oxide film formed on the semiconductor substrate including a lower surface and a surface of the first gate electrode, A plurality of second gate electrodes made of a material having a lower resistivity than the first gate electrode and extending from between the first gate electrodes to one side of the first gate electrode; The second gate electrode is connected by a contact hole opened in a predetermined portion of the gate oxide film between the first gate electrode on one side and the second gate electrode,
The same signal is input to the first gate electrode and the second gate electrode connected by the contact hole.
本発明においては、第２ゲート電極を低抵抗のポリサ
イドとし、第２ゲート電極と第１ゲート電極とをコンタ
クトホールを介して接続したので、低抵抗のゲート電極
が得られる。よって、素子の微細化が促進される。In the present invention, since the second gate electrode is made of low-resistance polycide and the second gate electrode and the first gate electrode are connected via the contact hole, a low-resistance gate electrode can be obtained. Therefore, miniaturization of the element is promoted.
本発明装置に係る一実施例を第１図に基づいて従来例
と同一構成部分には同一符号を付して説明する。尚、第
１図は２相駆動のBCCD構造の断面図を示す。One embodiment according to the present invention will be described with reference to FIG. FIG. 1 is a sectional view of a two-phase driven BCCD structure.
即ち、この２相駆動のBCCDは、Ｐ型半導体基板１上に
形成され、CCDチャネル領域となるＮ層２と、このＮ層
２上に所定間隔を置いて並設されたポリシリコンの第１
ゲート電極４と、この第１ゲート電極４間及び第１ゲー
ト電極４の部分上に配列形成され、ポリシリコン層7a及
び高融点金属、例えばタングステン又はモリブデン等の
シリサイド層7bを順次積層して成る第２ゲート電極７
と、第１及び第２ゲート電極4,7下及び第１ゲート電極
４の上面に形成されたゲート酸化膜3a,3bと、このゲー
ト酸化膜3bに開孔され、第１及び第２ゲート電極4,7を
接続するコンタクトホール3cと、第２ゲート電極７下方
のＮ層２表面部に形成されたN-層６とから構成されてい
る。That is, the two-phase driven BCCD is formed on a P-type semiconductor substrate 1 and has an N layer 2 serving as a CCD channel region and a first polysilicon layer formed on the N layer 2 at a predetermined interval.
A gate electrode 4 and a polysilicon layer 7a and a silicide layer 7b of a refractory metal, for example, tungsten or molybdenum, which are arranged and formed between the first gate electrodes 4 and on a portion of the first gate electrode 4, are sequentially laminated. Second gate electrode 7
And gate oxide films 3a, 3b formed below the first and second gate electrodes 4, 7 and on the upper surface of the first gate electrode 4, and the first and second gate electrodes are opened in the gate oxide film 3b. It comprises a contact hole 3c for connecting the gate electrodes 4 and 7, and an N − layer 6 formed on the surface of the N layer 2 below the second gate electrode 7.
次に、かかる２相駆動のBCCDの製造方法について述べ
る。Next, a method of manufacturing such a two-phase driven BCCD will be described.
先ず、不純物濃度が1.0×1011〜5.0×1015ions/cm3程
度のＰ型半導体基板１上に、素子分離領域を形成した
後、CCDチャネル領域となる部分に、Ｎ型不純物を導入
し、表面濃度が5.0×1014〜5.0×1016程度のＮ層２を形
成する。その後、上記Ｎ層２上に、ゲート酸化膜3aを20
0〜1000Å厚形成し、更にこの上にポリシリコン層を200
0〜5000Å厚程度堆積する。そして、このポリシリコン
層に不純物を拡散した後、これをホトリソ・エッチング
技術によりパターニングして、第１ゲート電極４を形成
する。次に、第１ゲート電極４を含む基板１上に、ゲー
ト酸化膜3bを200〜1000Å厚形成し、このゲート酸化膜3
bの所定部に、第１ゲート電極４と第２ゲート電極７と
を接続するためのコンタクトホール3cを開孔する。続い
て、全面に、ポリシリコン層7aを1000〜2000Å厚堆積
し、これに不純物を拡散した後、このポリシリコン層7a
上に、高融点金属、例えばタングステン又はモリブデン
等のシリサイド層7bを2000〜3000Å厚重ねて堆積する。
しかる後、ホトリソ・エッチング技術により上記シリサ
イド層7b及びポリシリコン層7aをパターニングして、第
１ゲート電極４間及び第１ゲート電極４の部分上に、第
２ゲート電極７を形成し、完成する。First, after forming an element isolation region on a P-type semiconductor substrate 1 having an impurity concentration of about 1.0 × 10 11 to 5.0 × 10 15 ions / cm 3 , an N-type impurity is introduced into a portion to be a CCD channel region. Then, an N layer 2 having a surface concentration of about 5.0 × 10 14 to 5.0 × 10 16 is formed. Thereafter, a gate oxide film 3a is deposited on the N layer 2 for 20 minutes.
100 to 1000 mm thick, and a polysilicon layer on top of this
Deposit about 0-5000mm thick. After the impurity is diffused into the polysilicon layer, the impurity is patterned by the photolithography etching technique to form the first gate electrode 4. Next, a gate oxide film 3b is formed on the substrate 1 including the first gate electrode 4 to a thickness of 200 to 1000 mm.
A contact hole 3c for connecting the first gate electrode 4 and the second gate electrode 7 is formed in a predetermined portion b. Subsequently, a polysilicon layer 7a is deposited on the entire surface in a thickness of 1000 to 2000 mm, and impurities are diffused therein.
A silicide layer 7b of a high melting point metal, for example, tungsten or molybdenum, is deposited thereon in a thickness of 2000 to 3000 mm.
Thereafter, the silicide layer 7b and the polysilicon layer 7a are patterned by the photolithographic etching technique to form the second gate electrode 7 between the first gate electrodes 4 and on the portion of the first gate electrode 4, thereby completing the process. .
従って、かかるCCD構造により、ゲートの低抵抗化が
可能となり、素子の微細化が容易となる。Therefore, with such a CCD structure, the resistance of the gate can be reduced, and the miniaturization of the element can be facilitated.
以上説明したように本発明によれば、第２ゲート電極
を電気抵抗が低いポリサイドとし、第２ゲート電極と第
１ゲート電極とを接続したので、ゲート電極の電気抵抗
が低減化される。従って、電源ラインから離れた部分に
おける電圧降下及びゲートに対する電圧チャージ・ディ
スチャージ時の特定数の劣化が防止できる。よって、CC
Dにおけるビット数の増大や微細化が容易にできる等の
効果により上述した課題を解決し得る。As described above, according to the present invention, the second gate electrode is made of polycide having a low electric resistance, and the second gate electrode and the first gate electrode are connected, so that the electric resistance of the gate electrode is reduced. Therefore, it is possible to prevent a voltage drop in a portion remote from the power supply line and a specific number of deteriorations at the time of voltage charging / discharging to the gate. Therefore, CC
The above-described problem can be solved by the effect of increasing the number of bits in D and facilitating miniaturization.
第１図は本発明の実施例に係わるBCCD構造の断面図であ
り、第２図は従来例におけるBCCD構造の断面図である。 １…Ｐ型半導体基板、２…Ｎ層、3a,3b…ゲート酸化
膜、3c…コンタクトホール、４…第１ゲート電極、６…
N-層、７…第２ゲート電極、7a…ポリシリコン層、7b…
シリサイド層。FIG. 1 is a sectional view of a BCCD structure according to an embodiment of the present invention, and FIG. 2 is a sectional view of a BCCD structure in a conventional example. DESCRIPTION OF SYMBOLS 1 ... P type semiconductor substrate, 2 ... N layer, 3a, 3b ... Gate oxide film, 3c ... Contact hole, 4 ... First gate electrode, 6 ...
N - layer, 7 ... second gate electrode, 7a ... polysilicon layer, 7b ...
Silicide layer.
Claims (1)
定間隔をおいて並設された複数の第１ゲート電極と、 上記第１ゲート電極および上記半導体基板上に形成され
たゲート酸化膜と、 ポリシリコンおよび高融点金属シリサイドからなり、上
記第１ゲート電極間から一方側の上記第１ゲート電極上
へと延在する複数の第２ゲート電極とを有し、 上記第２のゲート電極は、上記一方側の第１ゲート電極
と上記第２ゲート電極との間のゲート酸化膜の所定部に
開口されたコンタクトホールによって上記一方側の第１
ゲート電極に接続され、 上記コンタクトホールによって接続された上記第１ゲー
ト電極と上記第２ゲート電極には同一の信号が入力され
ていることを特徴とする半導体装置。A plurality of first gate electrodes made of polysilicon and arranged in parallel on a semiconductor substrate at predetermined intervals; a gate oxide film formed on the first gate electrode and the semiconductor substrate; A plurality of second gate electrodes made of polysilicon and a refractory metal silicide and extending from between the first gate electrodes to one side of the first gate electrode; A contact hole opened in a predetermined portion of the gate oxide film between the first gate electrode on the one side and the second gate electrode forms the first gate on the one side.
A semiconductor device connected to a gate electrode, wherein the same signal is input to the first gate electrode and the second gate electrode connected by the contact hole.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31535289A JP2911146B2 (en) | 1989-12-06 | 1989-12-06 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31535289A JP2911146B2 (en) | 1989-12-06 | 1989-12-06 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03177029A JPH03177029A (en) | 1991-08-01 |
| JP2911146B2 true JP2911146B2 (en) | 1999-06-23 |
Family
ID=18064383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31535289A Expired - Fee Related JP2911146B2 (en) | 1989-12-06 | 1989-12-06 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2911146B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9865723B2 (en) | 2016-01-12 | 2018-01-09 | Toyota Jidosha Kabushiki Kaisha | Switching device |
-
1989
- 1989-12-06 JP JP31535289A patent/JP2911146B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9865723B2 (en) | 2016-01-12 | 2018-01-09 | Toyota Jidosha Kabushiki Kaisha | Switching device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03177029A (en) | 1991-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0458700B2 (en) | ||
| JPH07176724A (en) | Charge transfer device and preparation thereof | |
| US6111279A (en) | CCD type solid state image pick-up device | |
| JP3119586B2 (en) | Charge transfer device and method of manufacturing the same | |
| JP2911146B2 (en) | Semiconductor device | |
| JP2003298063A (en) | Field effect transistor | |
| JPH0695536B2 (en) | Charge transfer device | |
| US5627096A (en) | Manufacturing method of electric charge transferring devices | |
| JP3077608B2 (en) | Charge transfer device and method of manufacturing the same | |
| JPH06140442A (en) | Charge transfer device | |
| JP3150050B2 (en) | Charge coupled device and method of manufacturing the same | |
| JPH0618263B2 (en) | Charge transfer device | |
| JP4295702B2 (en) | Solid-state imaging device and driving method of solid-state imaging device | |
| JP3206009B2 (en) | Charge coupled device, method of manufacturing the same, and method of driving the same | |
| JP3004764B2 (en) | Charge-coupled device | |
| JP2522250B2 (en) | Charge transfer device | |
| JP2712847B2 (en) | Method for manufacturing charge transfer device | |
| JPS6213826B2 (en) | ||
| JPH0951089A (en) | Charge transfer device and manufacture thereof | |
| JPS5815271A (en) | Charge coupled element | |
| JPH11168206A (en) | Solid-state image pick-up device and its manufacture | |
| JP3360735B2 (en) | Charge coupled device and driving method thereof | |
| JPH0682694B2 (en) | Charge transfer device | |
| JPS63164274A (en) | Semiconductor device | |
| JP2663697B2 (en) | Charge transfer device and method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20080409 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20090409 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |