JP2906616B2 - Parallel multiplex inverter - Google Patents
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【発明の詳細な説明】 A.産業上の利用分野 本発明は、２台の三相電圧型インバータを相間リアク
トルを介して並列接続した並列多重インバータに関す
る。The present invention relates to a parallel multiplexed inverter in which two three-phase voltage type inverters are connected in parallel via an inter-phase reactor.
B.発明の概要 本発明は、並列多重インバータにおいて、 ２台のインバータを電流追従型制御を行い、電流指令
とインバータ出力電流の偏差の和が所定範囲を越えたと
きに一方のインバータのヒステリシス幅を等価的に変え
る補正を行うことにより、 制御回路を簡単にしながら出力電流のリップルを低減
し、また電流追従性を確保できるようにしたものであ
る。B. Summary of the Invention In the present invention, in a parallel multiplex inverter, two inverters perform current tracking control, and when a sum of a deviation between a current command and an inverter output current exceeds a predetermined range, a hysteresis width of one of the inverters is obtained. Is performed so that the control circuit can be simplified, the output current ripple can be reduced, and current followability can be ensured.
C.従来の技術 電動機等の負荷に交流電力を供給する電力変換装置に
は、出力電圧の制御と波形改善（低次高調波低減）がで
きるPWMインバータが多く採用され、さらに高調波抑制
効果を高めるためにPWMインバータの出力を相間リアク
トルを介して並列接続した並列多重方式も提案されてい
る。C. Conventional technology Many power inverters that supply AC power to loads such as motors use PWM inverters that can control the output voltage and improve the waveform (reduce low-order harmonics). To increase the output, a parallel multiplexing method in which the outputs of the PWM inverter are connected in parallel via an interphase reactor has been proposed.
例えば、電気学会論文誌Ｂ、論文59−B7、P.49〜56、
「PWMトランジスタインバータにおいて電流平衡リアク
トルを用いた素子の並列接続」には２台のPWMインバー
タを並列接続するのに基本波信号を同一にするが夫々の
対応する素子のスイッチング時期を異なるものにし、合
成出力波形のスイッチング周期を小さくすることでキャ
リア周波数を高めたものと同様の効果を得るようにして
いる。For example, IEEJ Transactions B, Papers 59-B7, P.49-56,
In "parallel connection of elements using current balancing reactor in PWM transistor inverter", the same fundamental wave signal is used to connect two PWM inverters in parallel, but the switching time of each corresponding element is different, By reducing the switching cycle of the combined output waveform, the same effect as that obtained by increasing the carrier frequency can be obtained.
また、電気学会・半導体電力変換研究会、SPC−86−4
9、P.81〜90「PWMインバータによる誘導電動機の高速直
接トルク制御」にはインバータ並列接続による１電圧ベ
クトルに対する複数のスイッチング状態を制御目的に応
じて選択制御し、低いスイッチング周波数でトルクリッ
プルや高調波損失の低減さらにトルク応答を高めるよう
にしている。The Institute of Electrical Engineers of Japan / Semiconductor Power Conversion Study Group, SPC-86-4
9, P.81-90 “High-speed direct torque control of induction motor by PWM inverter” selects and controls multiple switching states for one voltage vector by parallel connection of inverters according to the control purpose. The harmonic loss is reduced and the torque response is enhanced.
他の従来例として、電気学会・半導体電力変換研究
会、SPC−86−58、P.31〜40、「高調波抑制と高速電流
追従を可能にした並列多重電流制御形PWMインバータ」
には電圧ベクトルの選択に電圧ベクトルの大きさも含め
た制御を行う電流制御形PWMインバータとし、高調波電
流の抑制と電流追従性を高めている。As another conventional example, the Institute of Electrical Engineers of Japan / Semiconductor Power Conversion Study Group, SPC-86-58, pp. 31-40, "Parallel Multiple Current Controlled PWM Inverter that Enables Harmonic Suppression and High-Speed Current Tracking"
Has a current control type PWM inverter that controls the selection of the voltage vector, including the magnitude of the voltage vector, to suppress harmonic currents and improve current tracking.
D.発明が解決しようとする課題 前述の第１及び第２の従来例では共に三相並列多重イ
ンバータの出力電圧を制御しており、アクティブフィル
タなどの電流制御を行うものには適用できない。この
点、第３の従来例では電流制御を行い、電流追従性と高
調波電流抑制に優れるが、電圧ベクトルの選択が多くな
って制御回路を複雑にし、実用的でない問題があった。D. Problems to be Solved by the Invention In the first and second conventional examples described above, the output voltage of the three-phase parallel multiplexed inverter is both controlled, and cannot be applied to an active filter or the like that performs current control. In this regard, the third conventional example performs current control and is excellent in current followability and suppression of harmonic current, but has a problem that the selection of voltage vectors increases and the control circuit becomes complicated, which is not practical.
この問題を解決するものとして、第３図に主回路図
を、第４図に制御回路図を示すように電流追従型に構成
することが考えられる。第３図中、２台の三相電圧型イ
ンバータ1,2の三相出力は循環電流抑制用の相間リアク
トル（センタータップ付き）３を介して負荷４に電流供
給し、制御回路５は電流指令に従って両インバータ1,2
の出力電流を制御する。この制御回路５は、第４図の5a
に代表して示すように、各相の電流指令ia＊,ib＊,ic＊
を係数器６で1/2にすることで両インバータ1,2の分担電
流指令とし、夫々のインバータ1,2の出力電流検出信号i
a1,ia2,ib1,ib2,ic1,ic2と係数器６からの分担電流指令
の偏差をヒステリシスコンパレータ71,72の入力とし、
この偏差の幅と極性に応じてヒステリシスコンパレータ
71,72の出力にオン・オフゲート信号Ga1,Ga2,Gb1,Gb2,G
c1,Gc2を得る。In order to solve this problem, it is conceivable to configure a main circuit diagram in FIG. 3 and a current tracking type as shown in a control circuit diagram in FIG. In FIG. 3, the three-phase outputs of the two three-phase voltage type inverters 1 and 2 supply a current to a load 4 via an inter-phase reactor (with a center tap) 3 for suppressing a circulating current. According to both inverters 1,2
To control the output current. This control circuit 5 corresponds to 5a in FIG.
, The current command i a *, i b *, i c * of each phase
Is reduced to 1/2 by the coefficient unit 6 to obtain a shared current command for both inverters 1 and 2, and the output current detection signal i of each inverter 1 and 2
a1 , ia2 , ib1 , ib2 , ic1 , ic2 and the deviation of the shared current command from the coefficient unit 6 are input to the hysteresis comparators 7 1 , 7 2 ,
Hysteresis comparator according to the width and polarity of this deviation
7 1, 7 on-off gate signal to the second output G a1, G a2, G b1 , G b2, G
c1 and G c2 are obtained.
すなわち、ヒステリシスコンパレータ71,72は、その
入力になる偏差を零に近づける入出力特性を有してイン
バータのゲート信号を得ることでインバータの出力電流
を分担電流指令に追従させる。具体的には、ヒステリシ
スコンパレータ71,72は、分担電流指令に対してインバ
ータの電流検出信号がヒステリシス幅を越えて大きくな
るときには該インバータの出力電流を小さくするゲート
信号出力を得、逆に分担電流指令に対してはインバータ
の電流検出信号がヒステリシス幅を越えて小さくなると
きには該インバータの出力電流を大きくするゲート信号
出力を得る。That is, the hysteresis comparators 7 1 and 7 2 have an input / output characteristic of making the input deviation close to zero and obtain the inverter gate signal, thereby causing the output current of the inverter to follow the shared current command. Specifically, when the current detection signal of the inverter becomes larger than the hysteresis width in response to the shared current command, the hysteresis comparators 7 1 and 7 2 obtain a gate signal output that reduces the output current of the inverter, and conversely. When the current detection signal of the inverter becomes smaller than the hysteresis width in response to the shared current command, a gate signal output for increasing the output current of the inverter is obtained.
このように、電流追従形インバータを２台並列接続し
て相別に個々に電流制御する構成は、制御回路を極めて
簡単化するが、相間リアクトル３の循環電流抑制効果に
よって２台のインバータ1,2のスイッチングタイミング
が重なって電流リップルの低減を図ることができない。
このリップルの低減はアクティブフィルタでの高次高調
波の抑制に要望される。As described above, the configuration in which two current-following inverters are connected in parallel to individually control the current for each phase greatly simplifies the control circuit. However, the effect of suppressing the circulating current of the inter-phase reactor 3 makes the two inverters 1, 2 And the switching timing overlaps, and it is impossible to reduce the current ripple.
Reduction of this ripple is required for suppression of higher-order harmonics in an active filter.
本発明の目的は、制御回路を簡単にしながら出力電流
のリップルを低減し、また電流追従性を低下させること
のない並列多重インバータを提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a parallel multiplexed inverter that reduces a ripple of an output current while simplifying a control circuit and does not reduce current followability.
E.課題を解決するための手段と作用 本発明は前記目的を達成するため、 ２台の三相電圧型インバータと、 前記両インバータの相別にそれぞれ設けられ、一端が
両インバータの出力端にそれぞれ接続され、他端が両イ
ンバータの共通の負荷の同じ相にそれぞれ接続された一
対のリアクトルと、 前記両インバータの相別にそれぞれ設けられ、前記負
荷への電流指令を1/2にして前記両インバータの分担電
流指令を得る係数器と、 前記両インバータの相別にそれぞれ設けられ、前記両
インバータの検出電流と前記分担電流指令の偏差を入力
し、該偏差を零に近づける入出力特性を有して前記両イ
ンバータのゲート信号を得る一対のヒステリシスコンパ
レータと、 前記両インバータの相別にそれぞれ設けられ、前記電
流指令と前記両インバータの検出電流の和との偏差が所
定範囲を越えたときに前記一対のヒステリシスコンパレ
ータの一方の入力を補正する出力を得る３値コンパレー
タとを備え、 リップルの発生を各相の電流指令に対する各相の検出
電流の和との偏差が所定範囲を越えることで検出し、こ
の検出で相別に一対のヒステリシスコンパレータの一方
の入力を補正することで等価的にヒステリシス幅を他方
のヒステリシスコンパレータと異なるものにし、両イン
バータの相別のスイッチングタイミングをずらすことで
リップル低減を得る。E. Means and Action for Solving the Problems In order to achieve the above object, the present invention provides two three-phase voltage type inverters, each of which is provided for each of the two inverters, one end of which is connected to the output terminal of each of the inverters. A pair of reactors connected to each other and having the other end connected to the same phase of a common load of the two inverters; and a pair of reactors provided for each phase of the two inverters, and halving the current command to the load. And a coefficient device that obtains a shared current command of each of the two inverters, and has input / output characteristics for inputting a difference between the detected currents of the two inverters and the shared current command and making the difference close to zero. A pair of hysteresis comparators for obtaining gate signals of the two inverters, and a hysteresis comparator provided for each of the two inverters, for detecting the current command and the two inverters. A ternary comparator for obtaining an output for correcting one input of the pair of hysteresis comparators when a deviation from the sum of the currents exceeds a predetermined range, and detecting the occurrence of ripples in each phase in response to a current command of each phase When the deviation from the sum of the currents exceeds a predetermined range, it is detected, and by this detection, one input of a pair of hysteresis comparators is corrected for each phase, thereby equivalently making the hysteresis width different from that of the other hysteresis comparator. Ripple reduction is obtained by shifting the switching timing for each phase of the inverter.
F.実施例 第１図は本発明の一実施例を示す主回路図である。同
図中、三相電圧型インバータ1,2の並列接続には相別に
夫々リアクトル81,82を介して負荷４の同じ相に接続さ
れる。電流制御回路９は、第２図に示す構成にされる。
同図には、各相の制御回路9a,9b,9cのうちａ相の制御回
路9aに代表して回路構成を示すが、以下の構成要素は、
両インバータの相別にそれぞれ設けられる。F. Embodiment FIG. 1 is a main circuit diagram showing an embodiment of the present invention. In the figure, it is connected to the same phase of the load 4 via the three-phase voltage-type separate respective reactor 8 1 phase to the parallel connection of the inverters 1, 8 2. The current control circuit 9 is configured as shown in FIG.
In the figure shows a circuit configuration on behalf of each phase of the control circuit 9 a, 9 b, 9 a phase of the control circuit 9a of c, the following components,
It is provided for each phase of both inverters.
第２図において、係数器10は電流指令ia＊を1/2にし
て２台のインバータ1,2の分担電流指令を求め、この分
担電流指令と両インバータ1,2の同じ相の検出電流ia1,i
a2とを比較器111,112で比較することで分担電流指令と
インバータの検出電流との偏差を求める。これら偏差信
号の極性と幅に応じて、従来と同様に、偏差を零に近づ
ける入出力特性を有するヒステリシスコンパレータ121,
122によってオン・オフのゲート信号Ga1,Ga2として取り
出されるが、ヒステリシスコンパレータ121側の入力は
位相補正回路13によって補正される。In FIG. 2, the coefficient unit 10 obtains a shared current command for the two inverters 1 and 2 by halving the current command i a *, and determines the shared current command and the detected current of the same phase of the two inverters 1 and 2. i a1 , i
comparator 11 and a2 1, 11 a deviation between the sharing current command and the inverter of the detected current by comparing with 2. In accordance with the polarity and width of these deviation signals, as in the prior art, a hysteresis comparator 12 1 ,
12 2 by but is taken out as a gate signal G a1, G a2 on and off, the input of the hysteresis comparator 12 1 side is corrected by the phase correction circuit 13.
位相補正回路13は、電流指令ia＊に対する検出電流i
a1,ia2の和との偏差を比較器131で求め、この偏差を入
力とすると３値コンパレータ132で３つの偏差領域の何
れにあるかを判定し、該偏差が中央の偏差領域から外れ
たことの判定出力（定値±１）で係数器133から定数Ｋ
を乗じて±Ｋを発生し、この定数±Ｋを比較器134の補
正入力として比較器111からの偏差を補正し、この補正
出力をヒステリシスコパレータ121の入力とする。The phase correction circuit 13 detects the detected current i with respect to the current command ia *.
a1, a deviation of the sum of i a2 by the comparator 13 1, determines either to whether the three deviations region 3 value comparator 13 2 When the input the deviation, the deviation from the center of the deviation area determination output of deviated be constant from the coefficient multiplier 13 3 (value ± 1) K
Generating a ± K multiplied by this constant ± K to correct the deviation from the comparator 11 1 as the correction input of the comparator 13 4, to the corrected output and the input of the hysteresis Copa rater 12 1.
上述の構成において、例えば、ａ相の電流指令ia＊に
対して検出電流ia1,ia2の和が正負側に大きく外れる
と、３値コンパレータ132の出力に±１を発生し、係数
器133を通してヒステリシスコンパレータ121の入力を増
減補正する。これにより、両インバータ1,2の電流リッ
プルが重なり合うときにインバータ１側のヒステリシス
コンパレータ121の出力を反転させ、これは等価的にヒ
ステリシス幅をインバータ２側のコンパレータ122とは
変えることになり、両インバータ1,2のスイッチング位
相をずらすことで電流リップルの低減を図る。In this aspect, for example, the sum of the detected current i a1, i a2 relative to the current command i a * of a phase deviates greatly to the positive and negative side, the ± 1 occur on the output of the ternary comparators 13 2, coefficient decrease corrects the input of the hysteresis comparator 12 1 through vessel 13 3. Accordingly, when the current ripple of both inverters 1 overlap inverts the output of the hysteresis comparator 12 first inverter 1 side, this is equivalent to result in changing the hysteresis width comparator 12 2 of the inverter 2 side The current ripple is reduced by shifting the switching phases of the inverters 1 and 2.
このような作用効果を得るのに、インバータ1,2の出
力を独立的に制御できるよう従来の相間リアクトルに代
えて相別のリアクトル81,82の個別構成とし、夫々の相
別の出力電流を独立的に制御する。なお、電流追従正は
第３図及び第４図構成のものと変わりなく、変動の激し
い負荷やランダムに変化する負荷にも十分に対応でき
る。In order to obtain such effects, individual reactors 8 1 and 8 2 are used instead of the conventional inter-phase reactors so that the outputs of inverters 1 and 2 can be controlled independently. Control the current independently. The current follower is the same as that of the configuration shown in FIGS. 3 and 4, and can sufficiently cope with a load that varies greatly or a load that changes randomly.
G.発明の効果 以上のとおり、本発明によれば、並列多重インバータ
を構成するのに、両インバータの各相出力を夫々独立し
たリアクトルを介して並列接続し、両インバータの各相
出力電流と夫々相別の分担電流指令との偏差から一対の
ヒステリシスコンパレータにゲート信号を得る電流追従
型にし、各相別に電流指令と両インバータの出力電流の
和との偏差が所定範囲を越えたときに一方のヒステリシ
スコンパレータの入力を補正するようにしたため、両イ
ンバータの電流リップルが重なり合うときに一方のスイ
ッチング位相を変えて電流リップルを抑制でき、しかも
電流追従型構成にしての応答性を低下させることがな
く、また制御回路も位相補正回路を増設するのみで、従
来の電圧ベクトル制御に較べて簡単になる。G. Effects of the Invention As described above, according to the present invention, to configure a parallel multiplexed inverter, each phase output of both inverters is connected in parallel via an independent reactor, and the output current of each phase of both inverters is A pair of hysteresis comparators are used to obtain a gate signal from the deviation from the shared current command for each phase.The current tracking type is used.When the deviation between the current command and the sum of the output currents of both inverters for each phase exceeds a predetermined range, The input of the hysteresis comparator is corrected, the current ripple can be suppressed by changing one switching phase when the current ripples of both inverters overlap, and the response of the current tracking type configuration is not reduced. Also, the control circuit is simply provided with an additional phase correction circuit, which is simpler than the conventional voltage vector control.
第１図は本発明の一実施例を示す主回路図、第２図は実
施例の電流制御回路図、第３図は従来の主回路図、第４
図は従来の電流制御回路図である。 1,2……三相電圧型インバータ、４……負荷、81,82……
リアクトル、９……電流制御回路、10……係数器、111,
112……比較器、121,122……ヒステリシスコンパレー
タ、13……位相補正回路、132……３値コンパレータ、1
33……係数器。FIG. 1 is a main circuit diagram showing one embodiment of the present invention, FIG. 2 is a current control circuit diagram of the embodiment, FIG. 3 is a conventional main circuit diagram, FIG.
FIG. 1 is a diagram of a conventional current control circuit. 1,2 …… Three-phase voltage type inverter, 4 …… Load, 8 1 , 8 2 ……
Reactor, 9 ... current control circuit, 10 ... coefficient unit, 11 1 ,
11 2 … Comparator, 12 1 , 12 2 … Hysteresis comparator, 13… Phase correction circuit, 13 2 …… Three-valued comparator, 1
3 3 …… Coefficient unit.
Claims (1)
インバータの出力端にそれぞれ接続され、他端が両イン
バータの共通の負荷の同じ相にそれぞれ接続された一対
のリアクトルと、 前記両インバータの相別にそれぞれ設けられ、前記負荷
への電流指令を1/2にして前記両インバータの分担電流
指令を得る係数器と、 前記両インバータの相別にそれぞれ設けられ、前記両イ
ンバータの検出電流と前記分担電流指令の偏差を入力
し、該偏差を零に近づける入出力特性を有して前記両イ
ンバータのゲート信号を得る一対のヒステリシスコンパ
レータと、 前記両インバータの相別にそれぞれ設けられ、前記電流
指令と前記両インバータの検出電流の和との偏差が所定
範囲を越えたときに前記一対のヒステリシスコンパレー
タの一方の入力を補正する出力を得る３値コンパレータ
と、 を備えたことを特徴とする並列多重インバータ。An inverter is provided for each of the two inverters, one end of which is connected to the output terminal of each of the inverters, and the other end of which is connected to the same phase of a common load of the inverters. A pair of reactors connected to each other, and a coefficient unit provided for each phase of the two inverters to obtain a shared current command for the two inverters by halving the current command to the load, and for each phase of the two inverters. A pair of hysteresis comparators respectively provided to input a deviation between the detected currents of the two inverters and the shared current command, and to obtain a gate signal of the two inverters having input / output characteristics for making the deviation close to zero; Provided for each inverter phase, and when the deviation between the current command and the sum of the detection currents of the two inverters exceeds a predetermined range, the pair of heat sinks is provided. And a ternary comparator for obtaining an output for correcting one input of the steeresis comparator.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100588073C (en) * | 2008-06-05 | 2010-02-03 | 上海交通大学 | Current control method and device of flexible DC power transmission current transformer |
| WO2017186595A1 (en) * | 2016-04-25 | 2017-11-02 | Wobben Properties Gmbh | Inverter and method for generating an alternating current |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3508133B2 (en) * | 2001-09-10 | 2004-03-22 | 日新電機株式会社 | Grid-connected power converter and control method thereof |
| JP2003174790A (en) * | 2001-12-05 | 2003-06-20 | Denso Corp | Synchronous motor device for vehicle |
| JP2006296110A (en) * | 2005-04-12 | 2006-10-26 | Fuji Electric Systems Co Ltd | Unit inverter device |
| JP5050455B2 (en) * | 2006-09-06 | 2012-10-17 | 日産自動車株式会社 | Driving method of motor |
| WO2015196214A1 (en) * | 2014-06-20 | 2015-12-23 | General Electric Company | Apparatus and method for control of multi-inverter power converter |
| DE102014219052A1 (en) * | 2014-09-22 | 2016-03-24 | Wobben Properties Gmbh | Method for generating an alternating electrical current |
-
1990
- 1990-09-06 JP JP2236184A patent/JP2906616B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100588073C (en) * | 2008-06-05 | 2010-02-03 | 上海交通大学 | Current control method and device of flexible DC power transmission current transformer |
| WO2017186595A1 (en) * | 2016-04-25 | 2017-11-02 | Wobben Properties Gmbh | Inverter and method for generating an alternating current |
| US11289995B2 (en) | 2016-04-25 | 2022-03-29 | Wobben Properties Gmbh | Inverter and method for generating an alternating current |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04117137A (en) | 1992-04-17 |
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