JP2898980B2 - Video signal processing device - Google Patents
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Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はビデオ信号処理装置、特に1フイールド分の
ビデオ信号を記憶可能なメモリを用いて画像の合成を行
うビデオ信号処理装置に関するものである。
[従来の技術]
近年、所謂ヘリカルスキヤン型のビデオテープレコー
ダ(VTR)にあっては、ビデオ信号をデイジタル符号化
して1フイールド分のデイジタルビデオ信号を記憶する
メモリ(以下フイールドメモリと称す)に書込むことに
より様々な機能を実現するものが提案、実施されてい
る。即ち、上記フイールドメモリへの書込及び読出アド
レス、書込及び読出タイミングを適宜設定することによ
り、より良好な特殊再生、様々な特殊効果が実現されて
いる。
以下この種のVTRについて説明する。
第9図はこの種のVTRの再生系の概略構成を示す図で
あり、第10図は第9図各部の動作を説明するためのタイ
ミングチヤートである。HA,HBはテープが180°以上の角
範囲に巻装された回転ヘツドシリンダの外周面に沿って
互いに180°の位相差をもって回転する回転ヘツドであ
り、互いに異なるアジマス角を有している。2は上記回
転ヘツドHA,HBの回転位相を検出するためのヘツドであ
り、第10図(a−i)に示す如き矩形波信号(以下PGと
称す)を出力する。このPGは例えば記録されている信号
がNTSCテレビジヨン信号の場合30Hzとなり、ヘツドスイ
ツチ4を制御する。
これによってヘツドスイツチ4からは再生ビデオ信号
が連続して得られ、この再生ビデオ信号は被FM変調輝度
信号(FM−Y)と、被低域変換搬送色信号(低域C)と
を分離するY/C分離回路6に供給される。該回路6で分
離されたFM−Yは輝度信号処理回路8でFM復調他の周知
の処理が施され、低域Cはクロマ信号処理回路10で周波
数変換他の処理が施される。こうして得られたベースバ
ンド輝度信号と搬送色信号とは混合器12にて混合され
て、再生コンポジツトカラービデオ信号を得る。
標準再生時には、スイツチ14は図中N側に接続されて
おり、混合器12の出力はスイツチ14を介して出力端子16
に出力される。
次にフイールドメモリを用いた再生時の動作について
説明する。
端子18は標準再生時に不図示の操作部によりフイール
ドメモリへの書込命令がなされると、2フイールドの期
間ハイレベル(Hi)となる信号が入力される端子であ
る。20は例えばクロマ信号処理回路10等により得た、色
副搬送周波数(fsc)のクロツクが入力される端子で、
入力されたクロツクはPFF22にてその周波数を逓倍され
タイミングコントローラ26の駆動パルスとされる。また
PLL22の出力を分周器24にて分周したクロツクもタイミ
ングコントローラ26に入力されており、タイミングコン
トローラ26はこれらのクロツクに基いて各部のタイミン
グを制御する。
28,30はD−フリツプフロツプ(D−FF)であり、D
−FF28のD端子には前出のPGが、D−FF30のD端子には
D−FF28のQ出力が夫々入力される。D−FF28,30のク
ロツク端子にはタイミングコントローラ26から十分高い
周波数、たとえば、fscのクロツクが入力されており、
D−FF28のQ端子から出力されるパルスに対して、D−
FF30の端子から出力されるパルスは位相が逆でかつ11
/fscの遅れを有する。従ってこれらを排他的論理和(EX
OR)32に供給すると、PGのエツジ部分のみローレベルの
パルスが得られ、更にこのEXOR32の出力とD−FF28のQ
出力との論理和をオアゲート34でとることによって、PG
の立下りエツジ部分のみローレベルの、2フイールド周
期のパルス(以下フレームパルスと称する)を得る。
端子18より入力された書込命令信号はD−FF36にてオ
アゲート34の出力するフレームパルスに同期される。こ
のD−FF36のQ出力の立上りによりモノマルチバイブレ
ータ(MM)38がトリガし、ワンシヨツトパルスが出力さ
れる。MM38の出力するワンシヨツトパルスはセツト−リ
セツトフリツプフロツプ(SR-FF)40をセツトする。こ
のSR-FF40の出力はメモリ42の書込み/読出しの切換
を行う。即ち端子18により入力される書込命令信号がHi
となった直後のPGの立下りタイミングでメモリ42が書込
み状態になるものである。
一方オアゲート34の出力するフレームパルスはアンド
ゲート44を介してアドレスカウンタ46はリセツト(RS
T)端子に入力されると共に後述する263H検出回路48の
クリア(CL)端子にも入力され、これらを初期状態に設
定する。
以下、メモリ42への書込みについて説明する。混合器
12より出力されたコンポジツトカラービデオ信号は前置
ローパスフイルタ(LPF)50で帯域制限された後、アナ
ログ−デイジタル(A/D)変換器52にてデイジタル化さ
れる。54,56はメモリ42のデータ転送速度、転送タイミ
ング、モード等を制御する入出力インターフエース(I
F)である。
NTSC信号は1フイールドが262.5本の水平走査線より
なる。ところがメモリ42に単純に262.5水平走査線分の
ビデオ信号を記憶し、これをくり返し読み出した場合0.
5水平走査期間(0.5H)のスキユーを生じてしまう。こ
の様子を第10図に示す。第10図(a−ii),(a−ii
i)はLPF50に入力されるコンポジツトカラーテレビ信号
の垂直同期信号(VD)、水平同期信号(HD)であり、第
10図(b−1)はPG(a−i)に同期して262.5H分の信
号を記憶する場合の書込/読出切換信号である。第10図
(b−ii),(b−iii)はこの場合のメモリへの書込
み及び読み出しにより得られる信号のVD,HDであり、図
示の如く1/2Hのスキユーを生じることになる。
そこでメモリへの書込期間を263Hとし、262Hの読出し
と263Hの読出しとを交互に行うことが考えられており、
第10図(c−i)はこの場合の書込/読出切換信号、
(c−ii),(c−iii)は夫々この場合のHD,VDであ
る。
第9図の構成も、この様に書込期間を263Hとするもの
であり、アドレスカウンタ46が263H分のアドレスをカウ
ントすると、263H検出回路48がパルスを出力し、SR-FF4
0をリセツトすると共にアドレスカウンタ46をリセツト
する。これに伴なってSR-FF40の出力はHiとなりメモ
リ42はリセツトされたアドレスカウンタ46により指定さ
れたアドレスのデータを読出す。
メモリ42から読出されたデータはIF56を介してデイジ
タル−アナログ(D/A)変換器58にてアナログ化され、
後置LPF60で帯域制限されてスイツチ14のM側端子に入
力される。尚、A/D変換器52、IF54,56及びD/A変換器58
はタイミングコントローラ26の出力するクロツクによっ
て制御されている。
こうしてメモリ42が読み出し動作を行って後新たな書
込命令が行われることなく262H経過すると、アドレスカ
ウンタ46のリセツト端子にオアゲート34からフレームパ
ルスが入力され、メモリ42の読出しアドレスがリセツト
される。そして次のフイールドは263H検出回路48がパル
スを出力するまでアドレスカウンタ46が動作に、263H分
のデータがメモリ42から読出される。以後、新たな書込
命令信号が入力されるまで、262H分のデータと263H分の
データとが交互に読出されることになる。
上記構成でテープ速度を様々に切換え、スイツチ14を
所定のタイミングで切換え、更には書込命令信号を適宜
入力することにより静止画再生、スローモーシヨン再生
等が実現できる。
一方、上述の如フイールドメモリのアドレスをアドレ
スカウンタではなく2次元的にメモリアドレスを様々に
規定(マツピング)することにより画像の縮小、拡大、
合成等を行うことも可能である。
[発明が解決しようとする課題]
しかし、上記メモリのアドレツシング処理は大規模な
演算子及び大容量の記憶素子等を必要とする。一方、上
記アドレスカウンタを用いる方法では画像の縮小、拡
大、合成等の処理は行えなかった。特に複数画面を合成
する処理はアドレツシングが極めて複雑で、上記アドレ
スカウンタを用いることは行われていなかった。
上述の背景下に於て、本発明の目的はアドレスカウン
タを用いた簡易なアドレツシング処理で複数画面の合成
を可能としたビデオ信号処理装置を提供する処にある。
[問題点を解決するための手段]
かかる目的下において、本発明は、それぞれ縮小され
た複数の異なるフィールドの画像を同一画面上に表示可
能に処理する装置であって、1フィールド分のビデオ信
号を記憶可能なメモリと、前記メモリの書き込みアドレ
スを決定するためのアドレスカウンタと、前記アドレス
カウンタに所定周波数の第1のカウントクロックを供給
し、前記メモリに対して同期信号を書き込む第1のモー
ドと、前記同一画面上に表示されるべき各フィールドの
縮小画像の前記画面上の表示位置に応じた複数のプリセ
ット値を前記アドレスカウンタに与えると共に前記所定
周波数よりも低い周波数の第2のカウントクロックを前
記アドレスカウンタに供給し、前記第1のモードにおい
て同期信号が書き込まれた前記メモリに対して前記縮小
された複数の異なるフィールドのビデオ信号を書き込む
第2のモードとを有するメモリ制御手段とを備える構成
とした。
[作用]
前述の如く構成することにより、複数のフィールドの
画像を1つの画面上の異なる位置に対応したアドレスに
記憶でき、アドレスカウンタを用いてフィールドメモリ
のアドレッシングを行う手法においても複数の画像を合
成することが可能となった。
また、このとき、特別に疑似同期信号付加回路を設け
ることなく、メモリの書き込み制御のみで合成縮小画面
に同期信号を付加できる。
[実施例]
以下、本発明の一実施例としてのVTRの構成について
説明する。
第1図は本発明の一実施例としてVTRの再生系の要部
構成を示す図であり、第9図に1で示すメモリ処理回路
の部分を示しており、他の部分の構成については第9図
の構成と同様である。但し、本実施例に於るメモリアド
レスはコンポジツトビデオ信号の色副搬送波の1周期を
1つの単位として取扱い、A/D変換器52に於るサンプリ
ング周波数を3fscとすると3個のデータを同じアドレス
として取扱うこととする。この様なアドレスによるメモ
リへの書込、読出しについては本出願人が先に出願した
特願昭62-164829号に詳細に開示しているので、本明細
書では省略する。
第1図に於て101は再生ビデオ信号中の水平同期信号
(HD)が入力される端子、102は再生ビデオ信号中の垂
直同期信号(VD)が入力される端子、103は不図示の操
作部から画像のマルチ表示命令が入力される端子であ
る。
端子101,102に入力されているHD,VDは負論理入力、即
ちLoの時が同期信号部を示す信号であり、これらは立下
りエツジ検出回路104,105に供給される。第2図(A)
はこのエツジ検出回路104,105の構成例を示す図で第2
図(B)は第2図(A)各部の波形を示すタイミングチ
ヤートである。第2図(A)に於て201は同期信号に対
して十分周波数の高い、例えば周波数fscのクロツク
(第2図(B)にckで示す)が入力される端子であり、
第9図のタイミングコントローラ26からクロツクが供給
されている。202は第2図(B)に(a)で示す如き負
論理の同期信号が供給される端子であり、この同期信号
はD−FF203に入力される。D−FF203のQ出力(第2図
(B)に(b)で示す)はD−FF204に入力される。そ
してD−FF204の出力(第2図(B)に(c)で示
す)とD−FF203のQ出力はEX-OR205に供給され第2図
(d)に示す如くエツジが検出され更にオアゲート(O
R)206で立下りエツジのみが選択される。
こうして回路104,105から得られたHD,VDのエツジパル
スは水平同期エリア抽出回路106、垂直同期エリア抽出
回路107に供給される。該エリア抽出回路106,107で抽出
された同期エリアは画像部分とは別途フイールドメモリ
に記憶されることになる。垂直同期エリアVAは垂直同期
信号の保護を考慮し、開始点をVDの前縁から6H(Hは水
平走査期間である)前とし、20Hの期間とし、水平同期
エリアHAはHD及びカラーバースト信号の期間を含む期間
とする。回路106,107は上記VA,HAの間Loとなる信号を出
力する。
エリア抽出回路106,107の具体的構成例を第3図
(A)に、第3図(A)各部の波形を第3図(B)に示
す。210はHDもしくはVDが第3図(B)の(a)に示す
如く負論理で入力される端子、211は被カウントクロツ
クが入力される端子であり、カウンタ212はHDもしくはV
Dの前縁でリセツトされるカウンタである。該カウンタ2
12の計数値は比較器213,214に供給され所定値A,Bと比較
される。比較器213,214の出力は第3図(B)の
(b),(c)に示す如き信号となり、これらはアンド
ゲート(AND)215に入力されることにより第3図(B)
の(d)に示す如きVA,HAの間Loとなる信号となる。回
路106,107でA,Bの値が異なるのは当然である。
本実施例ではこれらのエリアVA,HAを示す信号を用い
てフイールドメモリ42への書込みタイミング及びメモリ
アドレスを制御することになるが、以下本実施例に於け
るマルチ表示の概略について第4図を用いて説明する。
第4図はメモリのアドレスを模式的に示し、図中VAは
HAは夫々垂直同期エリア、水平同期エリアに対応するア
ドレスエリア、a,b,c,dは夫々1フイールドの画面を1/2
に縮小した画像のアドレスエリアを示す。ここで1Hのア
ドレス数をHa,1H分のHAのアドレス数をBaとすると、VA
のアドレス数は20Haであり残るアドレス数は243Haとな
る。ここでVAの書込開始アドレスはOとすると縮小画面
a,b,c,dの書込み開始アドレスは夫々、20Ha+Ba、20Ha
+(Ha+Ba)/2、142Ha+Ba、142Ha+(Ha+Ba)/2とな
る。
本実施例では第1のフイールドでVA,HAの書込を行
い、第2〜第5フイールドで縮小画面a,b,c,dを順次書
込む。ここで縮小画面a,b,c,dの書込時はアドレスカウ
ンタのカウントするクロツクの周波数を、VA,HAの書込
時の1/2し、アドレスカウンタがVAの前縁で常にプリセ
ツトされるとすれば、第2〜第5フイールドの画像部分
(VA,HAを除く部分)の書込開始タイミングのアドレス
カウンタの計数値は10Ha+Ba/2となる。但し、実際には
各画面は1水平走査線毎に書込まれることになり、縮小
画面b,dについては22番目の走査線から書込を開始する
ので書込開始タイミングのアドレスカウンタの係数値は
10Ha+(Ha+Ba)/2となる。
従って、第2〜第5フイールドのアドレスカウンタの
プリセツト値PR2,PR3,PR4,PR5は夫々以下の如く計算
される。
PR2=20Ha+Ba−(10Ha+Ba/2)=10Ha+Ba/2
PR3=20Ha+(Ha+Ba/2−{10Ha+(Ha+Ba/2}=10Ha
PR4=142Ha+Ba−10Ha+Ba/2=132Ha+Ba/2
PR5=142Ha+(Ha+Ba/2−{10Ha+(Ha+Ba/2}=132H
a
上述の如くプリセツトデータを設定することにより第
4図に示す如きアドレスエリアへ各縮小画面の書込が可
能である。
以下、上記制御機能につき、第5〜第8図のタイミン
グチヤートを用いて第1図各部の動作を説明する。
D−FF108はVA抽出信号の位相をHA抽出信号(▲
▼)の位相と合致させるためのものであり、D−FF108
の出力するVA抽出信号(▲▼)はフイールドカウン
タ109に入力される。一方、端子115より入力されたPGの
立下りエツジに同期したパルスが第2図(A)の如き構
成のエツジ検出器110から出力され、D−FF141にてマル
チ表示命令信号がこのパルスに同期させられる。上記カ
ウンタ109はD−FF141のQ出力がLoとなったエツジを第
2図(A)の如き構成のエツジ検出器142から出力され
るパルスでリセツトされ、次のフイールド即ち、各フレ
ームの奇数フイールドから出力(i),(ii),(ii
i),(iv),(v)を順次1フイールド期間毎に順次L
0とするもので例えばシフトレジスタ党で構成されてい
る。第5図に於て(i),(ii),(iii),(iv),
(v)で示す期間は夫々フイールドカウンタ109の出力
(i),(ii),(iii),(iv),(v)がLoとなる
期間を示している。
第1のフイールド(i)に於て、AND111の出力はHiで
ありセレクタ112、113は夫々B側の入力信号を選択す
る。従ってアドレスカウンタ114の被カウントクロツク
としてはタイミングコントローラ26から得られる周波数
fscのクロツクが供給される。端子115′はPGの反転信号
▲▼が入力される端子であり、D−FF116は▲
▼の立下りエツジで▲▼をサンプリングしてエツジ
検出回路117にQ出力として供給する。エツジ検出回路1
17は第2図(A)の如く構成であり立下りエツジのみを
検出するので各フレームの偶数フイールドの信号が入力
される直前の▲▼の立下りエツジに同期したパルス
を525H周期で出力する。一方、アドレスカウンタ114が2
63Haのアドレスをカウントすると検出器140が負のパル
スを出力するので、AND118は263H,262H経過毎に負のパ
ルスを出力する。この525H周期のパルスはAND118、セレ
クタ113を介してアドレスカウンタ114のプリセツト端子
▲▼に入力され、アドレスカウンタをプリセツト
する。従って、フイールドカウンタ109の出力(i)がL
oとなるタイミングで263Ha検出器140の出力パルスによ
りアドレスカウンタがプリセツトする。
この時AND111の出力がHiでインバータ119の出力がLo
であるのでデータ発生器121が作動し、プリセツトデー
タとしては0がセットされる。他方(i)はOR126に入
力され、OR126はAND127の出力をゲートする。AND127に
は▲▼,▲▼が入力されており、HA,VAに於て
のみL0の信号が出力され、この信号がメモリの書込み制
御信号(/R)としてAND128を介してフイールドメモリ
42の/R端子に入力される。第1のフイールドではこの
信号(第6図、第7図、第8図に/R−1にて示す)に
より、VA,HAの期間メモリ32に信号の記録が行われる。
第2図のフイールドに於ては、AND111の出力はLoとな
り、セレクタ112、113は夫々A側に入力されている信号
を出力する。従ってアドレスカウンタ114の被カウント
クロツクとしては、周波数fscのクロツクをTタイプ−
フリツプフロツプ(T−FF)130で1/2分周した周波数fs
c/2のクロツクが入力される。一方エツジ検出器131で得
た▲▼の立下りエツジに同期したパルスがアドレス
カウンタ114のプリセツトパルスとされる。
一方、AND111の出力がLoであるため、OR132はナンド
ゲート(NAND)133の出力、即ちHA,VAの期間以外Loとな
る信号をゲートして、OR134に供給する。T−FF135は▲
▼の立下りでトリガされ1H毎にHi,Loが切換わる信
号となる。第2のフイールド開始時にAND136の出力がLo
に転じており、その立下りエツジがエツジ検出器137に
より検出されているため、第2のフイールドではT−FF
135の出力は最初の1HではLoとなる。VAの期間は20Hであ
るため、VA直後の最初の1Hは同様にT−FF135の出力はL
oである。
T−FF138はT−FF130が出力するfsc/2のクロツク
(第8図に1/2fscで示す)を更に1/2分周してfsc/4のク
ロツクを得る。このクロツクはT−FF135の出力によっ
て1H毎にOR139でゲートされ、更にHA,VAの期間以外の期
間OR134でゲートされてメモリ42の書込制御信号とさ
れ、AND128を介してメモリ42の/R端子に出力される。
この書込制御信号は第6図の/R−3で示し、第7図、
第8図の/R−2,3でその詳細部を示している。
この第2のフイールドでは、データ発生器122が作動
されるのでアドレスカウンタ114のプリセツトデータと
しては(10Ha+Ba/2)が供給されており、これに伴なっ
て前述した様に縮小画面aがメモリの第4図におけるア
ドレスエリアaに記憶される。
次に第3のフイールドでは、VAが終了後最初の1Hでは
T−FF135の出力はHiとなるため、書込制御信号は第6
図/R−2で示す如くなる。詳細部分については第2の
フイールドと同様である。またアドレスプリセツトデー
タとしては発生器123より10Haが供給される。これによ
って、縮小画面bはメモリ26中の第4図bで示すアドレ
スエリアに記憶される。
以後第4のフイールドでは書込制御信号は第2のフイ
ールドと同様であり、アドレスプリセツトデータとして
はデータ発生器124より出力される(132Ha+Ba/2)が供
給される。また第5のフイールドでは書込制御信号は第
3のフイールドと同様であり、アドレスプリセツトデー
タとしてはデータ発生器125より出力される132Haが供給
される。これに伴なって縮小画面c,dが第4図c,dで示す
アドレスに記憶され、第5のフイールドまでに、同期信
号及び4つの縮小画面を含む1フイールド分のビデオ信
号がフイールドメモリ42に記憶される。
第5のフイールド以後は、フイールドメモリ42は常に
読出し状態に保たれることになるが、セレクタ112,113
はA側の入力を出力するので第5のフイールドの次のフ
イールドではエツジ検出器117の出力パルスでアドレス
カウンタ114がプリセツトされ、プリセツトデータは0
となる。更に次のフイールドでは263Ha検出器140の出力
パルスでアドレスカウンタ114がプリセツトされ、同様
にプリセツトデータは0となる。
これによって第5フイールドの次のフイールドでは第
4図に示した如きアドレスに記憶されている同期信号及
び4つの縮小画面を含む1フイールド分のビデオ信号を
263Hに亘り読出し、更に次のフイールドでは262Hに亘り
読出すことになる。
上記実施例にあっては、4つの縮小画面の書込時のア
ドレスカウンタのプリセツト値を夫々異ならしめている
ので、4つの縮小画面を合成画面の所望の位置に配する
ことができ、メモリアドレスのマツピングを行うことも
不要になった。また、同期信号部分は別フイールドで書
込み、かつ異なる周波数の被カウントパルスをカウント
する様にしたので、特別に疑似同期信号付加回路を設け
ることなく、メモリの書込読出の制御のみで合成縮小画
面に同期信号を付加できる。
尚、本実施例にあっては縮小画面を合成する場合につ
いて説明したが、等倍画面を合成する場合に少なくとも
1つの画面原画面と異なる位置に配置する際に本発明は
極めて有効である。
[発明の効果]
以上説明したように、本発明のビデオ信号処理装置に
よれば、アドレスカウンタを用いた簡易なアドレッシン
グ処理にて複数の画面の合成位置を自由に決定できる。
また、特別に疑似同期信号付加回路を設けることな
く、メモリの書き込みの制御のみで合成縮小画面に同期
信号を付加できる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video signal processing apparatus, and more particularly to a video signal processing apparatus that synthesizes an image using a memory capable of storing one field of video signal. . [Related Art] In recent years, in a so-called helical scan type video tape recorder (VTR), a video signal is digitally encoded and written in a memory (hereinafter referred to as a field memory) for storing one field of digital video signals. Various functions have been proposed and implemented by incorporating such functions. That is, by appropriately setting the write and read addresses and the write and read timings for the field memory, better special reproduction and various special effects are realized. Hereinafter, this type of VTR will be described. FIG. 9 is a diagram showing a schematic configuration of a reproducing system of this type of VTR, and FIG. 10 is a timing chart for explaining the operation of each unit in FIG. HA and HB are rotary heads that rotate with a phase difference of 180 ° from each other along the outer peripheral surface of a rotary head cylinder around which the tape is wound in an angular range of 180 ° or more, and have different azimuth angles. Reference numeral 2 denotes a head for detecting the rotation phase of the rotation heads HA and HB, and outputs a rectangular wave signal (hereinafter referred to as PG) as shown in FIG. 10 (a-i). This PG is, for example, 30 Hz when the recorded signal is an NTSC television signal, and controls the head switch 4. As a result, a reproduced video signal is continuously obtained from the head switch 4, and the reproduced video signal is a Y signal for separating the FM modulated luminance signal (FM-Y) and the low-frequency converted carrier color signal (low frequency C). / C is supplied to the separation circuit 6. The FM-Y separated by the circuit 6 is subjected to FM demodulation and other well-known processing in a luminance signal processing circuit 8, and the low band C is subjected to frequency conversion and other processing in a chroma signal processing circuit 10. The baseband luminance signal and the carrier chrominance signal thus obtained are mixed by the mixer 12 to obtain a reproduced composite color video signal. At the time of standard reproduction, the switch 14 is connected to the N side in the figure, and the output of the mixer 12 is supplied to the output terminal 16 via the switch 14.
Is output to Next, the operation at the time of reproduction using the field memory will be described. The terminal 18 is a terminal to which a signal which becomes high level (Hi) for two fields when a write command to the field memory is issued by an operation unit (not shown) at the time of standard reproduction. Reference numeral 20 denotes a terminal to which a clock of the color subcarrier frequency (fsc) obtained by the chroma signal processing circuit 10 or the like is input.
The frequency of the input clock is multiplied by the PFF 22 and used as a drive pulse for the timing controller 26. Also
Clocks obtained by dividing the output of the PLL 22 by the frequency divider 24 are also input to the timing controller 26, and the timing controller 26 controls the timing of each unit based on these clocks. 28 and 30 are D-flip flops (D-FF).
The aforementioned PG is input to the D terminal of -FF28, and the Q output of D-FF28 is input to the D terminal of D-FF30. A sufficiently high frequency, for example, a clock of fsc is input from the timing controller 26 to the clock terminals of the D-FFs 28 and 30.
In response to the pulse output from the Q terminal of D-FF28,
The pulse output from the terminal of FF30 has the opposite phase and 11
It has a delay of / fsc. Therefore, these are exclusive OR (EX
OR) 32, a low-level pulse is obtained only at the edge of the PG, and the output of the EXOR 32 and the Q of the D-FF 28
By ORing with the output at the OR gate 34, the PG
, A pulse (hereinafter referred to as a frame pulse) having a low level only in the falling edge portion and having a period of 2 fields is obtained. The write command signal input from the terminal 18 is synchronized by the D-FF 36 with the frame pulse output from the OR gate 34. The rising edge of the Q output of the D-FF 36 triggers the monomultivibrator (MM) 38 to output a one-shot pulse. The one-shot pulse output from the MM 38 sets a set-reset flip-flop (SR-FF) 40. The output of the SR-FF 40 switches the writing / reading of the memory 42. That is, the write command signal input from the terminal 18 is Hi
The memory 42 enters the write state at the falling timing of the PG immediately after the above. On the other hand, the frame pulse output from the OR gate 34 is passed through the AND gate 44, and the address counter 46 is reset (RS
The signal is input to the T) terminal and also to the clear (CL) terminal of the 263H detection circuit 48 described later, and these are set to an initial state. Hereinafter, writing to the memory 42 will be described. Mixer
The composite color video signal output from 12 is band-limited by a low-pass filter (LPF) 50 before being digitized by an analog-to-digital (A / D) converter 52. 54 and 56 are input / output interfaces (I / O) for controlling the data transfer speed, transfer timing, mode, etc. of the memory 42.
F). One field of the NTSC signal is composed of 262.5 horizontal scanning lines. However, when the video signal for 262.5 horizontal scanning lines is simply stored in the memory 42, and the video signal is repeatedly read out, 0.
A skew of 5 horizontal scanning periods (0.5H) occurs. This is shown in FIG. Fig. 10 (a-ii), (a-ii
i) are the vertical synchronizing signal (VD) and the horizontal synchronizing signal (HD) of the composite color television signal input to the LPF 50,
FIG. 10 (b-1) shows a write / read switching signal when a signal for 262.5H is stored in synchronization with PG (a-i). FIGS. 10 (b-ii) and (b-iii) show VD and HD of the signal obtained by writing and reading to and from the memory in this case, and a skew of 1 / 2H is generated as shown in FIG. Therefore, it is considered that the writing period to the memory is 263H, and the reading of 262H and the reading of 263H are performed alternately.
FIG. 10 (ci) shows a write / read switching signal in this case,
(C-ii) and (c-iii) are HD and VD respectively in this case. The configuration shown in FIG. 9 also sets the writing period to 263H, and when the address counter 46 counts the address for 263H, the 263H detection circuit 48 outputs a pulse and the SR-FF4
Resets 0 and resets the address counter 46. As a result, the output of the SR-FF 40 becomes Hi, and the memory 42 reads the data at the address designated by the reset address counter 46. The data read from the memory 42 is converted into an analog signal by a digital-analog (D / A) converter 58 via an IF 56,
The signal is band-limited by the post-LPF 60 and input to the M-side terminal of the switch 14. The A / D converter 52, the IFs 54 and 56, and the D / A converter 58
Is controlled by the clock output from the timing controller 26. When 262H elapses without performing a new write command after the memory 42 performs the read operation in this way, a frame pulse is input from the OR gate 34 to the reset terminal of the address counter 46, and the read address of the memory 42 is reset. Then, in the next field, the address counter 46 operates until the 263H detection circuit 48 outputs a pulse, and data for 263H is read from the memory 42. Thereafter, data of 262H and data of 263H are read alternately until a new write command signal is input. With the above configuration, the tape speed can be variously switched, the switch 14 can be switched at a predetermined timing, and a write command signal can be appropriately input to realize still image reproduction, slow motion reproduction, and the like. On the other hand, as described above, the address of the field memory is not defined by the address counter, but by two-dimensionally defining (mapping) the memory address in a two-dimensional manner to reduce or enlarge the image.
It is also possible to perform synthesis or the like. [Problems to be Solved by the Invention] However, the addressing processing of the memory requires a large-scale operator and a large-capacity storage element. On the other hand, in the method using the address counter, processes such as image reduction, enlargement, and synthesis cannot be performed. In particular, processing for synthesizing a plurality of screens is extremely complicated in addressing, and the use of the address counter has not been performed. In view of the above background, it is an object of the present invention to provide a video signal processing apparatus capable of synthesizing a plurality of screens by a simple addressing process using an address counter. [Means for Solving the Problems] For this purpose, the present invention is an apparatus for processing images of a plurality of reduced fields, which can be displayed on the same screen, and a video signal for one field. , An address counter for determining a write address of the memory, and a first mode for supplying a first count clock of a predetermined frequency to the address counter and writing a synchronization signal to the memory A plurality of preset values corresponding to a display position of the reduced image of each field to be displayed on the same screen on the screen to the address counter, and a second count clock having a frequency lower than the predetermined frequency. Is supplied to the address counter, and the memory in which the synchronization signal is written in the first mode is And a memory control means having a second mode for writing the reduced plurality of video signals of different fields. [Operation] By configuring as described above, images of a plurality of fields can be stored at addresses corresponding to different positions on one screen, and a plurality of images can be stored even in a method of addressing a field memory using an address counter. It became possible to synthesize. Further, at this time, the synchronization signal can be added to the composite reduced screen only by controlling the writing of the memory without providing a pseudo synchronization signal addition circuit. Embodiment Hereinafter, a configuration of a VTR as an embodiment of the present invention will be described. FIG. 1 is a diagram showing a configuration of a main part of a reproduction system of a VTR as one embodiment of the present invention. FIG. 9 shows a portion of a memory processing circuit indicated by 1 in FIG. This is the same as the configuration in FIG. However, the memory address in this embodiment handles one cycle of the chrominance subcarrier of the composite video signal as one unit, and if the sampling frequency in the A / D converter 52 is 3 fsc, the three data are the same. It will be treated as an address. Writing and reading data to and from the memory using such addresses are disclosed in detail in Japanese Patent Application No. 62-164829 filed earlier by the present applicant, and will not be described herein. In FIG. 1, reference numeral 101 denotes a terminal to which a horizontal synchronizing signal (HD) in a reproduced video signal is input, 102 denotes a terminal to which a vertical synchronizing signal (VD) in a reproduced video signal is input, and 103 denotes an operation (not shown) This is a terminal to which a multi-display instruction of an image is input from the unit. HD and VD input to the terminals 101 and 102 are negative logic inputs, that is, signals indicating a synchronizing signal portion when Lo, and these are supplied to the falling edge detection circuits 104 and 105. Fig. 2 (A)
FIG. 2 shows a configuration example of the edge detection circuits 104 and 105.
FIG. 2B is a timing chart showing waveforms at various points in FIG. 2A. In FIG. 2A, reference numeral 201 denotes a terminal to which a clock having a frequency sufficiently high with respect to the synchronization signal, for example, a clock having a frequency fsc (indicated by ck in FIG. 2B) is input.
The clock is supplied from the timing controller 26 in FIG. Reference numeral 202 denotes a terminal to which a negative logic synchronization signal as shown in FIG. 2B (a) is supplied. This synchronization signal is input to the D-FF 203. The Q output (shown by (b) in FIG. 2B) of the D-FF 203 is input to the D-FF 204. The output of the D-FF 204 (shown by (c) in FIG. 2 (B)) and the Q output of the D-FF 203 are supplied to the EX-OR 205, and an edge is detected as shown in FIG. 2 (d). O
R) At 206, only the falling edge is selected. The edge pulses of HD and VD obtained from the circuits 104 and 105 are supplied to the horizontal synchronization area extraction circuit 106 and the vertical synchronization area extraction circuit 107. The synchronous areas extracted by the area extracting circuits 106 and 107 are stored in a field memory separately from the image part. The vertical synchronization area VA takes into consideration the protection of the vertical synchronization signal, and the starting point is 6H (H is the horizontal scanning period) before the leading edge of VD, and the period is 20H. The horizontal synchronization area HA is the HD and color burst signal. Period. The circuits 106 and 107 output a signal which becomes Lo between the above VA and HA. FIG. 3 (A) shows a specific configuration example of the area extraction circuits 106 and 107, and FIG. 3 (B) shows the waveforms of the respective parts in FIG. 3 (A). Numeral 210 denotes a terminal to which HD or VD is inputted by negative logic as shown in FIG. 3B (a), numeral 211 denotes a terminal to which a counted clock is inputted, and counter 212: HD or VD.
This is a counter that is reset at the leading edge of D. The counter 2
The twelve count values are supplied to comparators 213 and 214 and compared with predetermined values A and B. The outputs of the comparators 213 and 214 become signals as shown in (b) and (c) of FIG. 3 (B). These signals are inputted to an AND gate (AND) 215, and are output as shown in FIG.
(D) is a signal that is low between VA and HA as shown in FIG. It is natural that the values of A and B are different between the circuits 106 and 107. In the present embodiment, the signals indicating these areas VA and HA are used to control the write timing and the memory address in the field memory 42, and FIG. 4 shows an outline of the multi display in the present embodiment. It will be described using FIG. FIG. 4 schematically shows the addresses of the memory, in which VA is
HA is the address area corresponding to the vertical synchronization area and horizontal synchronization area, respectively, and a, b, c, and d are half the screen of one field respectively.
Shows the address area of the reduced image. If the number of 1H addresses is Ha and the number of HA addresses for 1H is Ba, then VA
Has 20 Ha and the remaining number of addresses is 243 Ha. Here, if the writing start address of VA is O, the reduced screen
The write start addresses of a, b, c, d are respectively 20Ha + Ba, 20Ha
+ (Ha + Ba) / 2, 142Ha + Ba, 142Ha + (Ha + Ba) / 2. In this embodiment, writing of VA and HA is performed in the first field, and reduced screens a, b, c, and d are sequentially written in the second to fifth fields. Here, when writing the reduced screens a, b, c, and d, the clock frequency counted by the address counter is halved compared to when writing VA and HA, and the address counter is always preset at the leading edge of VA. If so, the count value of the address counter at the write start timing of the image portion (the portion excluding VA and HA) of the second to fifth fields is 10Ha + Ba / 2. However, each screen is actually written for each horizontal scanning line, and writing starts from the 22nd scanning line for the reduced screens b and d. Therefore, the coefficient value of the address counter at the writing start timing Is
10Ha + (Ha + Ba) / 2. Therefore, Purisetsuto value PR 2 of the address counter of the second to fifth field, PR 3, PR 4, PR 5 is calculated as the respective following. PR 2 = 20Ha + Ba- (10Ha + Ba / 2) = 10Ha + Ba / 2 PR 3 = 20Ha + (Ha + Ba / 2- {10Ha + (Ha + Ba / 2} = 10Ha PR 4 = 142Ha + Ba-10Ha + Ba / 2 = 132Ha + Ba / 2 PR 5 = 142Ha + (Ha + Ba / 2− {10Ha + (Ha + Ba / 2) = 132H
a By setting the preset data as described above, each reduced screen can be written in the address area as shown in FIG. Hereinafter, the operation of each part of FIG. 1 will be described with reference to the timing charts of FIGS. D-FF108 converts the phase of the VA extraction signal to the HA extraction signal (▲
▼) to match the phase, and D-FF108
Is output to the field counter 109. On the other hand, a pulse synchronized with the falling edge of the PG input from the terminal 115 is output from the edge detector 110 having the configuration shown in FIG. 2A, and the multi-display command signal is synchronized with this pulse by the D-FF 141. Let me do. The counter 109 resets the edge at which the Q output of the D-FF 141 has become Lo with a pulse output from the edge detector 142 having the structure shown in FIG. 2A, and outputs the next field, that is, the odd field of each frame. (I), (ii), (ii)
i), (iv) and (v) are sequentially changed to L every one field period.
It is set to 0, and is composed of, for example, a shift register party. In FIG. 5, (i), (ii), (iii), (iv),
The period indicated by (v) indicates a period in which the outputs (i), (ii), (iii), (iv), and (v) of the field counter 109 are Lo. In the first field (i), the output of the AND 111 is Hi, and the selectors 112 and 113 each select the B-side input signal. Accordingly, the counted clock of the address counter 114 is the frequency obtained from the timing controller 26.
fsc clock is supplied. Terminal 115 'is a terminal to which the inverted signal PG of PG is input, and D-FF116 is ▲
At the falling edge of ▼, ▲ is sampled and supplied to the edge detection circuit 117 as a Q output. Edge detection circuit 1
17 is configured as shown in FIG. 2 (A), and detects only the falling edge, so that a pulse synchronized with the falling edge of ▼ immediately before the signal of the even field of each frame is input is output at a period of 525H. . On the other hand, if the address counter 114
Since the detector 140 outputs a negative pulse when the address of 63Ha is counted, the AND 118 outputs a negative pulse every time 263H and 262H elapse. The pulse of the 525H cycle is input to the preset terminal ▼ of the address counter 114 via the AND 118 and the selector 113 to preset the address counter. Therefore, the output (i) of the field counter 109 becomes L
At the timing of "o", the address counter is preset by the output pulse of the 263Ha detector 140. At this time, the output of AND111 is Hi and the output of inverter 119 is Lo.
Therefore, the data generator 121 operates and 0 is set as the preset data. On the other hand, (i) is input to OR 126, which gates the output of AND 127. ▲ ▼ and ▲ ▼ are input to AND127, and a signal of L0 is output only at HA and VA, and this signal is used as a memory write control signal (/ R) via AND128 as a field memory.
Input to 42 / R terminal. In the first field, signals are recorded in the memory 32 during the VA and HA periods by this signal (indicated by / R-1 in FIGS. 6, 7, and 8). In the field of FIG. 2, the output of the AND 111 becomes Lo, and the selectors 112 and 113 each output the signal input to the A side. Therefore, as the clock to be counted by the address counter 114, the clock of the frequency fsc is a T-type clock.
Frequency fs divided by 1/2 with flip-flop (T-FF) 130
The clock of c / 2 is input. On the other hand, a pulse synchronized with the falling edge of the triangle obtained by the edge detector 131 is used as a preset pulse of the address counter 114. On the other hand, since the output of the AND 111 is Lo, the OR 132 gates the output of the NAND gate (NAND) 133, that is, a signal that is Lo during periods other than HA and VA, and supplies the gate to the OR 134. T-FF135 is ▲
The signal is triggered by the falling edge of ▼ and switches between Hi and Lo every 1H. Output of AND136 is Lo at the start of the second field.
Since the falling edge is detected by the edge detector 137, T-FF is used in the second field.
The output of 135 becomes Lo in the first 1H. Since the period of VA is 20H, the output of T-FF135 is similarly L for the first 1H immediately after VA.
o. The T-FF 138 further divides the clock of fsc / 2 (represented by 1/2 fsc in FIG. 8) output from the T-FF 130 by 1/2 to obtain a clock of fsc / 4. This clock is gated by OR139 every 1H by the output of T-FF135, and further gated by OR134 other than the periods of HA and VA to become a write control signal of the memory 42. Output to terminal.
This write control signal is indicated by / R-3 in FIG.
The detail part is shown by / R-2,3 in FIG. In the second field, since the data generator 122 is operated, (10Ha + Ba / 2) is supplied as the preset data of the address counter 114, and the reduced screen a is stored in the memory as described above. Is stored in the address area a in FIG. Next, in the third field, the output of the T-FF 135 becomes Hi at the first 1H after the end of the VA, so that the write control signal becomes the sixth field.
As shown in FIG. The details are the same as in the second field. 10Ha is supplied from the generator 123 as the address preset data. As a result, the reduced screen b is stored in the address area shown in FIG. Thereafter, in the fourth field, the write control signal is the same as that in the second field, and (132Ha + Ba / 2) output from the data generator 124 is supplied as address preset data. In the fifth field, the write control signal is the same as in the third field, and 132Ha output from the data generator 125 is supplied as address preset data. Accompanying this, the reduced screens c and d are stored at the addresses shown in FIGS. 4c and 4d, and by the fifth field, the video signal for one field including the synchronization signal and the four reduced screens is stored in the field memory 42. Is stored. After the fifth field, the field memory 42 is always kept in the read state.
Outputs the input on the A side, the address counter 114 is preset by the output pulse of the edge detector 117 in the field next to the fifth field, and the preset data is 0.
Becomes In the next field, the address counter 114 is preset by the output pulse of the 263Ha detector 140, and the preset data becomes 0 in the same manner. As a result, in the next field after the fifth field, the synchronization signal stored at the address shown in FIG. 4 and the video signal for one field including four reduced screens are transmitted.
Reading is performed over 263H, and in the next field, reading is performed over 262H. In the above embodiment, since the preset values of the address counter at the time of writing the four reduced screens are different from each other, the four reduced screens can be arranged at desired positions of the composite screen, and It is no longer necessary to perform mapping. In addition, since the synchronization signal portion is written in a different field and counts pulses to be counted at different frequencies, the combined reduced screen is only provided by controlling the writing and reading of the memory without providing a special synchronization signal addition circuit. Can be added to the synchronization signal. In the present embodiment, the case where the reduced screen is combined has been described. However, the present invention is extremely effective when the same size screen is combined and arranged at a position different from at least one screen original screen. [Effects of the Invention] As described above, according to the video signal processing apparatus of the present invention, the combined position of a plurality of screens can be freely determined by simple addressing processing using an address counter. In addition, the synchronization signal can be added to the composite reduced screen only by controlling the writing of the memory without providing a pseudo synchronization signal addition circuit.
【図面の簡単な説明】
第1は本発明の一実施例としてのVTRの要部構成を示す
ブロツク図、
第2図(A)は第1図に於るエツジ検出器の具体的構成
を示す図、
第2図(B)は第2図(A)各部の動作を示すタイミン
グチヤート、
第3図(A)は第1図に於るエリア抽出回路の具体的構
成を示す図、
第3図(B)は第3図(A)各部の動作を示すタイミン
グチヤート、
第4図は第1図のVTRによる合成画面のアドレス配置を
示す図、
第5図、第6図、第7図、第8図は夫々第1図各部の波
形を示すタイミングチヤート、
第9図はフイールドメモリを用いた従来のVTRの再生系
の構成例を示す図、
第10図は第9図各部の動作を説明するためのタイミング
チヤートである。
図中HA,HBは回転ヘツド、26はタイミングコントロー
ラ、42はフイールドメモリ、106は水平同期エリア抽出
回路、107は垂直同期エリア抽出回路、109はフイールド
カウンタ、112,113は夫々セレクタ、114はアドレスカウ
ンタ、121,122,123,124,125は夫々プリセツトデータ発
生器である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a main part of a VTR according to an embodiment of the present invention, and FIG. 2 (A) shows a specific structure of an edge detector in FIG. FIG. 2 (B) is a timing chart showing the operation of each unit in FIG. 2 (A), FIG. 3 (A) is a diagram showing a specific configuration of the area extraction circuit in FIG. 1, FIG. (B) is a timing chart showing the operation of each unit in FIG. 3 (A), FIG. 4 is a diagram showing the address arrangement of the composite screen by the VTR in FIG. 1, FIG. 5, FIG. 6, FIG. 8 is a timing chart showing waveforms of respective parts in FIG. 1, FIG. 9 is a diagram showing a configuration example of a conventional VTR reproducing system using a field memory, and FIG. 10 explains the operation of each part in FIG. It is a timing chart for. In the figure, HA and HB are rotary heads, 26 is a timing controller, 42 is a field memory, 106 is a horizontal synchronization area extraction circuit, 107 is a vertical synchronization area extraction circuit, 109 is a field counter, 112 and 113 are selectors, 114 is an address counter, Reference numerals 121, 122, 123, 124 and 125 denote preset data generators, respectively.
Claims (1)
を同一画面上に表示可能に処理する装置であって、 1フィールド分のビデオ信号を記憶可能なメモリと、 前記メモリの書き込みアドレスを決定するためのアドレ
スカウンタと、 前記アドレスカウンタに所定周波数の第1のカウントク
ロックを供給し、前記メモリに対して同期信号を書き込
む第1のモードと、前記同一画面上に表示されるべき各
フィールドの縮小画像の前記画面上の表示位置に応じた
複数のプリセット値を前記アドレスカウンタに与えると
共に前記所定周波数よりも低い周波数の第2のカウント
クロックを前記アドレスカウンタに供給し、前記第1の
モードにおいて同期信号が書き込まれた前記メモリに対
して前記縮小された複数の異なるフィールドのビデオ信
号を書き込む第2のモードとを有するメモリ制御手段と
を備えるビデオ信号処理装置。 2.前記アドレスカウンタは更に、前記メモリの読み出
しアドレスも決定する様構成されており、前記メモリ制
御手段は、前記第1のクロックを前記アドレスカウンタ
に供給して前記第1及び第2のモードにて前記メモリに
書き込まれた同期信号及びビデオ信号を読み出すことを
特徴とする特許請求の範囲第(1)項記載のビデオ信号
処理装置。(57) [Claims] An apparatus for processing images of a plurality of different fields, each of which has been reduced, so as to be displayed on the same screen, comprising: a memory capable of storing video signals for one field; and an address counter for determining a write address of the memory A first mode in which a first count clock of a predetermined frequency is supplied to the address counter and a synchronization signal is written to the memory; and a screen of a reduced image of each field to be displayed on the same screen. A plurality of preset values corresponding to the upper display position are provided to the address counter, and a second count clock having a frequency lower than the predetermined frequency is supplied to the address counter, and a synchronization signal is written in the first mode. Writing the reduced plurality of different field video signals to the memory Video signal processing apparatus and a memory control means and a second mode. 2. The address counter is further configured to also determine a read address of the memory, and the memory control unit supplies the first clock to the address counter and performs the first clock in the first and second modes. 2. The video signal processing device according to claim 1, wherein the synchronization signal and the video signal written in the memory are read.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62311326A JP2898980B2 (en) | 1987-12-09 | 1987-12-09 | Video signal processing device |
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1987
- 1987-12-09 JP JP62311326A patent/JP2898980B2/en not_active Expired - Fee Related
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JPH01151882A (en) | 1989-06-14 |
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