JP2884946B2 - Semiconductor integrated circuit device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に入力回路の保護回路に関する。The present invention relates to a semiconductor integrated circuit device, and more particularly to a protection circuit for an input circuit.
【０００２】[0002]
【従来の技術】半導体チップを静電破壊から守るため従
来から外部信号入力端子と入力バッファ回路との間には
保護回路が挿入されている。2. Description of the Related Art A protection circuit is conventionally inserted between an external signal input terminal and an input buffer circuit to protect a semiconductor chip from electrostatic breakdown.
【０００３】図３は相補（ＣＭＯＳ）型半導体集積回路
に最も一般的に用いられている保護回路である。FIG. 3 shows a protection circuit most commonly used for a complementary (CMOS) semiconductor integrated circuit.
【０００４】外部信号入力端子３、電源電位（ＶＤＤ）
１，接地電位（ＧＮＤ）２を有し、Ｐチャネル型絶縁ゲ
ート電界効果トランジスタ（以下、Ｐ型ＭＯＳトランジ
スタと称す）１０及びＮチャネル型絶縁ゲート電界効果
トランジスタ（以下、Ｎ型ＭＯＳトランジスタと称す）
５は外部信号入力端子３から印加される高電圧の静電気
に対して電圧クランプ回路として動作し入力バッファ９
に高電圧が加わらないようにしている。抵抗１１は拡散
層もしくはゲートポリシリコンで構成され、電流リミッ
ターとして動作し所定以上の電流が入力バッファ９に流
れ込まないようにしている。External signal input terminal 3, power supply potential (VDD)
1, a ground potential (GND) 2, a P-channel insulated gate field effect transistor (hereinafter referred to as a P-type MOS transistor) 10 and an N-channel type insulated gate field effect transistor (hereinafter referred to as an N-type MOS transistor)
An input buffer 9 operates as a voltage clamp circuit for high-voltage static electricity applied from the external signal input terminal 3.
To prevent high voltage from being applied. The resistor 11 is formed of a diffusion layer or gate polysilicon, operates as a current limiter, and prevents a current exceeding a predetermined value from flowing into the input buffer 9.
【０００５】他方、半導体製造技術の進展によりＭＯＳ
トランジスタはゲート長０．６μｍ以下、ゲート酸化膜
厚１２ｎｍと超微細化してきている。そのため、この領
域においてはデバイス特性上及び信頼性上の要求から電
源電圧も５Ｖから３Ｖへ下げざるを得ない。On the other hand, with the advance of semiconductor manufacturing technology, MOS
Transistors have become ultrafine with a gate length of 0.6 μm or less and a gate oxide film thickness of 12 nm. For this reason, in this region, the power supply voltage has to be reduced from 5 V to 3 V due to demands on device characteristics and reliability.
【０００６】しかし、一方では従来の電源電圧５Ｖの半
導体集積回路装置（以下、ＬＳＩと称す）が市場に多く
出回っているので、上述の超微細ＬＳＩは電源電圧３Ｖ
において、５Ｖ信号入力がそのアプリケーション上欠か
せない機能となっている。However, on the other hand, conventional semiconductor integrated circuit devices (hereinafter referred to as LSIs) having a power supply voltage of 5 V are widely available on the market.
In this case, the 5V signal input is an essential function for the application.
【０００７】図２は電源電圧３ＶのＬＳＩにおける５Ｖ
信号入力用保護回路の従来例である。FIG. 2 shows a 5V power supply in a 3V power supply LSI.
This is a conventional example of a signal input protection circuit.
【０００８】入力バッファ９のトランジスタは、上述の
ごとくゲート長０．８μｍ以下、ゲート酸化膜厚１２ｎ
ｍ以下の超微細ＭＯＳトランジスタで、ゲート・ソース
間あるいはゲート・ドレイン間には従来の５Ｖ信号は印
加できない。The transistor of the input buffer 9 has a gate length of 0.8 μm or less and a gate oxide film thickness of 12 n as described above.
The conventional 5 V signal cannot be applied between the gate and the source or between the gate and the drain in an ultra-fine MOS transistor of m or less.
【０００９】しかしながら、現在の市場環境から電源電
圧が５ＶのＬＳＩとの混在は必須の条件であるため５Ｖ
振幅の信号を入力しなければならない。However, in the current market environment, it is an essential condition to mix with an LSI having a power supply voltage of 5 V.
A signal of amplitude must be input.
【００１０】そこで外部信号入力端子３と入力バッファ
９の間にＮ型ＭＯＳトランジスタ６を挿入している。Therefore, an N-type MOS transistor 6 is inserted between the external signal input terminal 3 and the input buffer 9.
【００１１】これによって５Ｖ信号が外部信号入力端子
３より入力されても入力バッファ９のゲート電位は５Ｖ
−ＶT に抑えられる。ＶT はＮ型ＭＯＳトランジスタ６
のスレッショルド電圧である。なお、このＮ型ＭＯＳト
ランジスタ６も超微細トランジスタであるが、ゲートを
３Ｖに固定されているのでゲート・ソース間あるいはゲ
ート・ドレイン間に３Ｖ以上の電圧が印加されることは
ないので、信頼性上もデバイ特性上も問題ない。As a result, even if a 5V signal is input from the external signal input terminal 3, the gate potential of the input buffer 9 is 5V.
It is reduced to -V T. VT is an N-type MOS transistor 6
Is the threshold voltage. The N-type MOS transistor 6 is also an ultra-fine transistor, but since the gate is fixed at 3 V, a voltage of 3 V or more is not applied between the gate and the source or between the gate and the drain. There is no problem on the top and Debye characteristics.
【００１２】トランジスタ４，５はは、本入力回路の保
護素子であり、ゲート電極直下の絶縁膜にフィールド分
離帯を用いたＮ型ＭＯＳトランジスタである。このトラ
ンジスタは、ゲート長およびゲート酸化膜厚が上述の微
細ＭＯＳトランジスタより大きいので、ゲート・ソース
間あるいはゲート・ドレイン間に３Ｖ以上の電圧が印加
されても問題ない。The transistors 4 and 5 are protection elements of the present input circuit, and are N-type MOS transistors using a field separation band in an insulating film immediately below a gate electrode. Since this transistor has a gate length and a gate oxide film thickness larger than those of the above-described fine MOS transistor, there is no problem even if a voltage of 3 V or more is applied between the gate and the source or between the gate and the drain.
【００１３】さらに、スレッショルド電圧が１２Ｖ程度
と大きいため、外部信号入力端子３の電圧が５Ｖになっ
てもＮ型ＭＯＳトランジスタ４が導通することはない。Further, since the threshold voltage is as large as about 12 V, the N-type MOS transistor 4 does not conduct even when the voltage of the external signal input terminal 3 becomes 5 V.
【００１４】[0014]
【発明が解決しようとする課題】図２に示す回路におけ
る静電保護としての動作は次のようになる。The operation as electrostatic protection in the circuit shown in FIG. 2 is as follows.
【００１５】（１）接地電位（ＧＮＤ）２基準に＋１０
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ５がブレイクしパンチスル
ー状態になり静電エネルギーがパンチスルー電流として
接地電位（ＧＮＤ）２に発散する。(1) +10 with respect to ground potential (GND) 2
When static electricity of 00V is applied to the external signal input terminal 3, the N-type MOS transistor 5 breaks and enters a punch-through state, and the electrostatic energy is radiated to the ground potential (GND) 2 as a punch-through current.
【００１６】（２）接地電位（ＧＮＤ）２基準に−１０
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ５のドレイン部の寄生ダイ
オードが順バイアスされて静電エネルギーを発散させ
る。(2) Ground potential (GND) -10 with reference to 2
When static electricity of 00V is applied to the external signal input terminal 3, the parasitic diode at the drain of the N-type MOS transistor 5 is forward-biased and dissipates electrostatic energy.
【００１７】（３）電源電位（ＶＤＤ）１基準に＋１０
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ４が導通状態になり、静電
エネルギーをドレイン電流として電源電位（ＶＤＤ）１
に発散させる。(3) Power supply potential (VDD) +10 with reference to 1
When static electricity of 00V is applied to the external signal input terminal 3, the N-type MOS transistor 4 becomes conductive, and the electrostatic energy becomes a drain current and the power supply potential (VDD) 1
Diverge.
【００１８】（４）電源電位（ＶＤＤ）１基準に−１０
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ４がブレイクダウンし、パ
ルチスルー状態となり静電エネルギーが発散される。(4) Power supply potential (VDD) is -10 with respect to 1
When static electricity of 00V is applied to the external signal input terminal 3, the N-type MOS transistor 4 breaks down and enters a pulch-through state to dissipate electrostatic energy.
【００１９】上述のメカニズムにおいて、（３）項のモ
ードにおけるドレイン電流の能力は、ゲート長およびゲ
ート酸化膜厚が大きい分とスレッショルド電圧が大きい
分だけ小さい。従って（３）項のモードにおける耐量は
他のモードや図３に示す回路の耐量に較べ劣るという欠
点を有している。In the above-mentioned mechanism, the capability of the drain current in the mode of the item (3) is smaller by the larger gate length and gate oxide film thickness and the larger threshold voltage. Accordingly, the mode (3) has a disadvantage that the immunity in the mode is inferior to the immunity of the other modes and the circuit shown in FIG.
【００２０】本発明の目的は、上述の欠点を除去するこ
とにより電源電圧が３ＶのＬＳＩと５ＶのＬＳＩとのイ
ンターフェースを高信頼度で実施出来ることにある。An object of the present invention is to eliminate the above-mentioned drawbacks and to provide a highly reliable interface between a 3V LSI and a 5V LSI.
【００２１】[0021]
【課題を解決するための手段】本発明の特徴は、ソース
とゲートが外部信号入力端子に接続されドレインが第１
の電源電位に接続された第１のＮチャネル型絶縁ゲート
電界効果トランジスタと、ソースとゲートが第２の電源
電位に接続されドレインが前記外部信号入力端子に接続
された第２のＮチャネル型絶縁ゲート電界効果トランジ
スタと、ソースが前記外部信号入力端子に接続されドレ
インが入力バッファの入力端に接続されゲートが前記第
１の電源電位に接続された第３のＮチャネル型絶縁ゲー
ト電界効果トランジスタと、ソースとゲートが前記第１
の電源電位に接続されドレインが前記入力バッファの入
力端に接続された第１のＰチャネル型絶縁ゲート電界効
果トランジスタと、ソースとゲートが前記第２の電源電
位に接続されドレインが前記入力バッファの入力端に接
続された第４のＮチャネル型絶縁ゲート電界効果トラン
ジスタとから構成される入力保護回路を備えたことにあ
る。A feature of the present invention is that a source and a gate are connected to an external signal input terminal and a drain is a first signal.
A first N-channel insulated-gate field-effect transistor connected to a power supply potential, and a second N-channel insulation having a source and a gate connected to a second power supply potential and a drain connected to the external signal input terminal. A third N-channel insulated gate field effect transistor having a source connected to the external signal input terminal, a drain connected to the input terminal of the input buffer, and a gate connected to the first power supply potential; , The source and the gate are the first
A first P-channel insulated gate field effect transistor having a drain connected to the input terminal of the input buffer, a source and a gate connected to the second power supply potential, and a drain connected to the input buffer. An input protection circuit including a fourth N-channel insulated gate field effect transistor connected to the input terminal is provided.
【００２２】[0022]
【実施例】図１は本発明の実施例を示すものである。外
部信号入力端子３、第１の電源電位（ＶＤＤ）１、第２
の電源電位（以下、接地電位と称す）ＧＮＤ２を有し、
入力バッファ９のトランジスタおよびＰ型ＭＯＳトラン
ジスタ７，Ｎ型ＭＯＳトランジスタ８はゲート長０．８
μｍ以下、ゲート酸化膜厚１２ｎｍ以下の超微細ＭＯＳ
トランジスタであり、ゲート・ソース間あるいはゲート
・ドレイン間には従来の５Ｖ信号は印加できない。FIG. 1 shows an embodiment of the present invention. External signal input terminal 3, first power supply potential (VDD) 1, second
Power supply potential (hereinafter referred to as ground potential) GND2,
The transistor of the input buffer 9, the P-type MOS transistor 7, and the N-type MOS transistor 8 have a gate length of 0.8.
μm or less, ultra-fine MOS with gate oxide thickness of 12 nm or less
It is a transistor, and a conventional 5 V signal cannot be applied between the gate and the source or between the gate and the drain.
【００２３】よって、５Ｖ信号入力を可能にするため外
部信号入力端子３と入力バッファ９の間にＮ型ＭＯＳト
ランジスタ６を挿入している。Therefore, an N-type MOS transistor 6 is inserted between the external signal input terminal 3 and the input buffer 9 in order to enable a 5V signal input.
【００２４】保護素子として、ゲート電極直下の絶縁膜
にフィールド分離帯を用いたＮ型ＭＯＳトランジスタ４
及び５が接続されている。このＮ型ＭＯＳトランジスタ
４，５はゲート長およびゲート酸化膜厚が上述の微細Ｍ
ＯＳトランジスタであるＰ型ＭＯＳトランジスタ７，Ｎ
型ＭＯＳトランジスタ８より大きいので、ゲート・ソー
ス間あるいはゲート・ドレイン間に３Ｖ以上の電圧が印
加されても問題ない。As a protection element, an N-type MOS transistor 4 using a field separation band in an insulating film immediately below a gate electrode
And 5 are connected. The N-type MOS transistors 4 and 5 have a gate length and a gate oxide film thickness of the fine M
P-type MOS transistor 7, which is an OS transistor, N
Since it is larger than the type MOS transistor 8, there is no problem even if a voltage of 3 V or more is applied between the gate and the source or between the gate and the drain.
【００２５】さらに、スレッショルド電圧が１２Ｖ程度
と大きいため、外部信号入力端子３の電圧レベルが５Ｖ
になってもＮ型ＭＯＳトランジスタ４が導通することは
ない。Further, since the threshold voltage is as large as about 12 V, the voltage level of the external signal input terminal 3 is 5 V
, The N-type MOS transistor 4 does not conduct.
【００２６】図１の回路における静電保護としての動作
は次のようになる。The operation as electrostatic protection in the circuit of FIG. 1 is as follows.
【００２７】（１）接地電位（ＧＮＤ）２基準に＋１０
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ５，６，８がブレイクダウ
ンを起こしパンチスルー状態になる。よって、静電エネ
ルギーはパンチスルー電流として接地電位（ＧＮＤ）２
に発散される。(1) Ground potential (GND) +10 with reference to 2
When static electricity of 00V is applied to the external signal input terminal 3, the N-type MOS transistors 5, 6, and 8 break down and enter a punch-through state. Therefore, the electrostatic energy is converted into a ground potential (GND) 2 as a punch-through current.
Diverged to.
【００２８】（２）接地電位（ＧＮＤ）２基準に−１０
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ５のドレイン部の寄生ダイ
オードが順方向バイアスになり、静電エネルギーを順方
向電流として発散させる。(2) Ground potential (GND) -10 with reference to 2
When static electricity of 00V is applied to the external signal input terminal 3, the parasitic diode at the drain of the N-type MOS transistor 5 becomes forward biased, and dissipates electrostatic energy as forward current.
【００２９】（３）電源電位（ＶＤＤ）１基準に＋１０
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ４が導通状態に、Ｐ型ＭＯ
Ｓトランジスタ７のドレイン部の寄生ダイオードは順方
向バイアス状態になり、静電エネルギーをドレイン電流
および順方向電流として電源電位（ＶＤＤ）１に発散さ
せる。(3) Power supply potential (VDD) +10 with reference to 1
When static electricity of 00V is applied to the external signal input terminal 3, the N-type MOS transistor 4 is turned on and the P-type
The parasitic diode at the drain of the S-transistor 7 is in a forward-biased state, and dissipates electrostatic energy to the power supply potential (VDD) 1 as a drain current and a forward current.
【００３０】（４）電源電位（ＶＤＤ）１基準に−１０
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ４，６，Ｐ型ＭＯＳトラン
ジスタ７がブレイクし、パンチスルー電流として静電エ
ネルギーを発散させる。(4) Power supply potential (VDD) -10 with respect to 1
When static electricity of 00V is applied to the external signal input terminal 3, the N-type MOS transistors 4, 6 and the P-type MOS transistor 7 break, and dissipate electrostatic energy as a punch-through current.
【００３１】上述のように本発明は（３）項のモードに
おいて、従来例では能力不足であったドレイン電流にＰ
型ＭＯＳトランジスタ７の寄生ダイオードの順方向電流
が加わるので静電耐量が向上する。具体的にはＭＩＬ
（米国軍用規格）スペックにおいて１５００Ｖが２５０
０Ｖまで向上することが確認されている。As described above, according to the present invention, in the mode of item (3), the drain current, which was insufficient in the prior art,
Since the forward current of the parasitic diode of the type MOS transistor 7 is applied, the electrostatic resistance is improved. Specifically, MIL
(US Military Standard) 1500V 250
It has been confirmed that the voltage is improved to 0V.
【００３２】[0032]
【発明の効果】以上説明したように、本発明の保護回路
は５Ｖ信号入力を可能にするため信号入力端子と入力バ
ッファの間にゲートを電源端子に接続したＮ型ＭＯＳト
ランジスタを挿入し、保護素子としてゲート電極直下の
絶縁膜にフィールド分離帯を用いたＮ型ＭＯＳトランジ
スタを入力端子と電源端子間、および入力端子と接地端
子間にそれぞれ挿入する。さらに入力バッファの入力端
と電源端子間にＰ型ＭＯＳトランジスタを、入力バッフ
ァの入力端と接地端子間にＮ型ＭＯＳトランジスタをそ
れぞれ接続して構成することによって電源電位（ＶＤ
Ｄ）を基準にプラスの静電気を印加した場合の耐量が向
上し、電源電圧３ＶのＬＳＩと５ＶのＬＳＩのインタフ
ェースを高信頼度の下に実現することができる。As described above, in the protection circuit of the present invention, an N-type MOS transistor having a gate connected to a power supply terminal is inserted between a signal input terminal and an input buffer in order to enable input of a 5 V signal. An N-type MOS transistor using a field separation band in an insulating film immediately below a gate electrode as an element is inserted between an input terminal and a power supply terminal and between an input terminal and a ground terminal. Further, a P-type MOS transistor is connected between the input terminal of the input buffer and the power supply terminal, and an N-type MOS transistor is connected between the input terminal of the input buffer and the ground terminal.
Withstand voltage when positive static electricity is applied based on D) is improved, and an interface between a 3V LSI and a 5V LSI with a power supply voltage can be realized with high reliability.
【図１】本発明の半導体集積回路装置の一実施例を示す
回路図である。FIG. 1 is a circuit diagram showing one embodiment of a semiconductor integrated circuit device of the present invention.
【図２】３Ｖデバイスにおける５Ｖ信号入力用の入力保
護回路の従来例を示す図である。FIG. 2 is a diagram showing a conventional example of an input protection circuit for inputting a 5V signal in a 3V device.
【図３】従来のＣＭＯＳデバイスの一般的な保護回路を
示す図である。FIG. 3 is a diagram showing a general protection circuit of a conventional CMOS device.
１ 電源電位ＶＤＤ ２ 接地電位ＧＮＤ ３ 外部信号入力端子 ４，５，６，８，９２ Ｎ型ＭＯＳトランジスタ ７，１０，９１ Ｐ型ＭＯＳトランジスタ ９ 入力バッファ Reference Signs List 1 power supply potential VDD 2 ground potential GND 3 external signal input terminal 4, 5, 6, 8, 92 N-type MOS transistor 7, 10, 91 P-type MOS transistor 9 input buffer
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8234 - 21/8238 H01L 21/8249 H01L 27/06 H01L 27/08 331 H01L 27/088 - 27/092 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 identification code FI H01L 29/78 (58) Investigated field (Int.Cl. 6 , DB name) H01L 21/8234-21/8238 H01L 21/8249 H01L 27/06 H01L 27/08 331 H01L 27/088-27/092
Claims (1)
続されドレインが第１の電源電位に接続された第１のＮ
チャネル型絶縁ゲート電界効果トランジスタと、ソース
とゲートが第２の電源電位に接続されドレインが前記外
部信号入力端子に接続された第２のＮチャネル型絶縁ゲ
ート電界効果トランジスタと、ソースが前記外部信号入
力端子に接続されドレインが入力バッファの入力端に接
続されゲートが前記第１の電源電位に接続された第３の
Ｎチャネル型絶縁ゲート電界効果トランジスタと、ソー
スとゲートが前記第１の電源電位に接続されドレインが
前記入力バッファの入力端に接続された第１のＰチャネ
ル型絶縁ゲート電界効果トランジスタと、ソースとゲー
トが前記第２の電源電位に接続されドレインが前記入力
バッファの入力端に接続された第４のＮチャネル型絶縁
ゲート電界効果トランジスタとから構成される入力保護
回路を備えたことを特徴とする半導体集積回路装置。A first N-type transistor having a source and a gate connected to an external signal input terminal and a drain connected to a first power supply potential;
A channel-type insulated-gate field-effect transistor, a second N-channel-type insulated-gate field-effect transistor having a source and a gate connected to a second power supply potential and a drain connected to the external signal input terminal, and a source connected to the external signal A third N-channel insulated-gate field-effect transistor having an input terminal connected to the input terminal of the input buffer, a gate connected to the first power supply potential, and a source and a gate connected to the first power supply potential A first P-channel insulated gate field effect transistor having a drain connected to the input terminal of the input buffer, a source and a gate connected to the second power supply potential, and a drain connected to the input terminal of the input buffer. An input protection circuit comprising a fourth connected N-channel insulated gate field effect transistor The semiconductor integrated circuit device according to claim.
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| JP4260985A JP2884946B2 (en) | 1992-09-30 | 1992-09-30 | Semiconductor integrated circuit device |
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| JPH06112422A JPH06112422A (en) | 1994-04-22 |
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