JP2875864B2 - パイプライン処理方式 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 コンピュータ等の命令処理レベルに用いられるパイプ
ライン処理方式に関し、 先行命令の実行結果もしくは先行命令そのものに依存
する実行ステージの位置を前後に移動可能とし、インタ
ーロックを回避して処理速度の低下を防止することを目
的とし、 １つの命令を構成する複数段のパイプラインステージ
に複数段の実行候補ステージを設け、該実行候補ステー
ジには、前記命令の実行に必要な実行ステージ、及びデ
ータを通過させるだけのダミーステージを任意に設定可
能とすることを特徴とし、 先行命令の実行結果もしくは先行命令そのものに依存
する後続命令の場合に、前記ダミーステージを、前記実
行ステージの前に設定することを特徴とし、 また、先行命令の実行結果もしくは先行命令そのもの
に依存しない後続命令の場合に、前記ダミーステージ
を、前記実行ステージの後に設定することを特徴とす
る。

〔産業上の利用分野〕

本発明は、コンピュータ等の命令処理レベルに用いら
れるパイプライン処理方式に関する。

一般に、コンピュータを高速化する手法の代表とし
て、１つの命令をいくつかの処理単位（パイプラインス
テージ）に分割し、連続する複数命令を並列に実行する
パイプライン処理方式がある。

〔従来の技術〕

第15図は従来のパイプライン処理方式の概念図であ
り、この例では、１つの命令が処理単位毎に４つのステ
ージに分けられている。

ｉ番目の処理サイクルで命令ｎのＩステージを実行し
た後、続くｉ＋１番目の処理サイクルで命令ｎのIIステ
ージと命令ｎ＋１のＩステージとを実行し、以降、ｉ＋
２番目の処理サイクルで命令ｎのIIIステージ、命令ｎ
＋１のIIステージおよび命令ｎ＋２のＩステージを実行
し、続くｉ＋３番目の処理サイクルで命令ｎのIVステー
ジ、命令ｎ＋１のIIIステージ、命令ｎ＋２のIIステー
ジおよび命令ｎ＋３のＩステージを実行する。

複数の命令を並列的に実行でき、コンピュータを高速
動作させることができる。

〔発明が解決しようとする課題〕

しかしながら、かかる従来のパイプライン処理方式に
あっては、パイプラインの各ステージが命令の処理単
位、例えば「命令フェッチ処理」「デコード処理」「実
行処理」……に応じて固定となっていたため、特定の命
令実行時にいわゆるパイプラインインターロック（以
下、単にインターロックという）が発生し、これにより
余分な処理サイクルを消費して処理速度が低下するとい
った問題点があった。

ここで、インターロックとはパイプライン処理に特有
の現象であり、以下のように説明できる。

すなわち、先行命令の実行結果をある命令で参照する
際に、当該実行結果が未だ確定状態にない場合には、あ
る命令は確定前の古い（換言すれば正しくない）データ
を参照することになり、誤った処理を行なうことになる
ので、これを避けるために、先行命令の実行結果が確定
するまでの間、ある命令の実行を待たせることが行なわ
れる。

例えば、ある命令が、先行命令の実行結果（ロードデ
ータ）に依存する場合、ロードデータが確定するまで、
次の命令の実行が待たされることが行われる。これは一
般に「ロードデータ依存のインターロック」と呼ばれて
いる。

また、演算ユニットを複数の処理サイクルの間、占有
するような特殊命令（いわゆるマルチサイクル命令）の
場合にも、当該命令が演算ユニットを開放するまでの間
は、次の命令の実行を待たせることが行なわれ、これは
「マルチサイクル命令によるインターロック」と呼ばれ
ている。

なお、インターロックは、インプリメント（回路の実
現方法）によって種々異なるものであり、上記２つのイ
ンターロックに限定されるものではない。

かかるインターロックの具体例について、図を参照し
ながら具体的に説明すると、第16図において、Ｉ−Ｆは
命令フェッチステージ、Ｄはデコードステージ、Ｅはオ
ペランドの読み出し処理を含む実行ステージ、Ｄ−Ｆは
データフェッチステージ、Ｗはデータライトステージで
ある。

ｎ番目の命令は加算命令（add）、ｎ＋１番目の命令
はロード命令（Load）、ｎ＋２番目の命令は加算命令
（add）、ｎ＋３の命令は減算命令（sub）である。

今、ｎ＋２番目の加算命令が、先行命令（ｎ＋１）の
実行結果（データ）を利用する命令であるとすると、こ
の場合、ｎ＋１のデータはＤ−Ｆステージのほぼ終り近
くにならなければ確定しないので、この確定タイミング
に合わせてｎ＋２番目の命令を遅らせる必要がある。こ
のため、ｎ＋１番目以降の命令を数サイクル（図では１
サイクル）だけハード的に遅延（インターロック）させ
ることが行なわれる。こうすることにより、ｎ＋２番目
の命令に正しいオペランドデータを与えることができ、
実行結果を正確にすることができる。

しかしその反面で、インターロックの発生回数に比例
して上記遅延サイクルが累積されていき、パイプライン
処理サイクルが余分に費やされる結果、処理速度が低下
するといった問題点があった。

なお、コンパイラ開発の段階でソフト的にインターロ
ックを発生しないようにすることも行なわれているが、
かかる方法はソフト開発時の負担が大きく、バグの発生
やコストの面で好ましいものではない。

本発明は、このような問題点に鑑みてなされたもの
で、先行命令の実行結果もしくは先行命令そのものに依
存する実行ステージの位置を前後に移動可能とし、イン
ターロックを回避して処理速度の低下を防止することを
目的としている。

〔課題を解決するための手段〕

本発明は、上記億滴を達成するためその原理構成図を
第１図に示すように、１つの命令を構成する複数段のパ
イプラインステージ１に複数段の実行候補ステージ1aを
設け、該実行候補ステージ1aには、前記命令の実行に必
要な実行ステージ３、及びデータを通過させるだけのダ
ミーステージ２を任意に設定可能とすることを特徴と
し、 先行命令の実行結果もしくは先行命令そのものに依存
する後続命令の場合に、前記ダミーステージを、前記実
行ステージの前に設定したり（第１図中のフォーマット
２）、 また、先行命令の実行結果もしくは先行命令そのもの
に依存しない後続命令の場合に、前記ダミーステージ
を、前記実行ステージの後に設定するようにしてもよい
（第１図中のフォーマット１）。

〔作用〕

本発明では、実行候補ステージ内で、命令の実行に必
要な実行ステージと、データを通過させるだけのダミー
ステージとが任意に設定可能となる。

この実行ステージとダミーステージは、例えば、先行
命令の実行結果が実行ステージで必要とされるとき、ま
たは、後続命令が先行命令に依存するものであるとき
に、ダミーステージが実行ステージの前に設定される。

先行命令の実行結果が実行ステージで必要とされなく
なったとき、または、後続命令が先行命令に依存しなく
なったときに、ダミーステージが実行ステージの後に設
定される。

したがって、先行命令とそれに続く命令との相互関係
に応じてパイプラインステージ中のダミーステージの位
置を任意又は自動に設定することができ、インターロッ
クの発生を回避して処理速度の低下が防止される。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第２〜14図は本発明に係るパイプライン処理方式の一
実施例を示す図である。

原理説明 まず、第２〜10図を参照しながら原理を説明する。第
２図は、簡単な例として５段のダイナミックパイプライ
ンを示す図である。

このパイプラインの基本型フォーマットは、Ｉ−Ｆ
（命令フェッチ）ステージとＤ（デコード）ステージの
後に、２つの実行候補ステージ（Ａ、Ｂ）を設け、最後
にＷ（ライト）ステージを配置して構成する。

２つの実行候補ステージ（Ａ、Ｂ）は、図中のフォー
マット１およびフォーマット２で示すように、いくつか
の組み合わせに変化するようになっている。

［フォーマット１］ このフォーマットは、通常の場合の命令処理形式で、
３つの細分形に分かれる。その１つは前側にＥ（実行）
ステージを置き、後側にダミーステージ（データが通過
するだけのステージ）を配置するもの（フォーマット１
−１）、他の１つは前側にEL/S（ロース／ストア・アド
レス計算）ステージを置き、後側にＤ−Ｆ（データフェ
ッチ）ステージを配置するもの（フォーマット１−
２）、最後の１つは２つの実行候補ステージの双方にE
1、２（２サイクル命令の実行）ステージを配置するも
の（フォーマット１−３）であり、何れも２つの実行候
補ステージの前側にオペランドの読み出し処理を含む実
行ステージを位置させている。

［フォーマット２］ 一方、このフォーマットはインターロックを起こすよ
うな相互依存の命令が出現した場合、あるいは、２サイ
クル命令に続く命令を実行する場合の命令処理形式で、
２つの実行候補ステージの前側にダミーステージを置
き、後側にオペランドの読み出し処理を含む実行ステー
ジを配置する。

すなわち、複数の実行候補ステージを有し、少なくと
もオペランドの読み出し処理を実行する実行ステージ
（Ｅ、EL/SまたはE1ステージ）を前側に配置したフォー
マット１と、複数の実行候補ステージの前側にダミース
テージを配置すると共に、後側に実行ステージを配置し
たフォーマット２の２種類の命令処理形式を設定する。

これらの２種類の命令処理形式は、簡単には、ダミー
ステージが追加されたこと、および、必要に応じてダミ
ーステージと実行ステージを置換できることの２点に特
徴がある。

このような幾種類かのフォーマットを有するパイプラ
インの命令処理シーケンスを具体的に説明すると、例え
ば第３図において、ｎ番目のadd命令から始まってｎ＋1
1番目のadd命令で完結する一連の命令処理シーケンスの
場合には、次表のように命令に応じた最適なフォーマッ
トが選択される。なお、第３図中のadd（dep）は先行命
令の実行結果またはロードデータを用いる加算命令、2c
ycInstは２サイクル命令、各命令間を結ぶ矢印はデータ
バイパスを表している。

すなわち、第３図において、では通常の命令処理形
式としてのフォーマット１が使用される。は先行命令
（ｎ＋２）のロードデータを必要とするケースであり、
フォーマット２に切り換えられる。

したがって、先行命令のデータ読み出し処理を含むＥ
ステージが後側に移動し、先行命令のロードデータを支
障なく取り込むことができる。では前の命令と同じリ
ソース（加算・論理演算部）が使用されるので、引き続
いてフォーマット２を使用する。ではフォーマット２
からフォーマット１へと復帰させる。すなわち、ｎ＋５
番目の命令が先行命令に依存しない場合であって、しか
も、命令（ｎ＋４）のＥステージで使用するリソース
と、命令（ｎ＋５）のEL/Sステージで使用するリソース
とが競合しない場合には、フォーマット１に復帰させる
ことになる。これにより、フォーマット２の採用で１処
理サイクルだけ後にずらされた実行ステージを、元の位
置に戻すことができる。では２サイクル命令を処理す
るので、これに続くで再びフォーマット２を採用す
る。

したがって、各パイプラインステージが命令毎に１サ
イクルずつずれて配列され、従来のパイプライン処理方
式の場合に例えば図中の処理サイクルで発生してい
たインターロックを回避できる。しかも、図中のの
処理サイクルに着目すると、隣接命令のＥおよびEL/Sス
テージが並列実行されているので、の処理サイクル
で実行ステージを行なわなかった分を補うことができ
る。

その結果、命令処理シーケンスの全体ではあたかも１
サイクルにつき１つの命令が実行されたことになり、ペ
ナルティゼロでパイプライン処理を行なうことができ
る。

実施例 次に、具体的な実施例として、基本構成が６段で、パ
イプラインフォーマットが２種類のダイナミックパイプ
ラインを開示し、これについて説明する。

第４図は６段ダイナミックパイプライン回路の要部の
構成図である。この図において、10はアドレスキュー、
11は命令キューであり、命令キュー11はパイプラインス
テージ数よりも１つ少ない５つのレジスタ、すなわちデ
コードレジスタ（Ｄ−Ｒ）、Ａレジスタ（Ａ−Ｒ）、Ｂ
レジスタ（Ｂ−Ｒ）、ライトレジスタ（Ｗ−Ｒ）を備
え、これらをシリーズに接続すると共に、各レジスタの
出力をインターロック検出＆マルチプレクサ制御回路
（以下、制御回路）12に接続して構成している。

制御回路12は、メモリからのフェッチ命令や各レジス
タの内容に基づいて、先行命令とのデータ依存性を有す
る命令またはマルチサイクル命令に続く命令の有無を判
定（すなわちインターロックの有無を予測）し、この判
定結果に応じた切り換え操作信号を後述の各種マルチプ
レクサに出力する。

なお、Align、WD1、WD2、W1、W2、W3、EE1、EE2、EO1
およびEO2はレジスタ、MUX1は第１マルチプレクサ、MUX
2は第２マルチプレクサ、MUX3は第３マルチプレクサ、M
UX4は第４マルチプレクサ、ALUは算術論理ユニット、LD
/ST Adderはロード／ストア・アドレス計算ユニット、L
1〜L7はバイパス路である。

第５図はアドレスキュー10の構成図であり、アドレス
キュー10は、アドレスジェネレータ13、Ｆステージのア
ドレスカウンタ（FPC）、Ｄステージのアドレスカウン
タ（DPC）、Ａステージのアドレスカウンタ（APC）、Ｂ
ステージのアドレスカウンタ（BPC）、Ｃステージのア
ドレスカウンタ（CPC）、Ｗステージのアドレスカウン
タ（WPC）、分岐先アドレス計算部14、分岐不成立時復
帰アドレスカウンタ（REPC）、およびマルチプレクサ15
を備える。

第６図（ａ）〜（ｄ）は１つの処理サイクルにおける
ステージ配列（第７図参照）を１〜４までの４つのケー
スに分けて、各ケース毎に定めたMUX1〜MUX4の制御規則
を示す図である。なお、図中の符号＊はレジスタ相互依
存性の有無（Ｄステージの場合）または演算結果あるい
はロードデータの書き込みの有無（Ｗステージの場合）
によってケースバイケースの制御が行なわれることを表
し、また、符号−は切り換え不要であることを表してい
る。

［ケース１］ １つの処理サイクルに２つのダミーステージとＥステ
ージが並ぶようなケースであり、MUX2によってEE1およ
びEO1の出力（ロ）が選択される。

［ケース２］ １つの処理サイクルに２つのダミーステージとEL/Sス
テージが並ぶようなケースであり、MUX3によって同じく
EE1およびEO1の出力（ロ）が選択される。

すなわち、ケース１およびケース２では、レジスタ１
段（EE1またはEO1）分の通過遅延（１クロック）のデー
タがALU、またはLD/ST Adderに伝えられる。

［ケース３］ １つの処理サイクルに１つのダミーステージと、EL/S
ステージおよびＥステージが並ぶようなケースであり、
MUX2によってEE1およびEO1の出力（ロ）が選択される一
方、MUX3によってEE2およびEO2の出力（ハ）が選択され
る。

［ケース４］ ケース３とは逆順でＥステージとEL/Sステージが並ぶ
ようなケースであり、MUX2によってEE2およびEO2の出力
（ハ）が選択される一方、MUX3によってEE1およびEO1の
出力（ロ）が選択される。

すなわち、ケース３では、レジスタ２段（EE1＋EE2ま
たはEO1＋EO2）分の通過遅延のデータがLD/ST Adderに
伝えられ、一方、ケース４では、同じ遅延のデータがAL
Uに伝えられる。

第８図は本実施例で使用するパイプラインのフォーマ
ットである。Ｉ−Ｆ（命令フェッチ）ステージ、Ｄ（デ
コード）ステージ、Ａステージ、Ｂステージ、Ｃステー
ジおよびＷ（ライト）ステージの６段のパイプラインを
基本形とし、Ａ〜Ｃまでの３ステージを実行候補ステー
ジとしている。

実行候補ステージは、その内容によってフォーマット
１とフォーマット２に分けられる。

フォーマット１は、最初の段にＥ（実行）ステージを
置き、残りの段にダミーステージを配置したフォーマッ
ト１−１と、最初の段にEL/S（ロード／ストア アドレ
ス計算）ステージを置き、次の段にＤ−Ｆ（データフェ
ッチ）ステージを置き、最後の段にダミーステージを配
置したフォーマット１−２の２種類からなる。

フォーマット２は、最初の段にダミーステージを置
き、次の段にＥ（実行）ステージを置き、最後の段にダ
ミーステージを配置したフォーマット２−１と、最初の
段にダミーステージを置き、次の段にEL/S（ロード／ス
トア アドレス計算）ステージを置き、最後の段にＤ−
Ｆ（データフェッチ）ステージを配置したフォーマット
２−２の２種類からなる。

なお、禁止フォーマットとして、実行候補ステージの
最初の２つの段にダミーステージを置き、最後の段にＥ
（実行）ステージを配置したフォーマットを設定する。

フォーマット１とフォーマット２の切り換えは、第４
図の状態遷移図に従う。すなわち、（Ｉ）現在のロード
命令の次の命令が、現在の命令のロードデータを利用す
る場合（第10図の参照）に、フォーマット１からフォ
ーマット２へと状態を遷移させる。（II）現在の命令に
対して前の命令がフォーマット２の状態であって、且つ
依存性がなく、しかも実行部のリソースが異なる場合
（第10図の参照）、あるいは、現在の命令が分岐命令
である場合（第10図の参照）に、フォーマット２から
フォーマット１へと状態を遷移させる。（III）現在の
ロード命令の次の命令が、現在の命令のロードデータを
利用しない場合、すなわち（Ｉ）以外の場合（例えば第
５図の参照）に、フォーマット１の状態を維持する。
（IV）同じリソースを使う命令が続く場合、すなわち、
前の命令がフォーマット２であって、その命令の実行部
のリソースと同じリソースを使用する場合（第10図参
照）に、フォーマット２の状態を維持する。

ここで、分岐について説明すると、本実施例における
分岐は、第11図に示すように、ディレイドブランチ方式
の採用を前提としている。このため、分岐命令の不成立
に伴うペナルティが発生する。すなわち、今回の６段ダ
イナミックパイプラインではフォーマット１の状態で分
岐が不成立になると１サイクルのペナルティが発生し
（第12図参照）、また、フォーマット２の状態では２サ
イクルのペナルティが発生する（第13図参照）。

従来のパイプライン方式では、分岐不成立のペナルテ
ィを１サイクルに抑えるものが多く、この点で本実施例
のペナルティ数は不利とも思えるが、実際には、ロード
データ依存のインターロックの回避によって得をした１
サイクル分でペナルティの不利を吸収でき、不都合を生
ずることはない。

これは、フォーマット２の状態で分岐不成立を生じる
ということは、言い換えれば、フォーマット１からフォ
ーマット２への状態遷移時に１サイクル得をした状態で
分岐不成立を生じるからである。

すなわち、第14図において、図中のでロードデータ
依存性のインターロックを回避するために、フォーマッ
ト１からフォーマット２へと状態が遷移して１サイクル
の得をし、その後、図中でフォーマット２の状態のま
まの分岐不成立が生じたような最悪の場合を考えると、
この場合には２サイクル分のペナルティを生ずるが、先
の得をした１サイクル分を考慮すれば、結局ペナルティ
は１サイクルだけとなり、従来のパイプライン方式と同
じペナルティとすることができる。しかも、この場合は
あくまでも最悪の状態を想定したのであって、フォーマ
ット１の状態で分岐不成立が生じる限りにおいては、イ
ンターロック回避によって得をした１サイクル分がその
まま残るから、ペナルティは１を越えることはなく、し
たがって、従来のパイプライン方式に比べて処理速度を
向上できる。

なお、上記の実施例では、一般的なパイプライン構成
にダミーステージを追加し、「ロードデータ依存のイン
ターロック」を回避しているが、これに限らず、例えば
インプリメント次第では、マルチサイクル命令のうち２
サイクル命令によるインターロックを回避できる。さら
に、ダミーステージの数を増やすことにより、３サイク
ル命令や４サイクル命令などの他のマルチサイクル命令
のインターロックにも容易に対応できる。

〔発明の効果〕

本発明によれば、以上述べたように、オペランドの読
み出し処理を含む実行ステージの位置を前後に移動可能
としたので、通常は実行ステージを前側に位置させる一
方、インターロック予測時には実行ステージを後側に位
置させてこれを回避できるようになり、処理速度の低下
を防止することができる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２〜14図は本発明に係るパイプライン処理方式の一実
施例を示す図であり、 第２図はその５段パイプラインのフォーマットを示す概
念図、 第３図はその５段パイプラインの基本動作図、 第４図はその６段ダイナミックパイプライン回路の構成
図、 第５図はそのアドレスキューの構成図、 第６図はそのケース毎に分けたマルチプレクサの制御規
則図、 第７図はそのマルチプレクサ制御の基本ルールを示す
図、 第８図はその６段パイプラインのフォーマットを示す概
念図、 第９図はその処理フォーマットの状態遷移図、 第10図はその６段パイプラインの基本動作図、 第11図はそのディレイドブランチ方式の分岐を示す図、 第12図はその分岐不成立（１サイクルペナルティのケー
ス）を示す図、 第13図はその分岐不成立（２サイクルペナルティのケー
ス）を示す図、 第14図はその分岐不成立（２サイクルペナルティのケー
ス）の場合の実際のペナルティ数を示す図、 第15、16図は従来例を示す図であり、 第15図はその基本的なパイプライン処理の概念図、 第16図はそのパイプラインインターロックを説明する図
である。 １……パイプラインステージ、1a……実行候補ステー
ジ、２……ダミーステージ、３……実行ステージ。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】１つの命令を構成する複数段のパイプライ
   ンステージに複数段の実行候補ステージを設け、 該実行候補ステージには、前記命令の実行に必要な実行
   ステージ、及びデータを通過させるだけのダミーステー
   ジを任意に設定可能とすることを特徴とするパイプライ
   ン処理方式。
2. 【請求項２】先行命令の実行結果もしくは先行命令その
   ものに依存する後続命令の場合に、 前記ダミーステージを、前記実行ステージの前に設定す
   ることを特徴とする請求項１記載のパイプライン処理方
   式。
3. 【請求項３】先行命令の実行結果もしくは先行命令その
   ものに依存しない後続命令の場合に、 前記ダミーステージを、前記実行ステージの後に設定す
   ることを特徴とする請求項１または２記載のパイプライ
   ン処理方式。