JP2873701B2 - 超音波装置 - Google Patents
超音波装置Info
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- JP2873701B2 JP2873701B2 JP1282973A JP28297389A JP2873701B2 JP 2873701 B2 JP2873701 B2 JP 2873701B2 JP 1282973 A JP1282973 A JP 1282973A JP 28297389 A JP28297389 A JP 28297389A JP 2873701 B2 JP2873701 B2 JP 2873701B2
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- Japan
- Prior art keywords
- signal
- multiplier
- phase
- output
- storage device
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- Measurement Of Velocity Or Position Using Acoustic Or Ultrasonic Waves (AREA)
- Image Analysis (AREA)
- Ultra Sonic Daignosis Equipment (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は超音波診断装置等の超音波応用装置に関す
る。
る。
従来の装置は米国特許第4140022号に記載のように、
アナログ遅延線を使用し、そのタップを選択することに
より遅延時間の設定を行ない、受信信号の位相を相互に
一致させ加算することにより受信ビームを形成してい
る。
アナログ遅延線を使用し、そのタップを選択することに
より遅延時間の設定を行ない、受信信号の位相を相互に
一致させ加算することにより受信ビームを形成してい
る。
この目的信号に対する同位相加算を以後整相処理と呼
ぶことにする。
ぶことにする。
上記従来技術によると、タップ選択のためと切換え回
路が大規模となり、さらにアナログ遅延線の遅延時間精
度が不足し、問題があった。
路が大規模となり、さらにアナログ遅延線の遅延時間精
度が不足し、問題があった。
そこで本発明はこれらの点を改善することを目的とす
る。
る。
整相処理は、位相を合わせた加算であることから遅延
処理が本質ではなく、遅延処理なしに目的信号の同位相
加算を可能とする。
処理が本質ではなく、遅延処理なしに目的信号の同位相
加算を可能とする。
本発明の構成は、サンプリング記憶による位相精度の
向上および移相による微小位相補正を採用することによ
り、高い位相精度の整相処理をスイッチ回路なしで実現
可能とした。
向上および移相による微小位相補正を採用することによ
り、高い位相精度の整相処理をスイッチ回路なしで実現
可能とした。
受信信号のサンプリングおよび記憶はアナログメモリ
ー等の記憶素子により行なわれ、従来からのアナログ遅
延線は不要となり、サンプリング時刻の制御はディジタ
ル的に発生したクロックにより行なわれるため時間精度
が向上する。一方、移相により微小時間の補正を行なう
ため、低速度のクロックによりサンプリングする構成で
充分な時間精度の整相処理が可能となる。また、多チャ
ンネルの同期サンプリングが可能となり、S/Nの点でも
有利となる。また、アナログメモリーの動作を最適化す
ることによりスイッチ回路も不要となる。
ー等の記憶素子により行なわれ、従来からのアナログ遅
延線は不要となり、サンプリング時刻の制御はディジタ
ル的に発生したクロックにより行なわれるため時間精度
が向上する。一方、移相により微小時間の補正を行なう
ため、低速度のクロックによりサンプリングする構成で
充分な時間精度の整相処理が可能となる。また、多チャ
ンネルの同期サンプリングが可能となり、S/Nの点でも
有利となる。また、アナログメモリーの動作を最適化す
ることによりスイッチ回路も不要となる。
以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図を本発明の実施例のうち受信信号１チャネル分
の構成（単位構成）を示す。すなわち、トランスデュー
サ１からの受信信号Ｒは直接、もしくは図示しない前置
増幅器を介して乗算器２に印加される。なお、１チャネ
ルの受信信号は、代表的にはトランスデューサアレイの
１素子からの受信信号であるが、装置によっては同一の
移相調整を行なうべき複数の素子からの信号を１チャネ
ルの信号にたばねてから乗算器２に印加する場合もあ
る。このような受信信号Ｒは、乗算器２にて位相が制御
された参照信号Ｇと乗算される。乗算により両信号の周
波数の和の高周波成分と、差周波成分とが生じるが、低
域濾波器３を通過させることにより３の出力信号Ｓは差
周波成分のみとなる。この出力信号Ｓは、所定のクロッ
ク間隔Ｔで記憶器４に記憶される。
の構成（単位構成）を示す。すなわち、トランスデュー
サ１からの受信信号Ｒは直接、もしくは図示しない前置
増幅器を介して乗算器２に印加される。なお、１チャネ
ルの受信信号は、代表的にはトランスデューサアレイの
１素子からの受信信号であるが、装置によっては同一の
移相調整を行なうべき複数の素子からの信号を１チャネ
ルの信号にたばねてから乗算器２に印加する場合もあ
る。このような受信信号Ｒは、乗算器２にて位相が制御
された参照信号Ｇと乗算される。乗算により両信号の周
波数の和の高周波成分と、差周波成分とが生じるが、低
域濾波器３を通過させることにより３の出力信号Ｓは差
周波成分のみとなる。この出力信号Ｓは、所定のクロッ
ク間隔Ｔで記憶器４に記憶される。
第２図は記憶器４の構成を示す。記憶器４は複数（本
例では６個）の記憶要素40,41,42,43,44,45を有してお
り、間隔Ｔのクロック信号CLにより入力端の信号が順次
サンプリングされ複数の記憶要素に巡回的に書きこまれ
る。すなわち、書き込みの番地はクロックごとに巡回す
る。一方読み出しもクロック信号の間隔Ｔごとに巡回的
に行なわれる。ただし、書き込み番地WAと読み出し番地
RAとは制御データNDの示す数だけ差を有する。第３図
ａ）はND＝１の場合のWAとRAを時間の経過とともに示し
ており、１クロック間隔Ｔだけ古い記憶値が読み出され
ることがわかる。第３図ｂ）はND＝３の場合のWAとRAを
示し、3Tだけ古い記憶値が読み出される。このようにサ
ンプリング時刻に対してND＊Ｔなる時間だけ古いデータ
を得ることができ、NDの値により時間Ｔの単位で信号の
位相調整が可能である。
例では６個）の記憶要素40,41,42,43,44,45を有してお
り、間隔Ｔのクロック信号CLにより入力端の信号が順次
サンプリングされ複数の記憶要素に巡回的に書きこまれ
る。すなわち、書き込みの番地はクロックごとに巡回す
る。一方読み出しもクロック信号の間隔Ｔごとに巡回的
に行なわれる。ただし、書き込み番地WAと読み出し番地
RAとは制御データNDの示す数だけ差を有する。第３図
ａ）はND＝１の場合のWAとRAを時間の経過とともに示し
ており、１クロック間隔Ｔだけ古い記憶値が読み出され
ることがわかる。第３図ｂ）はND＝３の場合のWAとRAを
示し、3Tだけ古い記憶値が読み出される。このようにサ
ンプリング時刻に対してND＊Ｔなる時間だけ古いデータ
を得ることができ、NDの値により時間Ｔの単位で信号の
位相調整が可能である。
第１図に戻り説明を続けると、制御データNDによる間
隔Ｔの時間調整の他に、Ｔ以下の精密な時間調整を参照
信号Ｇの時間制御により行なう。すなわち、乗算器Ｍの
乗算により、低域濾波器から得る差周波成分は参照信号
Ｇの位相に応じてφだけ移相される。狭帯域信号の場合
にこの移相は時間調整と等価と考えられ、時間Ｔ以内の
微小時間調整が受信信号に対して行なわれたことにな
る。
隔Ｔの時間調整の他に、Ｔ以下の精密な時間調整を参照
信号Ｇの時間制御により行なう。すなわち、乗算器Ｍの
乗算により、低域濾波器から得る差周波成分は参照信号
Ｇの位相に応じてφだけ移相される。狭帯域信号の場合
にこの移相は時間調整と等価と考えられ、時間Ｔ以内の
微小時間調整が受信信号に対して行なわれたことにな
る。
各受信信号チャネルごとにそれぞれ時間調整がなされ
た受信信号を加算することにより、所望の深さ，方向の
点からの反射音波の波面に合わせた整相が実施される。
すなわち上記の点を焦点とする受波が実現できる。第４
図ａ）,b）はそれぞれこの整相回路の具体例を示してい
る。第４図ａ）の例では、各チャネルごとに第１図に示
した乗算器2,低域濾波器3,記憶器４の回路を備え、それ
ぞれのチャネルの記憶器４から周期Ｔで読み出される信
号を加算器６に並列に印加して加え合わせて、加算器６
より整相出力を得る。各チャネルの乗算器２に印加する
参照信号Ｇの位相、及び記憶器４に与えるデータNDは、
整相すべき波面に合わせてそれぞれ個々に決定される。
一方、第４図ｂ）の構成では、記憶器４−1,4−2,4−３
は加算器７−1,7−２を介して縦列に接続されている。
第１の第１チャネルの受信信号は乗算器２−１で微小な
時間調整を受けた後記憶器４−１でデータNDに対応した
時間調整が成され、乗算器２−２で微小な時間調整を受
けた第２チャネルの受信信号と加算器７−１で加算され
る。以下、記憶器４−2,記憶器４−３で縦列的に時間調
整が加えられるごとに、それぞれ乗算器で微小時間調整
がされた第３チャネル，第４チャネルの受信信号が加算
器７−2,7−３にて加え合わされ、全体で波面に合わせ
た位相の一致がなされる。
た受信信号を加算することにより、所望の深さ，方向の
点からの反射音波の波面に合わせた整相が実施される。
すなわち上記の点を焦点とする受波が実現できる。第４
図ａ）,b）はそれぞれこの整相回路の具体例を示してい
る。第４図ａ）の例では、各チャネルごとに第１図に示
した乗算器2,低域濾波器3,記憶器４の回路を備え、それ
ぞれのチャネルの記憶器４から周期Ｔで読み出される信
号を加算器６に並列に印加して加え合わせて、加算器６
より整相出力を得る。各チャネルの乗算器２に印加する
参照信号Ｇの位相、及び記憶器４に与えるデータNDは、
整相すべき波面に合わせてそれぞれ個々に決定される。
一方、第４図ｂ）の構成では、記憶器４−1,4−2,4−３
は加算器７−1,7−２を介して縦列に接続されている。
第１の第１チャネルの受信信号は乗算器２−１で微小な
時間調整を受けた後記憶器４−１でデータNDに対応した
時間調整が成され、乗算器２−２で微小な時間調整を受
けた第２チャネルの受信信号と加算器７−１で加算され
る。以下、記憶器４−2,記憶器４−３で縦列的に時間調
整が加えられるごとに、それぞれ乗算器で微小時間調整
がされた第３チャネル，第４チャネルの受信信号が加算
器７−2,7−３にて加え合わされ、全体で波面に合わせ
た位相の一致がなされる。
さらに、第５図に示すように、第４図ａ）に示した構
成を基本単位として複数組設け、各組の出力をそれぞれ
第２段の記憶器４′−1,4′−2,……４′−ｎに入力し
て再度時間調整し、加算する多段構成により装置構成を
簡略化することが可能である。このような多段構成の場
合に、例えば第２段の記憶器の部分を第４図ｂ）のよう
に縦列構成としても良い。
成を基本単位として複数組設け、各組の出力をそれぞれ
第２段の記憶器４′−1,4′−2,……４′−ｎに入力し
て再度時間調整し、加算する多段構成により装置構成を
簡略化することが可能である。このような多段構成の場
合に、例えば第２段の記憶器の部分を第４図ｂ）のよう
に縦列構成としても良い。
また、第１図の構成の代りに、記憶器と乗算器との順
序を逆にする第６図のような構成も可能である。この場
合には、加算後の濾波で充分なため、低域濾波器３は加
算点の後に設けられ、濾波器の所要個数が少なくなる。
序を逆にする第６図のような構成も可能である。この場
合には、加算後の濾波で充分なため、低域濾波器３は加
算点の後に設けられ、濾波器の所要個数が少なくなる。
また、第１図の構成における参照信号G,MEMのND等を
時間と共に変化させることにより、移動焦点とする構成
も可能である。
時間と共に変化させることにより、移動焦点とする構成
も可能である。
第７図はさらに別の実施例を示す。本実施例は第５図
に示した２段構成の整相処理回路を基本とし、収束特性
の異なる複数の受波ビームを同時に並行して得る構成と
なっている。乗算器2,低域濾波器3,記憶器４からなる各
チャネル個別の時間調整手段の出力は、グループ別に加
算されて第２段目の記憶器４′−1,4′−２……に導か
れるとともに、もう１組設けられた第２段目の記憶器
４″−1,4″−２……にそれぞれ付加的時間調整回路６
−1,6−２……を介して導びかれる。記憶器４″−1,4″
−２……の具体的構成は、４′−1,4′−２等と同じ
く、第２図，第３図で述べた通りであり、それぞれ制御
データNDの設定により時間Ｔ単位の時間調整が行なわれ
る。１組目の記憶器４′−1,4′−２……の読み出し出
力の加算信号は第１のビームの受信信号となり、２組目
の記憶器４″−1,4″−２……の読出出力の加算信号は
第２のビームの受信信号となる。第１ビームと第２ビー
ムの収束特性の差は記憶器４′−1,4′−２……，と記
憶器４″−1,4″−２……との制御データNDの設定の差
により実現するが、この設定によりカバーできない微少
な位相の差は付加時間調整回路６−1,6−２……により
実現する。付加的時間調整回路は、微少な位相調整で良
いため、アナログ遅延線で実現できる。また第１図の乗
算器２と同じ構成としても良い。
に示した２段構成の整相処理回路を基本とし、収束特性
の異なる複数の受波ビームを同時に並行して得る構成と
なっている。乗算器2,低域濾波器3,記憶器４からなる各
チャネル個別の時間調整手段の出力は、グループ別に加
算されて第２段目の記憶器４′−1,4′−２……に導か
れるとともに、もう１組設けられた第２段目の記憶器
４″−1,4″−２……にそれぞれ付加的時間調整回路６
−1,6−２……を介して導びかれる。記憶器４″−1,4″
−２……の具体的構成は、４′−1,4′−２等と同じ
く、第２図，第３図で述べた通りであり、それぞれ制御
データNDの設定により時間Ｔ単位の時間調整が行なわれ
る。１組目の記憶器４′−1,4′−２……の読み出し出
力の加算信号は第１のビームの受信信号となり、２組目
の記憶器４″−1,4″−２……の読出出力の加算信号は
第２のビームの受信信号となる。第１ビームと第２ビー
ムの収束特性の差は記憶器４′−1,4′−２……，と記
憶器４″−1,4″−２……との制御データNDの設定の差
により実現するが、この設定によりカバーできない微少
な位相の差は付加時間調整回路６−1,6−２……により
実現する。付加的時間調整回路は、微少な位相調整で良
いため、アナログ遅延線で実現できる。また第１図の乗
算器２と同じ構成としても良い。
以上述べた各実施例は、直交サンプリング整相と呼ぶ
ことのできる整相処理に適用できる。このためには、各
実施例において、初段の信号混合に用いる参照信号とし
て、90゜位相の異なる２つの信号をそれぞれ準備し、乗
算器、低域濾波器、記憶器から成る整相処理回路を２重
に構成すれば良い。具体的な回路構成の例を第８図に示
す。１チャネルの受信信号Ｒは乗算器２−ａと２−ｂと
に分けて並行して入力される。このチャネルの微小時間
調整のための参照信号は、乗算器２−ａに直接与えられ
るとともに90゜移相器７を介して乗算２−ｂに与えられ
る。２−a,2−ｂの混合出力の低域成分がそれぞれ低域
濾波器３−a,3−ｂにより抽出される。これにより、受
信信号が微少時間調整を受けるとともに複素信号化さ
れ、実部を示す信号ａと虚部を示す信号ｂとが得られ
る。各受信信号チャネルとも同様に２つの乗算器を用い
た構成がとられ、記憶器以後の構成も第４図，第５図も
しくは第７図の構成が実部信号用と虚部信号用とに２重
に設けられ、実部，虚部で独立に整相処理が成される。
整相処理された２つの信号は最後に合成される。
ことのできる整相処理に適用できる。このためには、各
実施例において、初段の信号混合に用いる参照信号とし
て、90゜位相の異なる２つの信号をそれぞれ準備し、乗
算器、低域濾波器、記憶器から成る整相処理回路を２重
に構成すれば良い。具体的な回路構成の例を第８図に示
す。１チャネルの受信信号Ｒは乗算器２−ａと２−ｂと
に分けて並行して入力される。このチャネルの微小時間
調整のための参照信号は、乗算器２−ａに直接与えられ
るとともに90゜移相器７を介して乗算２−ｂに与えられ
る。２−a,2−ｂの混合出力の低域成分がそれぞれ低域
濾波器３−a,3−ｂにより抽出される。これにより、受
信信号が微少時間調整を受けるとともに複素信号化さ
れ、実部を示す信号ａと虚部を示す信号ｂとが得られ
る。各受信信号チャネルとも同様に２つの乗算器を用い
た構成がとられ、記憶器以後の構成も第４図，第５図も
しくは第７図の構成が実部信号用と虚部信号用とに２重
に設けられ、実部，虚部で独立に整相処理が成される。
整相処理された２つの信号は最後に合成される。
以上に述べた整相方式によりドプラ計測を行なうこと
も当然可能である。
も当然可能である。
また、クロックCLは各記憶器に対して同期させること
により他チャンネルからの飛び込み雑音を大幅に低下可
能である。
により他チャンネルからの飛び込み雑音を大幅に低下可
能である。
また、記憶器としてスイッチトキャパシタメモリを使
用すると低消費電力の回路が構成できる。
用すると低消費電力の回路が構成できる。
一方、記憶器としてアナログディジタル変換器とディ
ジタルメモリを使用した構成も可能であり、この場合に
はダイナミックレンジの広い整相部の構成が可能とな
る。
ジタルメモリを使用した構成も可能であり、この場合に
はダイナミックレンジの広い整相部の構成が可能とな
る。
本構成における位相関係は以下となる。
ωＳ（Ｔ′−Ｔ）−ωdT′＝φ ここでφは乗算により行なわれる移相角 ωd:参照信号周波数 ωS:信号周波数 Ｔ′：サンプリング時刻 T:受信波面の等位相面（目的信号入射時刻） なる関係が正確な整相のためには望ましい。
また、本構成はアナログ遅延線を使用しないことから
集積化が可能であり、記憶器と乗算器と同一チップに集
積するあるいは記憶器，低域濾波器、乗算器の全体を同
一チップに集積することも可能である。
集積化が可能であり、記憶器と乗算器と同一チップに集
積するあるいは記憶器，低域濾波器、乗算器の全体を同
一チップに集積することも可能である。
本方式を全く複数保有させて交互に処理させることに
よりさらに計測を高速化することも当然可能である。
よりさらに計測を高速化することも当然可能である。
また本方式は受信信号を記憶する構成であることから
記憶器への書き込みのクロック周期と読み出しクロック
の周期とを異ならせることができる。特に、読み出しク
ロックをｎ倍に高速化すればｎ回の読出し信号それぞれ
で異なる時間調整を行なったことになるので、そのうち
所望の複数信号を選択すれば１個の整相部により複数ビ
ームを形成するなど多重処理が可能となる。
記憶器への書き込みのクロック周期と読み出しクロック
の周期とを異ならせることができる。特に、読み出しク
ロックをｎ倍に高速化すればｎ回の読出し信号それぞれ
で異なる時間調整を行なったことになるので、そのうち
所望の複数信号を選択すれば１個の整相部により複数ビ
ームを形成するなど多重処理が可能となる。
以下のように、本発明によれば所定クロックで書込
み、読出し動作を行う記憶器と、参照信号の位相制御と
で多チャネルの超音波受信信号の遅延量制御を行なって
整相処理を行なうので、高い時間精度の整相処理が小規
模の回路手段により行なえるとの効果を発揮する。
み、読出し動作を行う記憶器と、参照信号の位相制御と
で多チャネルの超音波受信信号の遅延量制御を行なって
整相処理を行なうので、高い時間精度の整相処理が小規
模の回路手段により行なえるとの効果を発揮する。
第１図は、本発明の各実施例の基本単位構成を示す回路
図、第２図は、第１図の記憶部の具体的構成を示す回路
図、第３図ａ）,b）は、第２図の動作を示す概念図、第
４図ａ）,b）は本発明によるそれぞれ実施例の整相部を
示すブロック図、第５図，第６図，第７図及び第８図は
それぞれ別の実施例の整相部を示すブロック図である。
図、第２図は、第１図の記憶部の具体的構成を示す回路
図、第３図ａ）,b）は、第２図の動作を示す概念図、第
４図ａ）,b）は本発明によるそれぞれ実施例の整相部を
示すブロック図、第５図，第６図，第７図及び第８図は
それぞれ別の実施例の整相部を示すブロック図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−268539（ＪＰ，Ａ) 特開 昭63−265185（ＪＰ，Ａ) 特開 昭62−73162（ＪＰ，Ａ) 特開 昭63−179276（ＪＰ，Ａ) 特開 平３−81683（ＪＰ，Ａ) 特開 平３−81684（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G01S 7/52 - 7/64 G01S 15/00 - 15/96 A61B 8/00
Claims (7)
- 【請求項１】トランスデューサアレイの１、又は複数の
素子からの受信信号へ位相制御された参照信号を乗算す
る乗算器と該乗算器の出力信号の低周波成分をアナログ
／ディジタル変換する変換器と該変換器の出力を記憶す
る記憶器とを具備する複数のチャネルと、前記各チャネ
ルの前記記憶器から読み出した信号を加算する加算器
と、前記乗算器への前記参照信号の位相制御、及び前記
記憶器に対するデータの書き込みと読み出しを制御する
制御装置とを具備する整相処理回路とを有し、前記制御
装置は、前記記憶器へ書き込まれたデータを各チャネル
毎に特定番地から読み出すことによる前記記憶器から出
力される信号の位相の調整の制御と、前記乗算器への前
記参照信号の周波数を時間経過に従って変化させる制御
とを行なうことを特徴とする超音波装置。 - 【請求項２】請求項１に記載の超音波装置において、前
記書き込み、及び読み出しを、前記複数のチャネルにお
いて同期したクロック信号により行なうことを特徴とす
る超音波装置。 - 【請求項３】請求項１に記載の超音波装置において、前
記読み出しのクロック信号の周期を前記記書き込みのク
ロック信号の周期よりも大とすることを特徴とする超音
波装置。 - 【請求項４】請求項３に記載の超音波装置において、前
記書き込みのクロック信号に対して前記読み出しのクロ
ック信号がｎ倍高速に設定されることを特徴とする超音
波装置。 - 【請求項５】請求項１に記載の超音波装置において、前
記１、又は複数の素子からの受信信号を入力する第１、
及び第２の前記チャネルを有し、前記第１、及び第２の
前記チャネルの前記乗算器へ90゜位相の異なる前記参照
信号を入力することを特徴とする超音波装置。 - 【請求項６】トランスデューサアレイの１、又は複数の
素子からの受信信号へ位相制御された参照信号を乗算す
る乗算器と該乗算器の出力信号の低周波成分をアナログ
／ディジタル変換する変換器と該変換器の出力を記憶す
る第１の記憶器とを具備する複数のチャネルと、前記各
チャネルの前記第１の記憶器から読み出した信号を加算
する第１の加算器と、該第１の加算器の出力を記憶する
第２の記憶器と、前記第１の加算器に前記第２の記憶器
と並列に接続され、微小な位相調整を行なう付加時間調
整回路と、該付加時間調整回路の出力を記憶する第３の
記憶器とを有する回路群と、前記各回路群の前記第２の
記憶器から読み出した信号を加算して第１の受信ビーム
を形成する第２の加算器と、前記各回路群の前記第３の
記憶器から読み出した信号を加算して第２の受信ビーム
を形成する第３の加算器と、前記乗算器への前記参照信
号の位相制御、前記第１、第２、及び第３の記憶器に対
するデータの書き込みと読み出しを制御する制御装置と
を具備する整相処理回路とを有し、前記制御装置は、前
記第１記憶器へ書き込まれたデータを各チャネル毎に特
定番地から読み出すことによる前記第１の記憶器から出
力される信号の位相の調整の制御と、前記第２、及び第
３の記憶器へ書き込まれたデータを前記各回路群毎に特
定番地から読み出すことによる前記第２、及び第３の記
憶器から出力される信号の位相の調整の制御とを行なう
ことを特徴とする超音波装置。 - 【請求項７】トランスデューサアレイの１、又は複数の
素子からの受信信号へ位相制御された参照信号を乗算す
る乗算器と該乗算器の出力信号の低周波成分をアナログ
／ディジタル変換する変換器と該変換器の出力を記憶す
る記憶器とを具備する複数のチャネルと、前記各チャネ
ルの前記記憶器から読み出した信号を加算する加算器
と、前記乗算器への前記参照信号の位相制御、及び前記
記憶器に対するデータの書き込みと読み出しを制御する
制御装置とを具備する整相処理回路とを有し、前記制御
装置は、前記記憶器へ書き込まれたデータを前記各チャ
ネル毎に特定番地から読み出すことによる前記記憶器か
ら出力される信号の位相の調整の制御を行ない、前記乗
算器と前記低周波濾波器と前記記憶器のうち、少なくと
も前記乗算器と前記記憶器が同一チップ上に集積される
ことを特徴とする超音波装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282973A JP2873701B2 (ja) | 1989-11-01 | 1989-11-01 | 超音波装置 |
| US07/974,661 US5261281A (en) | 1989-11-01 | 1992-11-12 | Ultrasonic imaging apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282973A JP2873701B2 (ja) | 1989-11-01 | 1989-11-01 | 超音波装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03146034A JPH03146034A (ja) | 1991-06-21 |
| JP2873701B2 true JP2873701B2 (ja) | 1999-03-24 |
Family
ID=17659537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1282973A Expired - Lifetime JP2873701B2 (ja) | 1989-11-01 | 1989-11-01 | 超音波装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2873701B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5735496B2 (ja) * | 2010-06-04 | 2015-06-17 | 株式会社日立メディコ | 超音波診断装置 |
-
1989
- 1989-11-01 JP JP1282973A patent/JP2873701B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03146034A (ja) | 1991-06-21 |
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