JP2861298B2 - Data receiving device and receiving method - Google Patents
Data receiving device and receiving methodInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルVTR等に適用され、ブロック
符号化されたデータを受信し、また、復号するための受
信装置及び受信方法に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a receiving apparatus and a receiving method applied to a digital VTR or the like, for receiving and decoding block-coded data.
この発明は、ディジタル画像データをブロック符号化
して伝送されたデータを受信し、画像データを復号する
ようになされたデータ受信装置において、ブロック内の
全画素の復号値が同一となるブロックに関して、ブロッ
クの復号値とその周辺のブロックの復号値とに基づい
て、ブロックの復号値を平滑化するもので、復元画像が
全体的にボケることがなく、ブロック歪を目立たなくで
きる。The present invention relates to a data receiving apparatus which receives data transmitted by block-coding digital image data and decodes the image data. Is used to smooth the decoded value of a block based on the decoded value of the block and the decoded values of the blocks surrounding the block. Therefore, the restored image is not blurred as a whole, and block distortion can be made inconspicuous.
〔従来の技術〕 ビデオ信号の符号化方法として、伝送帯域を狭くする
目的でもって、1画素当たりの平均ビット数又はサンプ
リング周波数を小さくするいくつかの高能率符号化方法
が知られている。2. Description of the Related Art As video signal encoding methods, there are known several high-efficiency encoding methods for reducing an average number of bits per pixel or a sampling frequency for the purpose of narrowing a transmission band.
本願出願人は、特開昭61−144989号公報に記載されて
いるような、2次元ブロック内に含まれる複数画素の最
大値及び最小値により規定されるダイナミックレンジを
求め、このダイナミックレンジに適応した符号化を行う
高能率符号化装置を提案している。また、特開昭62−92
620号公報に記載されているように、複数フレームに夫
々含まれる領域の画素から形成された3次元ブロックに
関してダイナミックレンジに適応した符号化を行う高能
率符号化装置が提案されている。更に、特開昭62−1286
21号公報に記載されているように、量子化を行った時に
生じる最大歪が一定となるようなダイナミックレンジに
応じてビット数が変換する可変長符号化方法が提案され
ている。The present applicant obtains a dynamic range defined by the maximum value and the minimum value of a plurality of pixels included in a two-dimensional block as described in JP-A-61-144989, and adapts to this dynamic range. Has proposed a high-efficiency coding apparatus that performs the above coding. Also, JP-A-62-92
As described in Japanese Unexamined Patent Publication No. 620, a high-efficiency encoding apparatus has been proposed which performs encoding suitable for a dynamic range with respect to a three-dimensional block formed from pixels in an area included in each of a plurality of frames. Further, JP-A-62-2286
As described in Japanese Patent Publication No. 21, a variable-length encoding method has been proposed in which the number of bits is converted according to a dynamic range in which the maximum distortion generated when performing quantization is constant.
先に提案されているダイナミックレンジに適応した符
号化方法(ADRCと称する)では、ダイナミックレンジDR
(最大値MAXと最小値MINの差)が例えば(8ライン×8
画素=64画素)からなる2次元的なブロック毎に算出さ
れる。また、入力画素データからそのブロック内で最小
のレベル(最小値)が除去される。この最小値除去後の
画像データが代表レベルに変換される。この量子化は、
元の量子化ビット数より少ないビット数例えば2ビット
と対応する4個のレベル範囲に検出されたダイナミック
レンジDRを分割し、ブロック内の各画像データが属する
レベル範囲を検出し、このレベル範囲を示すコード信号
を発生する処理である。In the coding method (referred to as ADRC) adapted to the dynamic range proposed earlier, the dynamic range DR
(The difference between the maximum value MAX and the minimum value MIN) is, for example, (8 lines × 8
It is calculated for each two-dimensional block composed of (pixels = 64 pixels). Further, the minimum level (minimum value) in the block is removed from the input pixel data. The image data from which the minimum value has been removed is converted to a representative level. This quantization is
The detected dynamic range DR is divided into four level ranges corresponding to the number of bits smaller than the original quantization bit number, for example, 2 bits, and the level range to which each image data in the block belongs is detected. This is a process for generating a code signal shown in FIG.
上述のダイナミックレンジに適応したADRC符号化は、
伝送すべきデータ量を大幅に圧縮できるので、ディジタ
ルVTRに適用して好適である。特に、可変長ADRは、圧縮
率を高くすることができる。しかし、可変長ADRCは、伝
送データの量が画像の内容によって変動するため、所定
量のデータを1トラックとして記録するディジタルVTR
のような固定レートの伝送路を使用する時には、伝送デ
ータ量を制御するためのバッファリングの処理が必要と
される。ADRC coding adapted to the above dynamic range
Since the amount of data to be transmitted can be greatly reduced, it is suitable for application to a digital VTR. In particular, the variable length ADR can increase the compression ratio. However, the variable length ADRC is a digital VTR that records a predetermined amount of data as one track because the amount of transmission data varies depending on the content of the image.
When a fixed-rate transmission path is used, buffering processing for controlling the amount of transmission data is required.
可変長ADRCのバッファリングの方式として、本願出願
人は、特願昭61−257586号明細書に記載されているよう
に、累積型のダイナミックレンジの度数分布を形成し、
この度数分布に対して、予め用意されている割り当てビ
ット数を定めるためのしきい値を適用し、所定期間例え
ば1フレーム期間の発生データ量を求め、発生データ量
が目標値を超えないように、制御するものを提案してい
る。As a buffering method of the variable length ADRC, the present applicant forms a cumulative dynamic range frequency distribution as described in Japanese Patent Application No. 61-257586,
A threshold value for determining the number of allocated bits prepared in advance is applied to this frequency distribution, and the amount of data generated during a predetermined period, for example, one frame period, is determined so that the generated data amount does not exceed the target value. Proposes what to control.
上述の可変長ADRCでは、ダイナミックレンジが小さい
ブロックの場合には、割り当てビット数が0(即ち、コ
ード信号が伝送されない)ブロックが生じる。受信側で
は、このブロックについての復号値として、ダイナミッ
クレンジDRの1/2の値に最小値MINを加算した値が使用さ
れる。この割り当てビット数が0のブロックの場合に
は、復元画像において、ブロックのパターンが見えるブ
ロック歪が生じやすい。更に、ダイナミックレンジが異
なる複数のブロックが隣接し、これらの複数のブロック
が0ビットの割り当てがされたものの時には、復元画像
において、よりブロック歪が目立つ。In the variable length ADRC described above, in the case of a block having a small dynamic range, a block in which the number of allocated bits is 0 (that is, a code signal is not transmitted) occurs. On the receiving side, a value obtained by adding the minimum value MIN to a value of 1/2 of the dynamic range DR is used as a decoded value for this block. In the case of a block where the number of allocated bits is 0, block distortion in which the pattern of the block is visible in the restored image is likely to occur. Further, when a plurality of blocks having different dynamic ranges are adjacent to each other and these blocks are assigned 0 bits, block distortion is more conspicuous in the restored image.
ADRC以外のブロック符号化例えばDCT(Discrete cosi
ne transform)の場合では、直流成分のみのブロックに
関して、ADRCにおける0ビットのブロックと同様に、ブ
ロック歪が目立ち易い。Block coding other than ADRC such as DCT (Discrete cosi
In the case of ne transform), block distortion is likely to be conspicuous for a block including only a DC component, similarly to a block of 0 bits in ADRC.
従来からブロック歪を目立たなくするために、ローパ
スフィルタを通す等の平滑化が行われている。この方式
は、復元画像の全体に対して、平滑化の処理がされるの
で、復元画像が全体的にボケる問題があった。Conventionally, smoothing such as passing through a low-pass filter has been performed to make block distortion less noticeable. In this method, since the smoothing process is performed on the entire restored image, there is a problem that the restored image is blurred as a whole.
従って、この発明の目的は、ブロック歪が目立つ領域
でのみ平滑化を行い、復元画像がボケることが防止され
た受信装置及び受信方法を提供することにある。つま
り、この発明は、上述の0ビットのブロックまたは直流
成分のみからなるブロックの場合に、ブロック歪が目立
つことに着目してなされたものである。Therefore, an object of the present invention is to provide a receiving apparatus and a receiving method in which smoothing is performed only in a region where block distortion is conspicuous, and a blurred restored image is prevented. That is, the present invention has been made by paying attention to the fact that block distortion is conspicuous in the case of the above-mentioned block of 0 bits or a block consisting only of a DC component.
この発明は、ディジタル画像データをブロック符号化
して伝送されたデータを受信し、画像データを復号する
ようになされたデータ受信装置において、 ブロック内の全画素の復号値が同一となるブロックに
関して、ブロックの復号値とその周辺のブロックの復号
値とに基づいて、ブロックの復号値を平滑化するように
したデータ受信装置である。また、この発明は、上述の
ように画像データを復号するデータ受信方法である。The present invention relates to a data receiving apparatus configured to receive data transmitted by block-coding digital image data and decode the image data, wherein a block in which decoded values of all pixels in the block are the same is defined as a block. And a decoded value of the block based on the decoded value of the block and the decoded value of the block around the data. Further, the present invention is a data receiving method for decoding image data as described above.
ブロック歪が目立つブロック内の全画素の復号値が同
一となるブロックに関してのみ、周辺のブロックの復号
値に基づいて平滑化するので、復元画像が全体的にボケ
ることが防止できる。Only the blocks in which the decoded values of all the pixels in the block in which the block distortion is conspicuous are smoothed based on the decoded values of the peripheral blocks, so that the entire restored image can be prevented from being blurred.
以下、この発明の一実施例について図面を参照して説
明する。この説明は、下記の順序に従ってなされる。An embodiment of the present invention will be described below with reference to the drawings. This description is made in the following order.
a.送信側の構成 b.バッファリング回路 c.受信側の構成 d.平滑化回路 e.変形例 a.送信側の構成 第1図は、この一実施例の送信側の構成を示す。1で
示す入力端子から1サンプルが8ビットのディジタルビ
デオ信号が供給される。このディジタルビデオ信号がブ
ロック化回路2に供給される。ブロック化回路2では、
データの順序が走査線の順序からブロックの順序へ変換
される。1フレームの画像が例えば第2図に示すような
(4×4)の大きさのブロックに細分化される。ブロッ
ク内の16個の画像データに対して、伝送の順序と対応す
る1から16の番号を付加する。a. Configuration on the transmission side b. Buffering circuit c. Configuration on the reception side d. Smoothing circuit e. Modifications a. Configuration on the transmission side FIG. 1 shows the configuration on the transmission side of this embodiment. A digital video signal of which one sample is 8 bits is supplied from an input terminal 1. This digital video signal is supplied to the blocking circuit 2. In the blocking circuit 2,
The data order is converted from the scan line order to the block order. An image of one frame is subdivided into blocks of (4 × 4) size as shown in FIG. 2, for example. Numbers 1 to 16 corresponding to the order of transmission are added to the 16 image data in the block.
ブロック化回路2の出力データが検出回路3及び遅延
回路4に供給される。検出回路3は、ブロックの最大値
MAX及び最小値MINを検出する。遅延回路4は、最大値MA
X及び最小値MINを検出する時間、データを遅延させる。
減算回路5により(MAX−MIN)の演算がされ、減算回路
5からブロックのダイナミックレンジDRが得られる。減
算回路6では、遅延回路4からのビデオデータから最小
値MINが減算され、減算回路6から最小値が除去された
ビデオデータが得られる。Output data of the blocking circuit 2 is supplied to the detection circuit 3 and the delay circuit 4. The detection circuit 3 calculates the maximum value of the block.
Detect MAX and minimum value MIN. The delay circuit 4 has a maximum value MA
Data is delayed for the time to detect X and the minimum value MIN.
The calculation of (MAX−MIN) is performed by the subtraction circuit 5, and the dynamic range DR of the block is obtained from the subtraction circuit 5. In the subtraction circuit 6, the minimum value MIN is subtracted from the video data from the delay circuit 4, and video data from which the minimum value has been removed is obtained from the subtraction circuit 6.
ダイナミックレンジDRと減算回路6の出力データが遅
延回路7及び10を夫々介して量子化回路8に供給され
る。量子化回路8から元のビット数(8ビット)より少
ないnビットのコード信号DTが得られる。量子化回路8
は、ダイナミックレンジDRに適応した量子化を行う。つ
まり、ダイナミックレンジDRを2n等分した量子化ステッ
プΔで、最小値が除去されたビデオデータが除算され、
商を切り捨てで整数化した値がコード信号DTとされる。
量子化回路8は、除算回路或いはROMで構成できる。The dynamic range DR and the output data of the subtraction circuit 6 are supplied to the quantization circuit 8 via the delay circuits 7 and 10, respectively. An n-bit code signal DT smaller than the original number of bits (8 bits) is obtained from the quantization circuit 8. Quantization circuit 8
Performs quantization adapted to the dynamic range DR. That is, in the quantization step Δ obtained by dividing the dynamic range DR into 2 n equal parts, the video data from which the minimum value has been removed is divided,
The value obtained by rounding down the quotient to an integer is used as the code signal DT.
The quantization circuit 8 can be constituted by a division circuit or a ROM.
コード信号DTに割り当てられるビット数nは、所定期
間例えば1フレーム当りの発生データ量が目標値を超え
ないように決定されたものである。この例では、(n=
0、1、2、3又は4ビット)である。このバッファリ
ングのために、ダイナミックレンジDRが供給されるバッ
ファリング回路9が設けられている。バッファリング回
路9では、後述のように、しきい値の組(T1、T2、T3、
T4)が複数組例えば32組用意されており、これらのしき
い値の組がパラメータコードPi(i=0,1,2,・・,31)
により区別される。パラメータコードPiの番号iが大き
くなるに従って、発生データ量が単調に減少するように
設定されている。但し、発生データ量が減少するに従っ
て復元画像の画質が劣化する。The number n of bits allocated to the code signal DT is determined so that the amount of data generated per frame, for example, per frame does not exceed a target value. In this example, (n =
0, 1, 2, 3, or 4 bits). For this buffering, a buffering circuit 9 to which the dynamic range DR is supplied is provided. In the buffering circuit 9, a set of thresholds (T1, T2, T3,
T4) are prepared in a plurality of sets, for example, 32 sets, and the set of these threshold values is a parameter code Pi (i = 0, 1, 2,..., 31).
Are distinguished by The generated data amount is set so as to monotonously decrease as the number i of the parameter code Pi increases. However, the image quality of the restored image deteriorates as the amount of generated data decreases.
バッファリング回路9からのしきい値T1〜T4と遅延回
路10を介されたダイナミックレンジDRとがビット数決定
回路11に供給される。遅延回路10及び7は、バッファリ
ング回路9でしきい値T1〜T4が決定されるのに要する時
間、データを遅らせるために設けられている。ビット数
決定回路11では、ダイナミックレンジDRとバッファリン
グ回路9からのしきい値T1〜T4(T1<T2<T3<T4)とが
供給される。ダイナミックレンジDRとしきい値T1〜T4と
の大きさの関係に基づいて、割り当てビット数nが決定
される。The threshold values T1 to T4 from the buffering circuit 9 and the dynamic range DR passed through the delay circuit 10 are supplied to the bit number determination circuit 11. The delay circuits 10 and 7 are provided for delaying data by the time required for the buffering circuit 9 to determine the threshold values T1 to T4. The bit number determination circuit 11 is supplied with the dynamic range DR and the threshold values T1 to T4 (T1 <T2 <T3 <T4) from the buffering circuit 9. The number n of allocated bits is determined based on the relationship between the dynamic range DR and the magnitudes of the thresholds T1 to T4.
ADRC符号化によりダイナミックレンジDR,最小値MIN、
コード信号DT及びパラメータコードPiが発生する。これ
らの符号化出力がフレーム回路12に供給され、出力端子
13には、伝送データが取り出される。フレーム回路12
は、上述の符号化出力がバイトシリアルに配列され、同
期信号が付加された伝送データを形成する。また、フレ
ーム化回路12では、エラー訂正符号の符号化がなされ
る。ADRC encoding allows dynamic range DR, minimum MIN,
A code signal DT and a parameter code Pi are generated. These encoded outputs are supplied to the frame circuit 12, and output terminals
At 13, transmission data is taken out. Frame circuit 12
Forms the transmission data to which the above-mentioned coded outputs are arranged byte-serial and a synchronization signal is added. In the framing circuit 12, the error correction code is encoded.
b.バッファリング回路 第3図は、バッファリング回路9の一例を示す。バッ
ファリング回路9には、度数分布表及び累積度数分布表
を作成するために、21で示すメモリ(RAM)が設けら
れ、このメモリ21に対してマルチプレクサ22を介してア
ドレスが供給される。マルチプレクサ22の一方の入力と
して入力端子23からダイナミックレンジDRが供給され、
その他方の入力としてアドレス発生回路30からのアドレ
スが供給される。メモリ21には、加算回路24の出力信号
が入力され、メモリ21の出力データとマルチプレクサ25
の出力とが加算回路24で加算される。b. Buffering Circuit FIG. 3 shows an example of the buffering circuit 9. The buffering circuit 9 is provided with a memory (RAM) indicated by 21 in order to create a frequency distribution table and a cumulative frequency distribution table, and an address is supplied to the memory 21 via a multiplexer 22. The dynamic range DR is supplied from the input terminal 23 as one input of the multiplexer 22,
The address from the address generation circuit 30 is supplied as the other input. The output signal of the adding circuit 24 is input to the memory 21, and the output data of the memory 21 and the multiplexer 25
Is added by the adding circuit 24.
加算回路24の出力がレジスタ26に供給され、レジスタ
26の出力がマルチプレクサ25及び比較回路27に供給され
る。マルチプレクサ25には、レジスタ26の出力の他に0
及び+1が供給されている。発生データ量の演算動作が
されると、レジスタ26の出力に例えば1フレーム期間に
発生するデータ量Aiが求められる。The output of the addition circuit 24 is supplied to the register 26,
The output of 26 is supplied to the multiplexer 25 and the comparison circuit 27. In addition to the output of the register 26,
And +1 are provided. When the operation of calculating the amount of generated data is performed, the amount of data Ai generated in one frame period is obtained from the output of the register 26, for example.
比較回路27では、発生データ量Aiと端子28からの目標
値Qとが比較され、比較回路27の出力信号がパラメータ
コード発生回路29及びレジスタ31に供給される。パラメ
ータコード発生回路29からのパラメータコードPiがアド
レス発生回路30及びレジスタ31に供給される。レジスタ
31に取り込まれたパラメータコードPiが前述のようにフ
レーム化回路12に供給されると共に、ROM32に供給され
る。ROM32には、しきい値のテーブルが格納されてい
る。ROM32は、アドレスとして入力されたパラメータコ
ードPiと対応してしきい値の組(T1i、T2i、T3i、T4i)
を発生する。このしきい値は、比較回路27に供給され
る。In the comparison circuit 27, the generated data amount Ai is compared with the target value Q from the terminal 28, and the output signal of the comparison circuit 27 is supplied to the parameter code generation circuit 29 and the register 31. The parameter code Pi from the parameter code generation circuit 29 is supplied to the address generation circuit 30 and the register 31. register
The parameter code Pi taken in by 31 is supplied to the framing circuit 12 and the ROM 32 as described above. The ROM 32 stores a table of threshold values. The ROM 32 stores a set of thresholds (T1i, T2i, T3i, T4i) corresponding to the parameter code Pi input as an address.
Occurs. This threshold is supplied to the comparison circuit 27.
第4図は、バッファリング回路9の動作を示すフロー
チャートである。最初のステップ41で、メモリ21、レジ
スタ26、レジスタ31がゼロクリアされる。メモリ21のゼ
ロクリアのために、マルチプレクサ22がアドレス発生回
路30で発生したアドレスを選択し、加算回路24の出力が
常に0とされる。アドレスは、(0,1,2,・・・・,255)
と変化し、メモリ21の全てのアドレスに0データが書き
込まれる。FIG. 4 is a flowchart showing the operation of the buffering circuit 9. In a first step 41, the memory 21, the register 26, and the register 31 are cleared to zero. In order to clear the memory 21 to zero, the multiplexer 22 selects the address generated by the address generation circuit 30, and the output of the addition circuit 24 is always set to 0. The address is (0,1,2, ..., 255)
And 0 data is written to all the addresses of the memory 21.
次のステップ42で、メモリ21にバッファリングのされ
る単位期間である1フレームのダイナミックレンジDRの
度数分布表が作成される。マルチプレクサ22は、端子23
からのダイナミックレンジDRを選択し、マルチプレクサ
25が+1を選択する。従って、1フレーム期間が終了し
た時、ダイナミックレンジDRと対応するメモリ21の各ア
ドレスに、各DRの発生度数が記憶される。このメモリ21
の度数分布表は、第5図Aに示すように、DRを横軸と
し、度数を縦軸とするものである。In the next step 42, a frequency distribution table of the dynamic range DR of one frame, which is a unit period for buffering in the memory 21, is created. Multiplexer 22 is connected to terminal 23
Select the dynamic range DR from the multiplexer
25 selects +1. Therefore, when one frame period ends, the frequency of occurrence of each DR is stored in each address of the memory 21 corresponding to the dynamic range DR. This memory 21
As shown in FIG. 5A, the frequency distribution table has DR on the horizontal axis and frequency on the vertical axis.
次に、度数分布表が累積度数分布表に変換される(ス
テップ43)。累積度数分布表を作成する時には、マルチ
プレクサ22がアドレス発生回路30からのアドレスを選択
し、マルチプレクサ25がレジスタ26の出力を選択する。
アドレスが255から0に向かって順次ディクレメントす
る。メモリ21の読み出し出力が加算回路24に供給され、
加算回路24でレジスタ26の内容と加算される。加算回路
24の出力がメモリ21の読み出しアドレスと同一のアドレ
スに書き込まれると共に、レジスタ26の内容が加算回路
24の出力に更新される。メモリ21のアドレスが255とさ
れる初期状態では、レジスタ26がゼロクリアされてい
る。メモリ21の全アドレスに関して、度数が累積がされ
た時に、メモリ21には、第5図Bに示す累積度数分布表
が作成される。Next, the frequency distribution table is converted into a cumulative frequency distribution table (step 43). When creating the cumulative frequency distribution table, the multiplexer 22 selects an address from the address generation circuit 30, and the multiplexer 25 selects an output of the register 26.
The address is sequentially decremented from 255 to 0. The read output of the memory 21 is supplied to the addition circuit 24,
The content of the register 26 is added by the adding circuit 24. Adder circuit
The output of register 24 is written to the same address as the read address of memory 21, and the contents of register 26 are added to the adder circuit.
Updated to 24 outputs. In an initial state where the address of the memory 21 is set to 255, the register 26 is cleared to zero. When frequencies are accumulated for all addresses in the memory 21, a cumulative frequency distribution table shown in FIG. 5B is created in the memory 21.
この累積度数分布表に対してしきい値の組(T1i、T2
i、T3i、T4i)が適用された時の発生データ量Aiが演算
される(ステップ44)。発生データ量Aiの演算時には、
マルチプレクサ22がアドレス発生回路30の出力を選択
し、マルチプレクサ25がレジスタ26の出力を選択する。
パラメータコード発生回路29は、P0からP31に向かって
順次変化するパラメータコードを発生する。パラメータ
コードPiがアドレス発生回路30に供給され、(T1i、T2
i、T3i、T4i)の各しきい値と対応するアドレスが順次
発生する。各しきい値と対応するアドレスから読み出さ
れた値が加算回路24とレジスタ26とで累算される。この
累積値がパラメータコードPiで指定されるしきい値の組
が適用された時の発生データ量Aiと対応している。つま
り、第5図Bに示す累積度数分布表において、しきい値
T1、T2、T3,T4と夫々対応するアドレスから読み出され
た値A1、A2、A3、A4の合計値(A1+A2+A3+A4)に対し
て、ブロック内の画素数(64)を乗じた値は、発生デー
タ量(ビット数)である。但し、画素数は、一定である
ため、第3図に示されるバッファリング回路9では、64
の乗算処理を省略している。A set of thresholds (T1i, T2
i, T3i, and T4i) are calculated (Step 44). When calculating the generated data amount Ai,
The multiplexer 22 selects the output of the address generation circuit 30, and the multiplexer 25 selects the output of the register 26.
The parameter code generation circuit 29 generates a parameter code that changes sequentially from P0 to P31. The parameter code Pi is supplied to the address generation circuit 30, and (T1i, T2
i, T3i, and T4i) are sequentially generated. The values read from the addresses corresponding to the respective thresholds are accumulated by the adder circuit 24 and the register 26. This accumulated value corresponds to the generated data amount Ai when the set of thresholds specified by the parameter code Pi is applied. That is, in the cumulative frequency distribution table shown in FIG.
The value obtained by multiplying the total value (A1 + A2 + A3 + A4) of the values A1, A2, A3, and A4 read from the addresses corresponding to T1, T2, T3, and T4 by the number of pixels (64) in the block is generated. This is the data amount (the number of bits). However, since the number of pixels is constant, the buffering circuit 9 shown in FIG.
Is omitted.
この発生データ量Aiが目標値Qと比較される(ステッ
プ45)。(Ai≦Q)が成立する時に発生する比較回路27
の出力がパラメータコード発生回路29及びレジスタ31に
供給され、パラメータコードPiのインクリメントが停止
されると共に、そのパラメータコードPiがレジスタ31に
取り込まれる。レジスタ31からのパラメータコードPiと
ROM32で発生したしきい値の組とが出力される(ステッ
プ46)。This generated data amount Ai is compared with the target value Q (step 45). Comparison circuit 27 generated when (Ai ≦ Q) holds
Is supplied to the parameter code generation circuit 29 and the register 31, and the increment of the parameter code Pi is stopped, and the parameter code Pi is taken into the register 31. Parameter code Pi from register 31
The set of threshold values generated in the ROM 32 is output (step 46).
比較回路27における判定のステップ45で、(Ai≦Q)
が成立しない時には、パラメータコードPiが次のものPi
+1に変更され、Pi+1に対応するアドレスがアドレス
発生回路30から発生する。上述と同様に発生データ量Ai
+1が演算され、比較回路27で目標値Qと比較される。
(Ai≦Q)が成立するまで、上述の動作が繰り返され
る。In the determination step 45 of the comparison circuit 27, (Ai ≦ Q)
Does not hold, the parameter code Pi is
The address is changed to +1 and the address corresponding to Pi + 1 is generated from the address generation circuit 30. Generated data amount Ai as described above
+1 is calculated and compared with the target value Q by the comparison circuit 27.
The above operation is repeated until (Ai ≦ Q) holds.
なお、以上の説明では、コード信号DTとダイナミック
レンジDRと最小値MINとを送信している。しかし、付加
コードとしてダイナミックレンジDRの代わりに最大値MA
Xまたは量子化ステップ幅を伝送しても良い。In the above description, the code signal DT, the dynamic range DR, and the minimum value MIN are transmitted. However, instead of the dynamic range DR as an additional code, the maximum value MA
X or the quantization step width may be transmitted.
c.受信側の構成 第6図は、受信(又は再生)側の構成を示す。入力端
子51からの受信データは、フレーム分解回路52に供給さ
れる。フレーム分解回路52により、コード信号DTと付加
コードDR、MIN、Piとが分離されると共に、エラー訂正
処理がなされる。c. Configuration on the receiving side FIG. 6 shows the configuration on the receiving (or reproducing) side. The data received from the input terminal 51 is supplied to the frame decomposition circuit 52. The frame decomposition circuit 52 separates the code signal DT from the additional codes DR, MIN, and Pi, and performs an error correction process.
コード信号DTが復号化回路56に供給され、パラメータ
コードPiが送信側と同様のしきい値テーブルが格納され
たROM53にアドレスとして供給される。ROM53は、パラメ
ータコードPiで示されるしきい値の組T1〜T4を発生し、
しきい値の組が比較回路54に供給される。比較回路54に
は、ダイナミックレンジDRが供給され、比較回路54の出
力信号がビット数決定回路55に供給される。ビット数決
定回路55では、ダイナミックレンジDRとしきい値T1〜T4
との関係からブロックの割り当てビット数nを決定し、
ビット数nと対応するデータを発生する。また、ビット
数決定回路55は、ビット数nが0のブロックを検出し、
(n=0)のブロックと(n≠0)のブロックとを識別
する1ビットのフラグFを発生する。このフラグFは、
(n=0)の時に“1"(倫理的なレベル)であり、(n
≠0)の時に“0"である。The code signal DT is supplied to the decoding circuit 56, and the parameter code Pi is supplied as an address to the ROM 53 in which the same threshold table as that on the transmitting side is stored. The ROM 53 generates a set of thresholds T1 to T4 indicated by the parameter code Pi,
The set of thresholds is supplied to the comparison circuit 54. The dynamic range DR is supplied to the comparison circuit 54, and the output signal of the comparison circuit 54 is supplied to the bit number determination circuit 55. In the bit number determination circuit 55, the dynamic range DR and the threshold values T1 to T4
And the number n of bits allocated to the block is determined from the relationship
The data corresponding to the bit number n is generated. The bit number determination circuit 55 detects a block in which the bit number n is 0,
A 1-bit flag F for identifying a block of (n = 0) and a block of (n ≠ 0) is generated. This flag F
"1" (ethical level) when (n = 0) and (n
It is “0” at the time of () 0).
ビット数決定回路55からの割り当てビット数nとダイ
ナミックレンジDRが復号化回路56に供給される。また、
ダイナミックレンジDRが1/2倍回路57に供給される。復
号化回路56の復号データがスイッチング回路58の入力端
子aに供給され、1/2倍回路57の出力が他方の入力端子
bに供給される。スイッチング回路58は、ビット数決定
回路55からのフラグFで制御され、(n≠0)のブロッ
クでは、入力端子aが選択され、(n=0)のブロック
では、入力端子bが選択される。The allocated bit number n and the dynamic range DR from the bit number determination circuit 55 are supplied to the decoding circuit 56. Also,
The dynamic range DR is supplied to the 1/2 times circuit 57. The decoded data of the decoding circuit 56 is supplied to the input terminal a of the switching circuit 58, and the output of the halving circuit 57 is supplied to the other input terminal b. The switching circuit 58 is controlled by the flag F from the bit number determination circuit 55. In the block (n ≠ 0), the input terminal a is selected, and in the block (n = 0), the input terminal b is selected. .
スイッチング回路58の出力データと平均値MINが加算
回路59に供給される。加算回路59の出力信号、即ち、復
号データDT′が平滑化回路60を介してブロック分解回路
61に供給される。復号化回路56は、送信側の量子化回路
8の処理と逆の処理を行う。即ち、コード信号DTが複数
の代表レベルに復号され、このデータと8ビットの平均
値MINとが加算回路59により加算され、元の画像データ
と対応する復号レベルが形成される。(n=0)のブロ
ックの場合では、1/2倍回路57の出力と最小値MINとが加
算されることにより、復号レベルが形成される。The output data of the switching circuit 58 and the average value MIN are supplied to the adding circuit 59. The output signal of the adding circuit 59, that is, the decoded data DT 'is supplied to the block
Supplied to 61. The decoding circuit 56 performs a process reverse to the process of the quantization circuit 8 on the transmission side. That is, the code signal DT is decoded into a plurality of representative levels, and this data and the 8-bit average value MIN are added by the adder circuit 59 to form a decoding level corresponding to the original image data. In the case of the block of (n = 0), the decoding level is formed by adding the output of the 1/2 multiplication circuit 57 and the minimum value MIN.
平滑化回路60は、後述のように、(n=0)の注目ブ
ロックと隣接する上下左右のブロックが(n=0)の場
合にのみ、平滑化の動作を行う。この平滑化回路60の出
力信号がブロック分解回路61に供給される。ブロック分
解回路61は、送信側のブロック化回路2と逆に、ブロッ
クの順番の復元データをテレビジョン信号の走査と同様
の順番に変換するための回路である。ブロック分解回路
61の出力端子62に復号されたビデオ信号が得られる。As described later, the smoothing circuit 60 performs the smoothing operation only when the upper, lower, left, and right blocks adjacent to the (n = 0) target block are (n = 0). The output signal of the smoothing circuit 60 is supplied to a block decomposition circuit 61. The block decomposing circuit 61 is a circuit for converting the restored data in the order of blocks into the same order as the scanning of the television signal, contrary to the blocking circuit 2 on the transmission side. Block decomposition circuit
A decoded video signal is obtained at an output terminal 62 of 61.
d.平滑化回路 第7図は、平滑化回路60の一例を示す。71で示す入力
端子に、加算回路59からの復号データDT′(8ビット)
が供給される。この入力端子71に対してブロック遅延回
路72と4H(ライン)遅延回路73とが接続される。4H遅延
回路73に対して、ブロック遅延回路74と4H遅延回路75が
接続される。4H遅延回路75にブロック遅延回路77が接続
される。これらの遅延回路は、注目ブロックの復号デー
タDT′とその上下左右のブロックの復号データDT′とを
同時に取り出すために設けられている。d. Smoothing circuit FIG. 7 shows an example of the smoothing circuit 60. The decoded data DT '(8 bits) from the adder circuit 59 is applied to an input terminal indicated by 71.
Is supplied. To this input terminal 71, a block delay circuit 72 and a 4H (line) delay circuit 73 are connected. Block delay circuit 74 and 4H delay circuit 75 are connected to 4H delay circuit 73. The block delay circuit 77 is connected to the 4H delay circuit 75. These delay circuits are provided to simultaneously extract the decoded data DT 'of the block of interest and the decoded data DT' of the upper, lower, left and right blocks.
第8図に示すように、注目ブロックにBsの参照符号を
付し、その上側のブロックにBuの参照符号を付し、その
下側のブロックにBdの参照符号を付し、その左側のブロ
ックにBlの参照符号を付し、その右側のブロックにBrの
参照符号を付す。ブロック遅延回路74の出力側に注目ブ
ロックBsの一つの画素の復号データが発生するタイミン
グでは、第7図に示すように、隣接するブロックの対応
する位置の画素の復号データが発生する。つまり、ブロ
ック遅延回路72の出力にブロックBdの復号データが現
れ、ブロック遅延回路77の出力にブロックBuの復号デー
タが現れ、4H遅延回路73の出力にブロックBrの復号デー
タが現れ、ブロック遅延回路76の出力にブロックBlの復
号データが現れる。As shown in FIG. 8, the block of interest is assigned the reference symbol of Bs, the block above it is assigned the reference symbol of Bu, the block below it is assigned the reference symbol of Bd, and the block to the left of it. Is assigned a reference symbol of Bl, and a block on the right side thereof is assigned a reference symbol of Br. At the timing when the decoded data of one pixel of the target block Bs is generated at the output side of the block delay circuit 74, as shown in FIG. 7, the decoded data of the pixel at the corresponding position of the adjacent block is generated. That is, the decoded data of the block Bd appears at the output of the block delay circuit 72, the decoded data of the block Bu appears at the output of the block delay circuit 77, the decoded data of the block Br appears at the output of the 4H delay circuit 73, and the block delay circuit The decoded data of block Bl appears at the output of 76.
注目ブロックBsの復号データが演算回路90及びスイッ
チング回路95の入力端子aに供給される。スイッチング
回路95の他方の入力端子bに演算回路90の平滑化された
データが供給される。周辺のブロックBd、Bl、Br、Buの
復号データがANDゲート91、92、93及び94に夫々供給さ
れる。このANDゲート91〜94を介された演算回路90の入
力データをD、L、R、U、Sとして表す。The decoded data of the block of interest Bs is supplied to the input terminal a of the arithmetic circuit 90 and the switching circuit 95. The smoothed data of the arithmetic circuit 90 is supplied to the other input terminal b of the switching circuit 95. The decoded data of the peripheral blocks Bd, Bl, Br, and Bu are supplied to AND gates 91, 92, 93, and 94, respectively. The input data of the arithmetic circuit 90 via the AND gates 91 to 94 is represented as D, L, R, U, S.
ビット数決定回路55からのフラグF(1ビット)が供
給される入力端子81に対しても、復号データDT′の入力
端子71と同様に遅延回路が接続されている。つまり、ブ
ロック遅延回路72、74、76及び77の夫々と対応するブロ
ック遅延回路82、84、86及び87が設けられ、また、4ラ
イン遅延回路73及び75と夫々対応する4ライン遅延回路
83及び85が設けられている。従って、これらの遅延回路
からは、上述の復号データと同様の関係で周辺ブロック
のフラグFが取り出される。A delay circuit is connected to the input terminal 81 to which the flag F (1 bit) from the bit number determination circuit 55 is supplied, similarly to the input terminal 71 of the decoded data DT '. That is, block delay circuits 82, 84, 86, and 87 corresponding to the block delay circuits 72, 74, 76, and 77 are provided, and a 4-line delay circuit corresponding to the 4-line delay circuits 73 and 75, respectively.
83 and 85 are provided. Therefore, the flags F of the peripheral blocks are extracted from these delay circuits in the same relation as the decoded data described above.
注目ブロックBsのフラグがスイッチング回路95を制御
する。つまり、注目ブロックBsのビット数nが1ビッ
ト、2ビット、3ビット又は4ビットの時に、スイッチ
ング回路95の入力端子aに供給された復号データが選択
され、(n=0)の時にその入力端子bに供給された平
滑化データが選択される。The flag of the block of interest Bs controls the switching circuit 95. That is, the decoded data supplied to the input terminal a of the switching circuit 95 is selected when the number of bits n of the target block Bs is 1, 2, 3 or 4 bits, and when (n = 0), the input data is selected. The smoothed data supplied to the terminal b is selected.
周辺ブロックBd、Bl、Br、Buの夫々のフラグが自分の
ブロックの復号データが供給されるANDゲート91〜94に
供給される。(n=0)のブロックのフラグFが“1"で
あるので、周辺ブロックBd、Bl、Br、Buが(n=0)の
ブロックの時に、ANDゲート91〜94を通じて復号データ
が演算回路90に供給される。The flags of the peripheral blocks Bd, Bl, Br, and Bu are supplied to AND gates 91 to 94 to which the decoded data of the own block is supplied. Since the flag F of the (n = 0) block is "1", when the peripheral blocks Bd, Bl, Br, and Bu are (n = 0) blocks, the decoded data is passed through the AND gates 91 to 94 to the arithmetic circuit 90. Supplied to
演算回路90は、第8図において、×で示す各ブロック
の中心と平滑化される画素の位置との距離に応じて配分
で平滑化データを発生する。注目ブロックが第8図にお
いて破線で示すように、4等分され、各分割領域と夫々
近い二つの周辺ブロックの復号データを使用して下記の
演算がなされる。この演算は、水平方向の平滑化のため
の演算と垂直方向の平滑化のための演算とからなる。The arithmetic circuit 90 generates smoothed data by distribution in accordance with the distance between the center of each block indicated by x and the position of the pixel to be smoothed in FIG. As shown by the broken line in FIG. 8, the block of interest is divided into four equal parts, and the following operation is performed using the decoded data of the two peripheral blocks that are close to each divided region. This calculation includes a calculation for smoothing in the horizontal direction and a calculation for smoothing in the vertical direction.
画素番号1、2、5及び6の平滑化は、垂直方向の平
滑化のために、復号データS及び復号データUが使用さ
れ、水平方向の平滑化のために、復号データS及びLが
使用される。In the smoothing of the pixel numbers 1, 2, 5, and 6, the decoded data S and the decoded data U are used for smoothing in the vertical direction, and the decoded data S and L are used for smoothing in the horizontal direction. Is done.
例えば画素番号1:Bsの中心との垂直方向の距離が1.5
であり、Buの中心との距離が2.5である。また、Bsの中
心との水平方向の距離が1.5であり、Blの中心との距離
が2.5である。従って、平滑化の演算式は、 画素番号3、4、7及び8の平滑化は、垂直方向の平
滑化のために、復号データS及び復号データUが使用さ
れ、水平方向の平滑化のために、復号データS及びRが
使用される。For example, pixel number 1: the vertical distance from the center of Bs is 1.5
And the distance from the center of Bu is 2.5. The horizontal distance to the center of Bs is 1.5, and the distance to the center of Bl is 2.5. Therefore, the equation for smoothing is In the smoothing of the pixel numbers 3, 4, 7, and 8, the decoded data S and the decoded data U are used for smoothing in the vertical direction, and the decoded data S and R are used for smoothing in the horizontal direction. Is done.
例えば画素番号3:Bsの中心との垂直方向の距離が1.5
であり、Buの中心との距離が2.5である。また、Bsとの
水平方向の距離が0.5であり、Brの中心との距離が3.5で
ある。従って、平滑化の演算式は、 画素番号9、10、13及び14の平滑化は、垂直方向の平
滑化のために、復号データS及び復号データDが使用さ
れ、水平方向の平滑化のために、復号データS及びLが
使用される。For example, pixel number 3: the vertical distance from the center of Bs is 1.5
And the distance from the center of Bu is 2.5. The horizontal distance to Bs is 0.5, and the distance to the center of Br is 3.5. Therefore, the equation for smoothing is For the smoothing of the pixel numbers 9, 10, 13, and 14, the decoded data S and the decoded data D are used for smoothing in the vertical direction, and the decoded data S and L are used for smoothing in the horizontal direction. Is done.
例えば画素番号10:Bsの中心との垂直方向の距離が0.5で
あり、Bdの中心との距離が3.5である。また、Bsとの水
平方向の距離が0.5であり、Blの中心との距離が3.5であ
る。従って、平滑化の演算式は、 画素番号11、12、15及び16の平滑化は、垂直方向の平
滑化のために、復号データS及び復号データDが使用さ
れ、水平方向の平滑化のために、復号データS及びRが
使用される。For example, the vertical distance from the center of pixel number 10: Bs is 0.5, and the distance from the center of Bd is 3.5. The horizontal distance from Bs is 0.5, and the distance from Bl to the center is 3.5. Therefore, the equation for smoothing is For the smoothing of the pixel numbers 11, 12, 15, and 16, the decoded data S and the decoded data D are used for smoothing in the vertical direction, and the decoded data S and R are used for smoothing in the horizontal direction. Is done.
例えば画素番号12:Bsの中心との垂直方向の距離が0.5で
あり、Bdの中心との距離が3.5である。また、Bsとの水
平方向の距離が1.5であり、Brの中心との距離が2.であ
る。従って、平滑化の演算式は、 注目ブロックBsが(n=0)の時では、スイッチング
回路95が演算回路90の出力が供給される入力端子bを選
択する。周辺のブロックBd、Bl、Br、Buが全て(n=
0)であれば、上述の演算により注目ブロックの各画素
の平滑化された値が算出されるこれらの周辺ブロックが
(n≠0)の時では、ANDゲート91〜94の中の対応する
ものの出力がゼロデータとなる。周辺ブロックの一つで
も(n≠0)の時では、演算回路90でなされる演算式に
おいて、復号データD、L、R、Uに代えて、Sが代入
される。その結果、演算回路90の出力は、平滑化がなさ
れない復号データSとされる。For example, the vertical distance from the center of pixel number 12: Bs is 0.5, and the distance from the center of Bd is 3.5. The horizontal distance to Bs is 1.5, and the distance to the center of Br is 2. Therefore, the equation for smoothing is When the target block Bs is (n = 0), the switching circuit 95 selects the input terminal b to which the output of the arithmetic circuit 90 is supplied. The surrounding blocks Bd, Bl, Br, and Bu are all (n =
0), the smoothed value of each pixel of the target block is calculated by the above operation. When these peripheral blocks are (n ≠ 0), the corresponding ones of the AND gates 91 to 94 The output becomes zero data. When at least one of the peripheral blocks is (n ≠ 0), S is substituted for the decoded data D, L, R, and U in the arithmetic expression performed by the arithmetic circuit 90. As a result, the output of the arithmetic circuit 90 is the decoded data S that is not smoothed.
e.変形例 一実施例と異なり、注目ブロックが(n=0)の場合
に平滑化を行うようにしても良い。また、平滑化を行う
時に、そのブロックの周辺の画素のみを平滑化しても良
い。e. Modification Example Unlike the embodiment, the smoothing may be performed when the target block is (n = 0). When performing the smoothing, only the pixels around the block may be smoothed.
また、この発明は、ADRCに限らず、DCT(Discrete co
sine transform)等のブロック符号化に適用できる。Further, the present invention is not limited to ADRC, but may be applied to DCT (Discrete co
It can be applied to block coding such as sine transform.
〔発明の効果〕 この発明は、ブロック歪が目立つ領域でのみ、平滑化
を行うので、画像の細かい部分がボケることを防止でき
る。また、この発明は、割り当てビット数等の情報から
平滑化を行うべきブロックを検出しているので、簡単な
構成及び処理により平滑化をなしうる。[Effects of the Invention] In the present invention, smoothing is performed only in a region where block distortion is conspicuous, so that it is possible to prevent a fine portion of an image from being blurred. Further, according to the present invention, since a block to be smoothed is detected from information such as the number of allocated bits, the smoothing can be performed by a simple configuration and processing.
第1図はこの発明を適用できる送信側のブロック図、第
2図はブロックの一例の略線図、第3図はバッファリン
グ回路の一例のブロック図、第4図はバッファリング回
路の動作説明に用いるフローチャート、第5図はバッフ
ァリング回路の説明に用いる略線図、第6図はこの発明
が適用された受信側の構成を示すブロック図、第7図は
平滑化回路の一例のブロック図、第8図は平滑化の説明
に用いる略線図である。 図面における主要な符号の説明 8:量子化回路、9:バッファリング回路、55:ビット数決
定回路、56:復号化回路、60:平滑化回路、90:演算回
路。FIG. 1 is a block diagram of a transmitting side to which the present invention can be applied, FIG. 2 is a schematic diagram of an example of a block, FIG. 3 is a block diagram of an example of a buffering circuit, and FIG. 5, FIG. 5 is a schematic diagram used for explaining a buffering circuit, FIG. 6 is a block diagram showing a configuration of a receiving side to which the present invention is applied, and FIG. 7 is a block diagram of an example of a smoothing circuit. FIG. 8 is a schematic diagram used for explaining smoothing. Description of main symbols in the drawings 8: quantization circuit, 9: buffering circuit, 55: bit number determination circuit, 56: decoding circuit, 60: smoothing circuit, 90: arithmetic circuit.
Claims (2)
て伝送されたデータを受信し、上記画像データを復号す
るようになされたデータ受信装置において、 ブロック内の全画素の復号値が同一となるブロックに関
して、上記ブロックの復号値とその周辺のブロックの復
号値とに基づいて、上記ブロックの復号値を平滑化する
ようにしたことを特徴とするデータ受信装置。1. A data receiving apparatus which receives data transmitted by block-coding digital image data and decodes the image data, wherein a decoded value of all pixels in the block is the same. A data receiving device for smoothing the decoded value of the block based on the decoded value of the block and the decoded values of blocks around the block.
て伝送されたデータを受信し、上記画像データを復号す
るようになされたデータ受信方法において、 ブロック内の全画素の復号値が同一となるブロックに関
して、上記ブロックの復号値とその周辺のブロックの復
号値とに基づいて、上記ブロックの復号値を平滑化する
ようにしたことを特徴とするデータ受信方法。2. A data receiving method for receiving data transmitted by block-coding digital image data and decoding the image data, wherein a decoded value of all pixels in the block is the same. A data receiving method for smoothing the decoded value of the block based on the decoded value of the block and the decoded values of blocks around the block.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17332590A JP2861298B2 (en) | 1990-06-29 | 1990-06-29 | Data receiving device and receiving method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publication Number | Publication Date |
---|---|
JPH0461583A JPH0461583A (en) | 1992-02-27 |
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