JP2856034B2 - 密着型イメージセンサ - Google Patents
密着型イメージセンサInfo
- Publication number
- JP2856034B2 JP2856034B2 JP5178522A JP17852293A JP2856034B2 JP 2856034 B2 JP2856034 B2 JP 2856034B2 JP 5178522 A JP5178522 A JP 5178522A JP 17852293 A JP17852293 A JP 17852293A JP 2856034 B2 JP2856034 B2 JP 2856034B2
- Authority
- JP
- Japan
- Prior art keywords
- state
- block
- transistors
- capacitors
- image signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Facsimile Heads (AREA)
- Facsimile Scanning Arrangements (AREA)
Description
【０００１】
【産業上の利用分野】本発明は画像を光学的に読み取っ
て電気信号に変換するイメージセンサに関し、特にファ
クシミリ等の原稿読取に用いられる密着型イメージセン
サに関する。
て電気信号に変換するイメージセンサに関し、特にファ
クシミリ等の原稿読取に用いられる密着型イメージセン
サに関する。
【０００２】
【従来の技術】この種の密着型イメージセンサの一例を
図１０に示す。センサ基板１上に多数個の光電変換素子
１１−１１〜１１−１ｎ，１１−２１〜１１−２ｎ，１
１−ｍ１〜１１−ｍｎ（以下、１１−１１〜１１−ｍ
ｎ）が一直線に配列され、各光電変換素子１１−１１〜
１１−ｍｎにはそれぞれＦＥＴで構成されるトランジス
タ１０−１１〜１０−１ｎ，１０−２１〜１０−２ｎ，
１０−ｍ１〜１０−ｍｎ（以下、１０−１１〜１０−ｍ
ｎ）のドレインと、他端が接地されたコンデンサ１２−
１１〜１２−１ｎ，１２−２１〜１２−２ｎ，１２−ｍ
１〜１２−ｍｎ（以下、１２−１１〜１２−ｍｎ）が接
続される。そして、前記トランジスタ１０−１１〜１０
−ｍｎのソースは選択的に読出配線１３−１〜１３−ｎ
に接続され、これを通して画信号検出回路２に接続され
る。これらの読出配線１３−１〜１３−ｎにはそれぞれ
対地容量１５−１〜１５−ｎが接続される。また、各ト
ランジスタ１０−１１〜１０−ｍｎのゲートは選択的に
ゲート配線１４−１〜１４−ｍに接続され、これらを通
して駆動回路３に設けたシフトレジスタ３１に接続され
る。また、前記光電変換素子１１−１１〜１１−ｍｎの
他端には前記駆動回路３に設けた直流電源３２が接続さ
れる。
図１０に示す。センサ基板１上に多数個の光電変換素子
１１−１１〜１１−１ｎ，１１−２１〜１１−２ｎ，１
１−ｍ１〜１１−ｍｎ（以下、１１−１１〜１１−ｍ
ｎ）が一直線に配列され、各光電変換素子１１−１１〜
１１−ｍｎにはそれぞれＦＥＴで構成されるトランジス
タ１０−１１〜１０−１ｎ，１０−２１〜１０−２ｎ，
１０−ｍ１〜１０−ｍｎ（以下、１０−１１〜１０−ｍ
ｎ）のドレインと、他端が接地されたコンデンサ１２−
１１〜１２−１ｎ，１２−２１〜１２−２ｎ，１２−ｍ
１〜１２−ｍｎ（以下、１２−１１〜１２−ｍｎ）が接
続される。そして、前記トランジスタ１０−１１〜１０
−ｍｎのソースは選択的に読出配線１３−１〜１３−ｎ
に接続され、これを通して画信号検出回路２に接続され
る。これらの読出配線１３−１〜１３−ｎにはそれぞれ
対地容量１５−１〜１５−ｎが接続される。また、各ト
ランジスタ１０−１１〜１０−ｍｎのゲートは選択的に
ゲート配線１４−１〜１４−ｍに接続され、これらを通
して駆動回路３に設けたシフトレジスタ３１に接続され
る。また、前記光電変換素子１１−１１〜１１−ｍｎの
他端には前記駆動回路３に設けた直流電源３２が接続さ
れる。
【０００３】一方、前記画信号検出回路２には、第１か
ら第３のアナログスイッチＳＷ−１１〜ＳＷ−１ｎ，Ｓ
Ｗ−２１〜ＳＷ−２ｎ，ＳＷ−３１〜ＳＷ−３ｎが設け
られ、前記読出配線１３−１〜１３−ｎに接続される。
第１のアナログスイッチＳＷ−１１〜ＳＷ−１ｎはパル
ス回路２０からの信号により動作される。また、第２の
アナログスイッチＳＷ−２１〜ＳＷ−２ｎはパルス回路
２１からの信号により動作される。同様に第３のアナロ
グスイッチＳＷ−３１〜ＳＷ−３ｎはシフトレジスタ２
２からの信号により動作される。なお、アナログスイッ
チＳＷ−１１〜ＳＷ−１ｎには直流電源２４が接続され
る。また、読出配線１３−１〜１３−ｎにはコンデンサ
２５−１〜２５−ｎが接続されており、かつ前記読出配
線１３−１〜１３−ｎの終端部にはアンプ２３が接続さ
れて信号を出力するように構成されている。
ら第３のアナログスイッチＳＷ−１１〜ＳＷ−１ｎ，Ｓ
Ｗ−２１〜ＳＷ−２ｎ，ＳＷ−３１〜ＳＷ−３ｎが設け
られ、前記読出配線１３−１〜１３−ｎに接続される。
第１のアナログスイッチＳＷ−１１〜ＳＷ−１ｎはパル
ス回路２０からの信号により動作される。また、第２の
アナログスイッチＳＷ−２１〜ＳＷ−２ｎはパルス回路
２１からの信号により動作される。同様に第３のアナロ
グスイッチＳＷ−３１〜ＳＷ−３ｎはシフトレジスタ２
２からの信号により動作される。なお、アナログスイッ
チＳＷ−１１〜ＳＷ−１ｎには直流電源２４が接続され
る。また、読出配線１３−１〜１３−ｎにはコンデンサ
２５−１〜２５−ｎが接続されており、かつ前記読出配
線１３−１〜１３−ｎの終端部にはアンプ２３が接続さ
れて信号を出力するように構成されている。
【０００４】このような構成の密着型イメージセンサの
動作を、図１１のタイムチャートを参照して説明する。
１直線上に配置された光電変換素子１１−１１〜１１−
ｍｎには、駆動回路３の直流電源３１より直流電圧が印
加される。そして、原稿の濃淡に対応した明るさの光が
入射されると、これに応じたレベルの電気信号を画信号
として出力し、この画信号は各々コンデンサ１２−１１
〜１２−ｍｎに蓄積される。一方、トランジスタ１０−
１１〜１０−ｍｎには駆動回路３のシフトレジスタ３１
よりゲート配線１４−１〜１４−ｍを通じてそれぞれ図
１４（ａ１），（ａ２）〜（ａＭ）のゲート制御信号Ｂ
１，Ｂ２〜ＢＭが印加される。このため、トランジスタ
１０−１１〜１０−ｍｎはこのゲート制御信号に従って
１走査期間毎に一定期間オン状態になり、コンデンサ１
２−１１〜１２−ｍｎに蓄積された画信号は読出し配線
１３−１〜１３−ｎの対地容量１５−１〜１５−ｎに転
送される。例えば、コンデンサ１２−１１の画信号はｔ
１の期間に対地容量１５−１へ転送され、コンデンサ１
２−１ｎの画信号はｔ１の期間に対地容量１５−ｎへ転
送され、コンデンサ１２−２１の画信号はｔ２の期間に
対地容量１５−１へ転送され、コンデンサ１２−ｍ１の
画信号はｔ２の期間に対地容量１５−１へ転送され、コ
ンデンサ１２−ｍｎの画信号はｔ２の期間に対地容量１
５−ｎへ転送される。
動作を、図１１のタイムチャートを参照して説明する。
１直線上に配置された光電変換素子１１−１１〜１１−
ｍｎには、駆動回路３の直流電源３１より直流電圧が印
加される。そして、原稿の濃淡に対応した明るさの光が
入射されると、これに応じたレベルの電気信号を画信号
として出力し、この画信号は各々コンデンサ１２−１１
〜１２−ｍｎに蓄積される。一方、トランジスタ１０−
１１〜１０−ｍｎには駆動回路３のシフトレジスタ３１
よりゲート配線１４−１〜１４−ｍを通じてそれぞれ図
１４（ａ１），（ａ２）〜（ａＭ）のゲート制御信号Ｂ
１，Ｂ２〜ＢＭが印加される。このため、トランジスタ
１０−１１〜１０−ｍｎはこのゲート制御信号に従って
１走査期間毎に一定期間オン状態になり、コンデンサ１
２−１１〜１２−ｍｎに蓄積された画信号は読出し配線
１３−１〜１３−ｎの対地容量１５−１〜１５−ｎに転
送される。例えば、コンデンサ１２−１１の画信号はｔ
１の期間に対地容量１５−１へ転送され、コンデンサ１
２−１ｎの画信号はｔ１の期間に対地容量１５−ｎへ転
送され、コンデンサ１２−２１の画信号はｔ２の期間に
対地容量１５−１へ転送され、コンデンサ１２−ｍ１の
画信号はｔ２の期間に対地容量１５−１へ転送され、コ
ンデンサ１２−ｍｎの画信号はｔ２の期間に対地容量１
５−ｎへ転送される。
【０００５】画信号検出回路２のアナログスイッチＳＷ
−２１〜ＳＷ−２ｎは、パルス回路２１より印加される
図１１（ｂ）の制御信号ＰＨによってオン状態になり、
対地容量１５−１〜１５−ｎに転送されていた画信号は
各々コンデンサ２５−１〜２５−ｎに再度転送される。
例えば、コンデンサ１２−１１の画信号はｔ４の期間に
コンデンサ２５−１に転送され、コンデンサ１２−１ｎ
の画信号はｔ４の期間にコンデンサ２５−ｎに転送さ
れ、コンデンサ１２−２１の画信号はｔ５の期間にコン
デンサ２５−１に転送され、コンデンサ１２−ｍ１の画
信号はｔ６の期間にコンデンサ２５−１に転送され、コ
ンデンサ１２−ｍｎの画信号はｔ６の期間にコンデンサ
２５−ｎに転送される。ｔ４，ｔ５，ｔ６の期間は各々
ｔ１，ｔ２，ｔ３の期間に対して一定の位相関係になる
ように、パルス回路２１は構成される。
−２１〜ＳＷ−２ｎは、パルス回路２１より印加される
図１１（ｂ）の制御信号ＰＨによってオン状態になり、
対地容量１５−１〜１５−ｎに転送されていた画信号は
各々コンデンサ２５−１〜２５−ｎに再度転送される。
例えば、コンデンサ１２−１１の画信号はｔ４の期間に
コンデンサ２５−１に転送され、コンデンサ１２−１ｎ
の画信号はｔ４の期間にコンデンサ２５−ｎに転送さ
れ、コンデンサ１２−２１の画信号はｔ５の期間にコン
デンサ２５−１に転送され、コンデンサ１２−ｍ１の画
信号はｔ６の期間にコンデンサ２５−１に転送され、コ
ンデンサ１２−ｍｎの画信号はｔ６の期間にコンデンサ
２５−ｎに転送される。ｔ４，ｔ５，ｔ６の期間は各々
ｔ１，ｔ２，ｔ３の期間に対して一定の位相関係になる
ように、パルス回路２１は構成される。
【０００６】また、アナグロスイッチＳＷ−１１〜ＳＷ
−１ｎは、パルス回路２０より印加される図１１（ｃ）
の制御信号ＰＲによって、アナグロスイッチＳＷ−２１
〜ＳＷ−２ｎがオン状態からオフ状態になった直後にオ
ン状態になり、対地容量１５−１〜１５−ｎ及びコンデ
ンサ１２−１１〜１２−ｍｎは直流電源２４より印加さ
れる直流電圧にリセットされる。例えば、対地容量１５
−１〜１５−ｎは制御信号ＰＲがオンとなる期間でいず
れもリセットされ、コンデンサ１２−１１〜１２−１ｎ
はｔ７の期間にリセットされ、コンデンサ１２−２１は
ｔ８の期間にリセットされ、コンデンサ１２−ｍ１〜１
２−ｍｎはｔ９の期間にリセットされる。
−１ｎは、パルス回路２０より印加される図１１（ｃ）
の制御信号ＰＲによって、アナグロスイッチＳＷ−２１
〜ＳＷ−２ｎがオン状態からオフ状態になった直後にオ
ン状態になり、対地容量１５−１〜１５−ｎ及びコンデ
ンサ１２−１１〜１２−ｍｎは直流電源２４より印加さ
れる直流電圧にリセットされる。例えば、対地容量１５
−１〜１５−ｎは制御信号ＰＲがオンとなる期間でいず
れもリセットされ、コンデンサ１２−１１〜１２−１ｎ
はｔ７の期間にリセットされ、コンデンサ１２−２１は
ｔ８の期間にリセットされ、コンデンサ１２−ｍ１〜１
２−ｍｎはｔ９の期間にリセットされる。
【０００７】更に、アナグロスイッチＳＷ−３１〜ＳＷ
−３ｎは、各々、シフトレジスタ２２より印加される図
１１（ｄ１）〜（ｄＮ）の制御信号Ｐ１〜ＰＮによって
オン状態になり、コンデンサ２５−１〜２５−ｎに転送
されていた画信号が順次アンプ２３を通じて出力され
る。例えば、コンデンサ１２−１１の画信号はｔ１０の
期間に出力され、コンデンサ１２−１ｎの画信号はｔ１
１の期間に出力され、コンデンサ１２−２１の画信号は
ｔ１２の期間に出力され、コンデンサ１２−ｍ１の画信
号はｔ１３の期間に出力され、コンデンサ１２−ｍｎの
画信号はｔ１４の期間に出力される。
−３ｎは、各々、シフトレジスタ２２より印加される図
１１（ｄ１）〜（ｄＮ）の制御信号Ｐ１〜ＰＮによって
オン状態になり、コンデンサ２５−１〜２５−ｎに転送
されていた画信号が順次アンプ２３を通じて出力され
る。例えば、コンデンサ１２−１１の画信号はｔ１０の
期間に出力され、コンデンサ１２−１ｎの画信号はｔ１
１の期間に出力され、コンデンサ１２−２１の画信号は
ｔ１２の期間に出力され、コンデンサ１２−ｍ１の画信
号はｔ１３の期間に出力され、コンデンサ１２−ｍｎの
画信号はｔ１４の期間に出力される。
【０００８】
【発明が解決しようとする課題】この従来の密着型イメ
ージセンサにおいては、画信号を転送するトランジスタ
１０−１１〜１０−ｍｎのフィードスルーによって、ゲ
ート制御信号Ｂ１〜ＢＭが画信号出力に印加されるた
め、Ｓ／Ｎが劣化するという問題がある。即ち、トラン
ジスタ１０−１１〜１０−ｍｎのフィードスルーにおい
ては、ゲート制御信号Ｂ１の立ち上がり時ｔ１５に読出
配線１３−１〜１３−ｎの対地容量１５−１〜１５−ｎ
に蓄積されている画信号に印加されるフィードスルーが
問題となる。このフィードスルーにより、対地容量１５
−１〜１５−ｎに蓄積されている画信号の直流レベルは
上昇する。したがって、図１１（ｅ）及び（ｆ）に示す
ように、原稿が全黒或いは全白の時の画信号出力は、光
電変換素子１１−１１〜１１−ｍｎ、コンデンサ１２−
１１〜１２−ｍｎに対応する期間ｔ１９で直流レベルが
上がり、Ｓ／Ｎが劣化する。期間ｔ２０の直流レベルの
低下は画信号の無効部分であるのでＳ／Ｎへの影響はな
い。
ージセンサにおいては、画信号を転送するトランジスタ
１０−１１〜１０−ｍｎのフィードスルーによって、ゲ
ート制御信号Ｂ１〜ＢＭが画信号出力に印加されるた
め、Ｓ／Ｎが劣化するという問題がある。即ち、トラン
ジスタ１０−１１〜１０−ｍｎのフィードスルーにおい
ては、ゲート制御信号Ｂ１の立ち上がり時ｔ１５に読出
配線１３−１〜１３−ｎの対地容量１５−１〜１５−ｎ
に蓄積されている画信号に印加されるフィードスルーが
問題となる。このフィードスルーにより、対地容量１５
−１〜１５−ｎに蓄積されている画信号の直流レベルは
上昇する。したがって、図１１（ｅ）及び（ｆ）に示す
ように、原稿が全黒或いは全白の時の画信号出力は、光
電変換素子１１−１１〜１１−ｍｎ、コンデンサ１２−
１１〜１２−ｍｎに対応する期間ｔ１９で直流レベルが
上がり、Ｓ／Ｎが劣化する。期間ｔ２０の直流レベルの
低下は画信号の無効部分であるのでＳ／Ｎへの影響はな
い。
【０００９】なお、ゲート制御信号Ｂ１〜ＢＭがコンデ
ンサ１２−１１〜１２−ｍｎに蓄積されている画信号に
印加されるフィードスルーは、コンデンサ１２−１１〜
１２−ｍｎの全部に対して均一に印加され、かつゲート
制御信号Ｂ１〜ＢＭ各々の立上がりと立下がりでキャン
セルされるため、画信号出力の直流レベルの変動はほと
んどなく、大きな問題にはならない。また、対地容量１
５−１〜１５−ｎに蓄積されている画信号に印加されて
いるフィードスルーの中で、ゲート制御信号Ｂ２の立上
がり時ｔ１６に起きるフィードスルーはゲート制御信号
Ｂ１の立下がりによるフィードスルーとキャンセルされ
るため、画信号出力の直流レベルの変動はほとんどな
く、大きな問題にはならない。更に、ゲート制御信号Ｂ
Ｍの立下がり時ｔ１８に起こるフィードスルーによって
対地容量１５−１〜１５−ｎに蓄積されている画信号の
直流レベルは低下する。しかしながら、この直流レベル
が低下する画信号は光電変換素子１１−１１〜１１−ｍ
ｎからコンデンサ１２−１１〜１２−ｍｎに蓄積される
画信号の有効部分でない無効部分であり、直流レベルが
低下しても大きな問題にはならない。本発明の目的は、
トランジスタのフィードスルーによるＳ／Ｎの劣化を防
止した密着型イメージセンサを提供することにある。
ンサ１２−１１〜１２−ｍｎに蓄積されている画信号に
印加されるフィードスルーは、コンデンサ１２−１１〜
１２−ｍｎの全部に対して均一に印加され、かつゲート
制御信号Ｂ１〜ＢＭ各々の立上がりと立下がりでキャン
セルされるため、画信号出力の直流レベルの変動はほと
んどなく、大きな問題にはならない。また、対地容量１
５−１〜１５−ｎに蓄積されている画信号に印加されて
いるフィードスルーの中で、ゲート制御信号Ｂ２の立上
がり時ｔ１６に起きるフィードスルーはゲート制御信号
Ｂ１の立下がりによるフィードスルーとキャンセルされ
るため、画信号出力の直流レベルの変動はほとんどな
く、大きな問題にはならない。更に、ゲート制御信号Ｂ
Ｍの立下がり時ｔ１８に起こるフィードスルーによって
対地容量１５−１〜１５−ｎに蓄積されている画信号の
直流レベルは低下する。しかしながら、この直流レベル
が低下する画信号は光電変換素子１１−１１〜１１−ｍ
ｎからコンデンサ１２−１１〜１２−ｍｎに蓄積される
画信号の有効部分でない無効部分であり、直流レベルが
低下しても大きな問題にはならない。本発明の目的は、
トランジスタのフィードスルーによるＳ／Ｎの劣化を防
止した密着型イメージセンサを提供することにある。
【００１０】
【課題を解決するための手段】本発明の密着型イメージ
センサは、一直線上に配置された複数の光電変換素子か
らの画信号を同数のコンデンサに蓄積し、かつこの蓄積
された画信号をトランジスタにより一定数のブロック単
位で複数回に分けて順次取り出し、かつ取り出した画信
号を一定数ずつ複数回に分けて蓄積手段に順次蓄積する
ようにし、かつ前記トランジスタに対してブロック毎に
位相の異なる制御信号に従って順次オン状態として蓄積
手段への画信号の取り出しを行なう密着型イメージセン
サにおいて、トランジスタにおけるフィールドスルーを
キャンセルために、トランジスタに印加される制御信号
と逆の極性の信号を蓄積手段に印加する手段を設ける。
また、ブロックがオン状態からオフ状態に変えられるタ
イミングと、次にオフ状態からオン状態に変えられるブ
ロックがオフ状態からオン状態に変えられるタイミング
を一致させる手段を設ける。更に、第１〜第３のスイッ
チを設け、これらスイッチにより画信号の取り出しと蓄
積手段のリセットが行われる密着型イメージセンサにお
いては、所定の期間の一部または全部の期間でリセット
を行うようにする手段を設ける。
センサは、一直線上に配置された複数の光電変換素子か
らの画信号を同数のコンデンサに蓄積し、かつこの蓄積
された画信号をトランジスタにより一定数のブロック単
位で複数回に分けて順次取り出し、かつ取り出した画信
号を一定数ずつ複数回に分けて蓄積手段に順次蓄積する
ようにし、かつ前記トランジスタに対してブロック毎に
位相の異なる制御信号に従って順次オン状態として蓄積
手段への画信号の取り出しを行なう密着型イメージセン
サにおいて、トランジスタにおけるフィールドスルーを
キャンセルために、トランジスタに印加される制御信号
と逆の極性の信号を蓄積手段に印加する手段を設ける。
また、ブロックがオン状態からオフ状態に変えられるタ
イミングと、次にオフ状態からオン状態に変えられるブ
ロックがオフ状態からオン状態に変えられるタイミング
を一致させる手段を設ける。更に、第１〜第３のスイッ
チを設け、これらスイッチにより画信号の取り出しと蓄
積手段のリセットが行われる密着型イメージセンサにお
いては、所定の期間の一部または全部の期間でリセット
を行うようにする手段を設ける。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例の回路図である。なお、
図１において、図１０に示した従来構成と同一部分には
同一符号を付して個々の説明は省略する。この実施例で
は図１０に示した従来の密着型イメージセンサの構成に
加え、光電変換素子１１−０１〜１１−０ｎ、コンデン
サ１２−０１〜１２−０ｎ、トランジスタ１０−０１〜
１０−０ｎからなるダミーブロックが前記読出配線１３
−１〜１３−ｎの数だけ新たに設けられる。即ち、トラ
ンジスタ１０−０１〜１０−０ｎのドレインに各々光電
変換素子１１−０１〜１１−０ｎとコンデンサ１２−０
１〜１２−０ｎが接続され、ソースにそれぞれ読出配線
１３−１〜１３−ｎが接続される。そして、各トランジ
スタ１０−０１〜１０−０ｎのゲートに駆動回路３のシ
フトレジスタ３１Ａよりゲート配線１４−０を通じてゲ
ート制御信号Ｂ０が印加される構成とされる。
る。図１は本発明の第１実施例の回路図である。なお、
図１において、図１０に示した従来構成と同一部分には
同一符号を付して個々の説明は省略する。この実施例で
は図１０に示した従来の密着型イメージセンサの構成に
加え、光電変換素子１１−０１〜１１−０ｎ、コンデン
サ１２−０１〜１２−０ｎ、トランジスタ１０−０１〜
１０−０ｎからなるダミーブロックが前記読出配線１３
−１〜１３−ｎの数だけ新たに設けられる。即ち、トラ
ンジスタ１０−０１〜１０−０ｎのドレインに各々光電
変換素子１１−０１〜１１−０ｎとコンデンサ１２−０
１〜１２−０ｎが接続され、ソースにそれぞれ読出配線
１３−１〜１３−ｎが接続される。そして、各トランジ
スタ１０−０１〜１０−０ｎのゲートに駆動回路３のシ
フトレジスタ３１Ａよりゲート配線１４−０を通じてゲ
ート制御信号Ｂ０が印加される構成とされる。
【００１２】この構成の動作を図２のタイムチャートを
参照して説明する。図２（ａ０）のゲート制御信号Ｂ０
が前記ダミーブロックのトランジスタ１０−０１〜１０
−０ｎのゲートに印加される。従来の密着型イメージセ
ンサで問題になっていた１走査期間に最初にオフ状態か
らオン状態に変えられるブロックのゲート制御信号Ｂ１
の立上がり時ｔ１５のフィードスルーは、ゲート制御信
号Ｂ０の立上がりによるフィードスルーとキャンセルさ
れる。したがって、図２（ｅ）及び（ｆ）に示すよう
に、原稿が全黒及び全白の時の画信号出力の直流レベル
は、期間ｔ１９と他の有効部分で同一になり、Ｓ／Ｎの
劣化がなくなる。ゲート制御信号Ｂ０の立上がり時ｔ２
１のフィードスルーによる画信号出力の期間ｔ２２にお
ける直流レベルの上昇、及びゲート制御信号ＢＭの立下
がり時ｔ１８のフィードスルーによる画信号出力の期間
ｔ２０における直流レベルの低下は、いずれも画信号の
無効部分であるのでＳ／Ｎへの影響はない。
参照して説明する。図２（ａ０）のゲート制御信号Ｂ０
が前記ダミーブロックのトランジスタ１０−０１〜１０
−０ｎのゲートに印加される。従来の密着型イメージセ
ンサで問題になっていた１走査期間に最初にオフ状態か
らオン状態に変えられるブロックのゲート制御信号Ｂ１
の立上がり時ｔ１５のフィードスルーは、ゲート制御信
号Ｂ０の立上がりによるフィードスルーとキャンセルさ
れる。したがって、図２（ｅ）及び（ｆ）に示すよう
に、原稿が全黒及び全白の時の画信号出力の直流レベル
は、期間ｔ１９と他の有効部分で同一になり、Ｓ／Ｎの
劣化がなくなる。ゲート制御信号Ｂ０の立上がり時ｔ２
１のフィードスルーによる画信号出力の期間ｔ２２にお
ける直流レベルの上昇、及びゲート制御信号ＢＭの立下
がり時ｔ１８のフィードスルーによる画信号出力の期間
ｔ２０における直流レベルの低下は、いずれも画信号の
無効部分であるのでＳ／Ｎへの影響はない。
【００１３】図３は本発明の第２実施例の回路図であ
る。この実施例では、図１の実施例の光電変換素子１１
−０１〜１１−０ｎ、コンデンサ１２−０１〜１２−０
ｎ、トランジスタ１０−０１〜１０−０ｎの代わりに、
コンデンサ１６−１〜１６−ｎが読出配線１３−１〜１
３−ｎの数だけ新たに設けられる。コンデンサ１６−１
〜１６−ｎはトランジスタ１０−１１〜１０−ｍｎのフ
ィードスルーの量に相当する容量値に設定され、一方の
端子は各々読出配線１３−１〜１３−ｎに接続され、他
方の端子には駆動回路３のシフトレジスタ３１Ａよりゲ
ート配線１４−０を通じてゲート制御信号Ｂ０が印加さ
れる構成とされる。
る。この実施例では、図１の実施例の光電変換素子１１
−０１〜１１−０ｎ、コンデンサ１２−０１〜１２−０
ｎ、トランジスタ１０−０１〜１０−０ｎの代わりに、
コンデンサ１６−１〜１６−ｎが読出配線１３−１〜１
３−ｎの数だけ新たに設けられる。コンデンサ１６−１
〜１６−ｎはトランジスタ１０−１１〜１０−ｍｎのフ
ィードスルーの量に相当する容量値に設定され、一方の
端子は各々読出配線１３−１〜１３−ｎに接続され、他
方の端子には駆動回路３のシフトレジスタ３１Ａよりゲ
ート配線１４−０を通じてゲート制御信号Ｂ０が印加さ
れる構成とされる。
【００１４】この構成によれば、図４にタイムチャート
を示すように、１走査期間に最初にオフ状態からオン状
態に変えられるブロックのゲート制御信号Ｂ１の立上が
り時ｔ１５のフィードスルーはゲート制御信号Ｂ０の立
下がりにコンデンサ１６−１〜１６−ｎを通じて印加さ
れるフィードスルーとキャンセルされ、図４（ｅ）及び
（ｆ）に示すように画信号出力の直流レベルは期間１９
と他の有効部分と同一になり、Ｓ／Ｎの劣化がなくな
る。また、画信号検出回路２のパルス回路２０Ａより出
力される図４（ｃ）のスイッチＳＷ−１１〜ＳＷ−１ｎ
の制御信号ＰＲは、期間ｔ２３及びｔ２４でオンされ
る。ゲート制御信号Ｂ０の立上がり時ｔ２１及びゲート
制御信号ＢＭの立下がり時ｔ１８のフィードスルーによ
る対地容量１５−１〜１５−ｎの画信号の直流レベルの
変動は期間ｔ２３及びｔ２４でリセットされるため、画
信号出力の期間ｔ２２及びｔ２０における直流レベルの
変動は起こらない。
を示すように、１走査期間に最初にオフ状態からオン状
態に変えられるブロックのゲート制御信号Ｂ１の立上が
り時ｔ１５のフィードスルーはゲート制御信号Ｂ０の立
下がりにコンデンサ１６−１〜１６−ｎを通じて印加さ
れるフィードスルーとキャンセルされ、図４（ｅ）及び
（ｆ）に示すように画信号出力の直流レベルは期間１９
と他の有効部分と同一になり、Ｓ／Ｎの劣化がなくな
る。また、画信号検出回路２のパルス回路２０Ａより出
力される図４（ｃ）のスイッチＳＷ−１１〜ＳＷ−１ｎ
の制御信号ＰＲは、期間ｔ２３及びｔ２４でオンされ
る。ゲート制御信号Ｂ０の立上がり時ｔ２１及びゲート
制御信号ＢＭの立下がり時ｔ１８のフィードスルーによ
る対地容量１５−１〜１５−ｎの画信号の直流レベルの
変動は期間ｔ２３及びｔ２４でリセットされるため、画
信号出力の期間ｔ２２及びｔ２０における直流レベルの
変動は起こらない。
【００１５】図５は本発明の第３実施例の回路図であ
る。図１０に示した従来の密着型イメージセンサでは、
トランジスタ１０−ｍ１〜１０−ｍｎにゲート配線１４
−ｍを通じて駆動回路３のシフトレジスタ９１より図１
１（ａＭ）のゲート制御信号ＢＭが印加されていたのに
対し、この実施例では図５の駆動回路３のシフトレジス
タ３１Ｂよりゲート制御信号ＢＭが印加されるように構
成される。この構成によれば、図６にタイムチャートを
示すように、図６（ａＭ））のゲート制御信号ＢＭは他
のゲート制御信号Ｂ１〜Ｂ（Ｍ−１）よりパルス幅が広
く、立下がりがｔ１５及びｔ２５でゲート制御信号Ｂ１
の立上がりと一致している。したがって、ゲート制御信
号Ｂ１の立上がり時ｔ１５及びｔ２５に対地容量１５−
１〜１５−ｎの画信号に印加されるフィードスルーは、
ゲート制御信号ＢＭの立下がりで印加されるフィードス
ルーとキャンセルされる。このため、対地容量１５−１
〜１５−ｎの画信号及び図６（ｅ）及び（ｆ）の画信号
出力の直流レベルの変動は起こらない。
る。図１０に示した従来の密着型イメージセンサでは、
トランジスタ１０−ｍ１〜１０−ｍｎにゲート配線１４
−ｍを通じて駆動回路３のシフトレジスタ９１より図１
１（ａＭ）のゲート制御信号ＢＭが印加されていたのに
対し、この実施例では図５の駆動回路３のシフトレジス
タ３１Ｂよりゲート制御信号ＢＭが印加されるように構
成される。この構成によれば、図６にタイムチャートを
示すように、図６（ａＭ））のゲート制御信号ＢＭは他
のゲート制御信号Ｂ１〜Ｂ（Ｍ−１）よりパルス幅が広
く、立下がりがｔ１５及びｔ２５でゲート制御信号Ｂ１
の立上がりと一致している。したがって、ゲート制御信
号Ｂ１の立上がり時ｔ１５及びｔ２５に対地容量１５−
１〜１５−ｎの画信号に印加されるフィードスルーは、
ゲート制御信号ＢＭの立下がりで印加されるフィードス
ルーとキャンセルされる。このため、対地容量１５−１
〜１５−ｎの画信号及び図６（ｅ）及び（ｆ）の画信号
出力の直流レベルの変動は起こらない。
【００１６】この実施例では、従来の密着型イメージセ
ンサのゲート制御信号ＢＭのパルス幅の差ｔ２６の期間
にコンデンサ１２−ｍ１〜１２−ｍｎに蓄積される画信
号はｔ２７〜ｔ３０の期間にスイッチＳＷ−１１〜ＳＷ
−１ｎ、トランジスタ１０−ｍ１〜１０−ｍｎを通じて
リセットされる。したがって、ｔ２６の期間はコンデン
サ１２−ｍ１〜１２−ｍｎに画信号が蓄積されず、図６
（ｆ）の原稿が全白の時の画信号は期間ｔ３１において
信号レベルが若干低下する。
ンサのゲート制御信号ＢＭのパルス幅の差ｔ２６の期間
にコンデンサ１２−ｍ１〜１２−ｍｎに蓄積される画信
号はｔ２７〜ｔ３０の期間にスイッチＳＷ−１１〜ＳＷ
−１ｎ、トランジスタ１０−ｍ１〜１０−ｍｎを通じて
リセットされる。したがって、ｔ２６の期間はコンデン
サ１２−ｍ１〜１２−ｍｎに画信号が蓄積されず、図６
（ｆ）の原稿が全白の時の画信号は期間ｔ３１において
信号レベルが若干低下する。
【００１７】図７〜図９は本発明の第４実施例から第６
実施例の動作を示すタイムチャートであり、各実施例の
回路構成は図５の構成と同じであるので、図５を参照し
て説明する。但し、一部の構成、即ち駆動回路３のシフ
トレジスタ３１Ｂと、画信号検出回路２のパルス回路２
０の各構成及びその動作が若干相違しているが、便宜上
図５に示されている符号を用いて説明する。
実施例の動作を示すタイムチャートであり、各実施例の
回路構成は図５の構成と同じであるので、図５を参照し
て説明する。但し、一部の構成、即ち駆動回路３のシフ
トレジスタ３１Ｂと、画信号検出回路２のパルス回路２
０の各構成及びその動作が若干相違しているが、便宜上
図５に示されている符号を用いて説明する。
【００１８】図７に示す本発明の第４実施例において、
従来の密着型イメージセンサでは、トランジスタ１０−
１１〜１０−１ｎにゲート配線１４−１を通じて駆動回
路３のシフトレジスタ３１より図１１（ａ１）のゲート
制御信号Ｂ１が印加されていたのに対し、この実施例で
は駆動回路３のシフトレジスタ３１Ｂより図７（ａ１）
のゲート制御信号Ｂ１が印加される。このゲート制御信
号Ｂ１は他のゲート制御信号Ｂ２〜ＢＭよりパルス幅が
広く、立上がりがｔ１８でゲート制御信号ＢＭの立下が
りと一致している。したがって、ゲート制御信号Ｂ１の
立上がり時ｔ１８に対地容量１５−１〜１５−ｎの画信
号に印加されているフィードスルーは、ゲート制御信号
ＢＭの立下がりで印加されるフィードスルーとキャンセ
ルされる。このため、対地容量１５−１〜１５−ｎの画
信号及び図７（ｅ）及び（ｆ）の画信号出力の直流レベ
ルの変動は起こらない。
従来の密着型イメージセンサでは、トランジスタ１０−
１１〜１０−１ｎにゲート配線１４−１を通じて駆動回
路３のシフトレジスタ３１より図１１（ａ１）のゲート
制御信号Ｂ１が印加されていたのに対し、この実施例で
は駆動回路３のシフトレジスタ３１Ｂより図７（ａ１）
のゲート制御信号Ｂ１が印加される。このゲート制御信
号Ｂ１は他のゲート制御信号Ｂ２〜ＢＭよりパルス幅が
広く、立上がりがｔ１８でゲート制御信号ＢＭの立下が
りと一致している。したがって、ゲート制御信号Ｂ１の
立上がり時ｔ１８に対地容量１５−１〜１５−ｎの画信
号に印加されているフィードスルーは、ゲート制御信号
ＢＭの立下がりで印加されるフィードスルーとキャンセ
ルされる。このため、対地容量１５−１〜１５−ｎの画
信号及び図７（ｅ）及び（ｆ）の画信号出力の直流レベ
ルの変動は起こらない。
【００１９】また、この実施例と従来の密着型イメージ
センサのゲート制御信号Ｂ１のパルス幅の差ｔ３２の期
間、画信号検出回路２のスイッチＳＷ−１１〜ＳＷ−１
ｎ及びＳＷ−２１〜ＳＷ−２ｎは各々、パルス回路２０
及び２１より印加される図７（ｂ）及び（ｃ）の制御信
号ＰＨ及びＰＲによってオフ状態にある。したがって、
ｔ３２の期間にトランジスタ１０−１１〜１０−１ｎが
オン状態てあっても、コンデンサ１２−１１〜１２−１
ｎに蓄積される画信号はリセットされず、図７（ｆ）の
原稿が全白の時の画信号の信号レベルの低下はない。
センサのゲート制御信号Ｂ１のパルス幅の差ｔ３２の期
間、画信号検出回路２のスイッチＳＷ−１１〜ＳＷ−１
ｎ及びＳＷ−２１〜ＳＷ−２ｎは各々、パルス回路２０
及び２１より印加される図７（ｂ）及び（ｃ）の制御信
号ＰＨ及びＰＲによってオフ状態にある。したがって、
ｔ３２の期間にトランジスタ１０−１１〜１０−１ｎが
オン状態てあっても、コンデンサ１２−１１〜１２−１
ｎに蓄積される画信号はリセットされず、図７（ｆ）の
原稿が全白の時の画信号の信号レベルの低下はない。
【００２０】図８に示す本発明の第５実施例において、
従来の密着型イメージセンサのゲート制御信号Ｂ１〜Ｂ
（Ｍ−１）の立下がりのタイミングは、次のゲート制御
信号Ｂ２〜ＢＭの立上がりのタイミング及びスイッチＳ
Ｗ−１１〜ＳＷ−１メの制御信号ＰＲの立下がりのタイ
ミングとほぼ一致していた。これに対してこの実施例で
は、駆動回路３のシフトレジスタ３１Ｂで発生する図８
（ａ１）〜（ａＭ）のゲート制御信号Ｂ１〜ＢＭは、従
来の密着型イメージセンサよりも早く、スイッチＳＷ−
１１〜ＳＷ−１ｎの制御信号がオン状態にあるｔ３３〜
ｔ３４のタイミングで立下がる。
従来の密着型イメージセンサのゲート制御信号Ｂ１〜Ｂ
（Ｍ−１）の立下がりのタイミングは、次のゲート制御
信号Ｂ２〜ＢＭの立上がりのタイミング及びスイッチＳ
Ｗ−１１〜ＳＷ−１メの制御信号ＰＲの立下がりのタイ
ミングとほぼ一致していた。これに対してこの実施例で
は、駆動回路３のシフトレジスタ３１Ｂで発生する図８
（ａ１）〜（ａＭ）のゲート制御信号Ｂ１〜ＢＭは、従
来の密着型イメージセンサよりも早く、スイッチＳＷ−
１１〜ＳＷ−１ｎの制御信号がオン状態にあるｔ３３〜
ｔ３４のタイミングで立下がる。
【００２１】対地容量１５−１〜１５−ｎの画信号に
は、図８（ａ１）〜（ａＭ）のゲート制御信号Ｂ１〜Ｂ
Ｍの立上がり時ｔ１５〜ｔ１７にのみフィードスルーが
印加される。ゲート制御信号Ｂ１〜ＢＭの立下がり時ｔ
３３〜ｔ３４に印加されるフィードスルーは、印加後も
図８（ｃ）のスイッチＳＷ−１１〜ＳＷ−１ｎ制御信号
ＰＲによって対地容量１５−１〜１５−ｎがリセットさ
れるため、コンデンサ１２−１１〜１２−ｍｎより転送
される画信号には印加されない。したがって、図８
（ｅ）及び（ｆ）の画信号出力の直流レベルは、有効部
分ｔ３５が無効部分よりも上昇するが、有効部分ｔ３５
内で均一に上昇するためにＳ／Ｎの劣化はない。
は、図８（ａ１）〜（ａＭ）のゲート制御信号Ｂ１〜Ｂ
Ｍの立上がり時ｔ１５〜ｔ１７にのみフィードスルーが
印加される。ゲート制御信号Ｂ１〜ＢＭの立下がり時ｔ
３３〜ｔ３４に印加されるフィードスルーは、印加後も
図８（ｃ）のスイッチＳＷ−１１〜ＳＷ−１ｎ制御信号
ＰＲによって対地容量１５−１〜１５−ｎがリセットさ
れるため、コンデンサ１２−１１〜１２−ｍｎより転送
される画信号には印加されない。したがって、図８
（ｅ）及び（ｆ）の画信号出力の直流レベルは、有効部
分ｔ３５が無効部分よりも上昇するが、有効部分ｔ３５
内で均一に上昇するためにＳ／Ｎの劣化はない。
【００２２】図９に示す本発明の第６実施例において、
駆動回路３のシフトレジスタ３１Ｂより図９（ａ１）〜
（ａＭ）のゲート制御信号Ｂ１〜ＢＭが印加される。こ
れらのゲート制御信号Ｂ１〜ＢＭは、図８（ａ１）〜
（ａＭ）のゲート制御信号Ｂ１〜ＢＭと同様にｔ３３〜
ｔ３４のタイミングで立下がり、かつ図９（ｂ）のスイ
ッチ制御信号ＰＨがオン状態の期間にオフ状態になる。
対地容量１５−１〜１５−ｎの画信号には図９（ａ１）
〜（ａＭ）のゲート制御信号Ｂ１〜ＢＭの立上がり時ｔ
１５〜ｔ１７及び立下がり時ｔ３６〜ｔ３７のフィード
スルーが印加されるが、立上がり時ｔ１５のフィードス
ルーは立下がり時ｔ３６のフィードスルーとキャンセル
され、立上がり時ｔ１７のフィードスルーは立下がり時
ｔ３７のフィードスルーとキャンセルされるため、画信
号の直流レベルの変動はない。また、立上がり時ｔ３８
〜ｔ３９及び立下がり時ｔ３３〜ｔ３４のフィードスル
ーは、印加後も図９（ｃ）のスイッチ制御信号ＰＲによ
って対地容量１５−１〜１５−ｎがリセットされるた
め、画信号には印加されない。従って、図９（ｅ）及び
（ｆ）の画信号出力の直流レベルの変動は起こらない。
駆動回路３のシフトレジスタ３１Ｂより図９（ａ１）〜
（ａＭ）のゲート制御信号Ｂ１〜ＢＭが印加される。こ
れらのゲート制御信号Ｂ１〜ＢＭは、図８（ａ１）〜
（ａＭ）のゲート制御信号Ｂ１〜ＢＭと同様にｔ３３〜
ｔ３４のタイミングで立下がり、かつ図９（ｂ）のスイ
ッチ制御信号ＰＨがオン状態の期間にオフ状態になる。
対地容量１５−１〜１５−ｎの画信号には図９（ａ１）
〜（ａＭ）のゲート制御信号Ｂ１〜ＢＭの立上がり時ｔ
１５〜ｔ１７及び立下がり時ｔ３６〜ｔ３７のフィード
スルーが印加されるが、立上がり時ｔ１５のフィードス
ルーは立下がり時ｔ３６のフィードスルーとキャンセル
され、立上がり時ｔ１７のフィードスルーは立下がり時
ｔ３７のフィードスルーとキャンセルされるため、画信
号の直流レベルの変動はない。また、立上がり時ｔ３８
〜ｔ３９及び立下がり時ｔ３３〜ｔ３４のフィードスル
ーは、印加後も図９（ｃ）のスイッチ制御信号ＰＲによ
って対地容量１５−１〜１５−ｎがリセットされるた
め、画信号には印加されない。従って、図９（ｅ）及び
（ｆ）の画信号出力の直流レベルの変動は起こらない。
【００２３】
【発明の効果】以上説明したように本発明は、光電変換
素子からの画信号をトランジスタにより一定数のブロッ
ク単位で複数回に分けて順次取り出して蓄積手段に順次
蓄積する構成において、トランジスタに印加される制御
信号と逆の極性の信号を蓄積手段に印加する手段を設け
ているので、トランジスタにおけるフィールドスルーを
キャンセルし、画信号出力のＳ／Ｎの劣化を解消するこ
とができる効果がある。この場合、１走査期間の最初の
ブロックのフィードスルーをキャンセルするためのフィ
ードスルーを発生するダミーブロック、或いは１走査期
間の最後のブロックのフィードスルーと次の走査期間の
最初のブロックのフィードスルーをキャンセルする手
段、或いは全ブロックで均一なフィードスルーを印加す
る手段、或いは全ブロック各々の中でフィードスルーを
キャンセルする手段を備えることにより、それぞれ好適
なＳ／Ｎの劣化の解消が可能となる。
素子からの画信号をトランジスタにより一定数のブロッ
ク単位で複数回に分けて順次取り出して蓄積手段に順次
蓄積する構成において、トランジスタに印加される制御
信号と逆の極性の信号を蓄積手段に印加する手段を設け
ているので、トランジスタにおけるフィールドスルーを
キャンセルし、画信号出力のＳ／Ｎの劣化を解消するこ
とができる効果がある。この場合、１走査期間の最初の
ブロックのフィードスルーをキャンセルするためのフィ
ードスルーを発生するダミーブロック、或いは１走査期
間の最後のブロックのフィードスルーと次の走査期間の
最初のブロックのフィードスルーをキャンセルする手
段、或いは全ブロックで均一なフィードスルーを印加す
る手段、或いは全ブロック各々の中でフィードスルーを
キャンセルする手段を備えることにより、それぞれ好適
なＳ／Ｎの劣化の解消が可能となる。
【図１】本発明のイメージセンサの第１実施例の回路図
である。
である。
【図２】第１実施例の各部の動作を示すタイムチャート
である。
である。
【図３】本発明の第２実施例の回路図である。
【図４】第２実施例の各部の動作を示すタイムチャート
である。
である。
【図５】本発明の第３実施例の回路図である。
【図６】第３実施例の各部の動作を示すタイムチャート
である。
である。
【図７】本発明の第４実施例の動作を示すタイムチャー
トである。
トである。
【図８】本発明の第５実施例の動作を示すタイムチャー
トである。
トである。
【図９】本発明の第６実施例の動作を示すタイムチャー
トである。
トである。
【図１０】従来のイメージセンサの一例の回路図であ
る。
る。
【図１１】図１０のイメージセンサの各部の動作を示す
タイムチャートである。
タイムチャートである。
１ センサ基板 ２ 画信号検出回路 ３ 駆動回路 １０−０１〜１０−ｍｎ トランジスタ １１−０１〜１１−ｍｎ 光電変換素子 １２−０１〜１２−ｍｎ コンデンサ １３−１〜１３−ｎ 読出配線 １４−１〜１４−ｎ ゲート配線 １５−１〜１５−ｎ 対地容量 ２０，２０Ａ，２１ パルス回路 ２２ シフトレジスタ ３１，３１Ａ，３１Ｂ シフトレジスタ ＳＷ−１１〜ＳＷ−１ｎ スイッチ ＳＷ−２１〜ＳＷ−２ｎ スイッチ ＳＷ−３１〜ＳＷ−３ｎ スイッチ
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 1/024 - 1/207
Claims (7)
- 【請求項１】 一直線上に配置された複数の光電変換素
子と、前記光電変換素子各々から出力される画信号が蓄
積される前記光電変換素子と同数のコンデンサと、前記
コンデンサに蓄積された画信号を一定数を単位として複
数回に分けて順次取り出すように一定数ずつ複数のブロ
ックに分けられた前記コンデンサと同数のトランジスタ
と、前記取り出された画信号が前記一定数ずつ複数回に
分けて順次蓄積される一定数の蓄積手段とを備え、前記
複数のトランジスタが各々のブロック内の全部のトラン
ジスタのゲートに対し共通に印加されかつブロック毎に
位相の異なる制御信号に従って順次オン状態にされるこ
とにより前記蓄積手段への画信号の取り出しが行われる
密着型イメージセンサにおいて、前記複数のブロックの
中の一つのトランジスタと共に前記蓄積手段に接続され
た一定数のトランジスタを含むダミーのブロックと、前
記複数のブロックの中で１走査期間に最初にオフ状態か
らオン状態に変えられるブロックがオフ状態からオン状
態へ変えられるタイミングにおいて、前記ダミーのブロ
ックがオン状態からオフ状態へ変えられる制御信号を前
記ダミーのブロックの全部のトランジスタのゲートへ印
加する手段とを備えることを特徴とする密着型イメージ
センサ。 - 【請求項２】 一直線上に配置された複数の光電変換素
子と、前記光電変換素子各々から出力される画信号が蓄
積される前記光電変換素子と同数のコンデンサと、前記
コンデンサに蓄積された画信号を一定数を単位として複
数回に分けて順次取り出すように一定数ずつ複数のブロ
ックに分けられた前記コンデンサと同数のトランジスタ
と、前記取り出された画信号が前記一定数ずつ複数回に
分けて順次蓄積される一定数の蓄積手段とを備え、前記
複数のトランジスタが各々のブロック内の全部のトラン
ジスタのゲートに対し共通に印加されかつブロック毎に
位相の異なる制御信号に従って順次オン状態にされるこ
とにより前記蓄積手段への画信号の取り出しが行われる
密着型イメージセンサにおいて、前記一定数の蓄積手段
との間にそれぞれ接続される別の一定数のコンデンサ
と、前記複数のブロックの中で１走査期間に最初にオフ
状態からオン状態に変えられるブロックがオフ状態から
オン状態へ変えられるタイミングにおいて、前記各ブロ
ックのトランジスタのゲートへ印加される制御信号と同
電圧でかつ逆の極性の信号を前記別の 一定数のコンデン
サを介して印加する手段とを備えることを特徴とする密
着型イメージセンサ。 - 【請求項３】 一直線上に配置された複数の光電変換素
子と、前記光電変換素子各々から出力される画信号が蓄
積される前記光電変換素子と同数のコンデンサと、前記
コンデンサに蓄積された画信号を一定数を単位として複
数回に分けて順次取り出すように一定数ずつ複数のブロ
ックに分けられた前記コンデンサと同数のトランジスタ
と、前記取り出された画信号が前記一定数ずつ複数回に
分けて順次蓄積される一定数の蓄積手段とを備え、前記
複数のトランジスタが各々のブロック内の全部のトラン
ジスタのゲートに対し共通に印加されかつブロック毎に
位相の異なる制御信号に従って順次オン状態にされるこ
とにより前記蓄積手段への画信号の取り出しが行われる
密着型イメージセンサにおいて、前記複数のブロックの
各ブロックがオン状態からオフ状態に変えられるタイミ
ングと、次にオフ状態からオン状態に変えられるブロッ
クがオフ状態からオン状態に変えられるタイミングとが
一致されていることを特徴とする密着型イメージセン
サ。 - 【請求項４】 １走査期間内で最後にオン状態からオフ
状態に変えられるブロックを除き、前記複数のブロック
の各ブロックが同時間ずつ順次オン状態にされる請求項
３に記載の密着型イメージセンサ。 - 【請求項５】 １走査期間内で最初にオン状態にされる
ブロックを除き、前記複数のブロックの各ブロックが同
時間ずつ順次オン状態にされる請求項３に記載の密着型
イメージセンサ。 - 【請求項６】 一直線上に配置された複数の光電変換素
子と、前記光電変換素子各々から出力される画信号が蓄
積される前記光電変換素子と同数の第１のコンデンサ
と、前記第１のコンデンサに蓄積された画信号を一定数
を単位として複数回に分けて順次取り出すように一定数
ずつ複数のブロックに分けられた前記第１のコンデンサ
と同数のトランジスタと、前記取り出された画信号が前
記一定数ずつ複数回に分けて順次蓄積される一定数の蓄
積手段と、前記蓄積手段に蓄積された画信号が同時に取
り出される一定数の第１のスイッチと、前記第１のスイ
ッチで取り出された画信号が蓄積される一定数の第２の
コンデンサと、前記第１のコンデンサ及び前記蓄積手段
が所定電圧にリセットされる一定数の第２のスイッチと
を備え、前記一定数ずつ複数のブロックに分けられた前
記複数のトランジスタが各々のブロック内の全部のトラ
ンジスタのゲートに対し共通に印加され、かつブロック
毎に位相の異なる制御信号によって順次オン状態にされ
ることにより前記蓄積手段への画信号の取り出しが行わ
れ、かつ前記複数のトランジスタがブロック毎に順次オ
ン状態にされる毎に前記第１のスイッチによる画信号の
取り出しとそれに続く前記第２のスョチによるリセット
が行われる密着型イメージセンサにおいて、前記複数の
ブロックの各ブロックがオン状態からオフ状態に変えら
れるタイミングが、次にオフ状態からオン状態に変えら
れるブロックがオフ状態からオン状態へ変えられるタイ
ミングよりも早く、かつ各ブロックがオン状態からオフ
状態にされた後で次にオフ状態からオン状態に変えられ
るブロックがオフ状態からオン状態へ変えられるまでの
期間の一部または全部の期間前記第２のスイッチによる
リセットが行われることを特徴とする密着型イメージセ
ンサ。 - 【請求項７】 前記第１のスイッチによる画信号の取り
出しが行われる期間は、前記各ブロックがオフ状態にさ
れる請求項６に記載の密着型イメージセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5178522A JP2856034B2 (ja) | 1993-06-28 | 1993-06-28 | 密着型イメージセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5178522A JP2856034B2 (ja) | 1993-06-28 | 1993-06-28 | 密着型イメージセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0779330A JPH0779330A (ja) | 1995-03-20 |
| JP2856034B2 true JP2856034B2 (ja) | 1999-02-10 |
Family
ID=16049948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5178522A Expired - Lifetime JP2856034B2 (ja) | 1993-06-28 | 1993-06-28 | 密着型イメージセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2856034B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2513084B2 (ja) * | 1991-01-11 | 1996-07-03 | 富士ゼロックス株式会社 | イメ−ジセンサ及びその駆動方法 |
-
1993
- 1993-06-28 JP JP5178522A patent/JP2856034B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0779330A (ja) | 1995-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5296696A (en) | Solid state image pickup apparatus and driving method | |
| US7612817B2 (en) | CMOS image sensor with noise cancellation | |
| JP4677310B2 (ja) | イメージセンサの検出回路 | |
| US20110013045A1 (en) | Cmos image sensor with processor controlled integration time | |
| US8253090B2 (en) | Image sensor with multiple integration periods | |
| US5434620A (en) | Image sensor | |
| KR20010070339A (ko) | 화상 센서, 및 화상 센서를 사용하는 화소 독출방법 | |
| CN112866593B (zh) | 一种像素电路和一种红外成像系统 | |
| CN110875004B (zh) | 像素电路 | |
| US8159587B2 (en) | Pixel read circuitry | |
| EP0192784B1 (en) | Liquid crystal display device | |
| US6791612B1 (en) | CMOS image sensor having a pixel array in a wider dynamic range | |
| US6586771B2 (en) | Solid state imaging device having a driver circuit composed of a storage system and a signal generator in the same substrate | |
| EP0577391B1 (en) | Solid state image pickup apparatus | |
| CN111611840B (zh) | 显示设备及其指纹感测方法 | |
| JP3251104B2 (ja) | 固体撮像装置 | |
| JP2000134410A (ja) | イメージセンサー | |
| JP2856034B2 (ja) | 密着型イメージセンサ | |
| US4829485A (en) | Method of reading signals in a charge-storage line sensor in which each storage device is sequentially read and then reset during a subsequent dead time interval | |
| JPH09200614A (ja) | 固体撮像装置 | |
| JPH06326929A (ja) | 画像入力装置 | |
| US8456556B2 (en) | Sensing pixel arrays and sensing devices using the same | |
| US6952226B2 (en) | Stray-insensitive, leakage-independent image sensing with reduced sensitivity to device mismatch and parasitic routing capacitance | |
| JPH10145681A (ja) | 固体撮像装置およびその駆動方法 | |
| JPH0897965A (ja) | 密着型イメージセンサ |