JP2829678B2 - 順方向誤り訂正コード方式 - Google Patents
順方向誤り訂正コード方式Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/17—Burst error correction, e.g. error trapping, Fire codes
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- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】 発明の分野 本発明は、電気通信チャネルによって送信されたデー
タにおける消去を訂正するための順方向誤り訂正コード
の方法とその機構に関する。特に本発明は、データ破損
の主なる原因がスイッチ停滞である広帯域電気通信ネッ
トワークにおいて有用である。
タにおける消去を訂正するための順方向誤り訂正コード
の方法とその機構に関する。特に本発明は、データ破損
の主なる原因がスイッチ停滞である広帯域電気通信ネッ
トワークにおいて有用である。
ネットワークの背景 広帯域電気通信ネットワークでは、ネットワーク機能
に対する色々な利用法の必要条件を満たし、終端間にて
さまざまのチャネルにおいて情報転送を行なうため、移
送プロトコルが使用されている。移送プロトコルにおけ
る一つの問題点として誤り制御がある。通信ネットワー
クが受け入れ不可能な誤り率を示した場合、移送プロト
コルは誤りを検知し、失われた情報を回復しなければな
らない。、移送プロトコルは、スループット、遅延、費
用などの面での条件で無理することなく、許容の信頼性
をもったチャネルであるのが理想的と言える。
に対する色々な利用法の必要条件を満たし、終端間にて
さまざまのチャネルにおいて情報転送を行なうため、移
送プロトコルが使用されている。移送プロトコルにおけ
る一つの問題点として誤り制御がある。通信ネットワー
クが受け入れ不可能な誤り率を示した場合、移送プロト
コルは誤りを検知し、失われた情報を回復しなければな
らない。、移送プロトコルは、スループット、遅延、費
用などの面での条件で無理することなく、許容の信頼性
をもったチャネルであるのが理想的と言える。
チャネルの信頼性を改善するため、現在数種のコーデ
ィング技術が採用されている。「自動繰り返し要求（Au
tomatic Repeat reQuest:ARQ）」システムでは、誤り検
知コードを使用して誤りを検知するよう十分なパリティ
ビットが送信される（参照:P.G.Farrell,“Influence o
f LSI and VLSI Technology on the Design of Error C
orrection Coding Systems,［誤り訂正コード方式の設
計におけるLSI及びVLSI技術の影響］"Proc.IEE,Vol.12
9,Pt.F,No.5,1982年10月など）。しかしながら、破損さ
れたデータは、検知された誤りを訂正するための十分な
情報がパリティビットにないため常に再送信されなけれ
ばならない。再送信回数はチャネルの誤りの分散によっ
て決定されるので、遅延時間には上限がないとも言え
る。
ィング技術が採用されている。「自動繰り返し要求（Au
tomatic Repeat reQuest:ARQ）」システムでは、誤り検
知コードを使用して誤りを検知するよう十分なパリティ
ビットが送信される（参照:P.G.Farrell,“Influence o
f LSI and VLSI Technology on the Design of Error C
orrection Coding Systems,［誤り訂正コード方式の設
計におけるLSI及びVLSI技術の影響］"Proc.IEE,Vol.12
9,Pt.F,No.5,1982年10月など）。しかしながら、破損さ
れたデータは、検知された誤りを訂正するための十分な
情報がパリティビットにないため常に再送信されなけれ
ばならない。再送信回数はチャネルの誤りの分散によっ
て決定されるので、遅延時間には上限がないとも言え
る。
順方向誤り訂正（Forward Error Correction:FEC）コ
ードにおいては、十分に余分のパリティビットが送信さ
れるため、さらに再送信することなく、予期最大量の破
損データを受信器側が訂正することができる。（参照:
R.J.McEliece,“The Theory of Information and Codin
g,"［情報とコーディングの理論］Addison Wesley,197
7;I−S.Hsu,I.Reed,T.Truong,K.Wang,C−S Yeh and L.D
eutch,“The VLSI Implementation of a Reed−Solomon
Encoder Using Berlekamp′s Bit−Serial Multiplier
Algorthm,"［バーレキャンプのビット・シリアル乗数
アルゴリズムを使用したReed−SolomonエンコーダのVLS
I実行］IEEE Transactions on Computers,Vol.33,No.1
0,pp.906−911,1984年10月;H.Shoa,T.Truong,L.Deutch,
J.Yuen and I.Reed,“A VLSI Design of a Reed−Solom
on Decoder,"［Reed−SolomonデコーダのVLSI設計］IEE
E Transaction on Computers,Vol.33,No.10,pp.906−91
1,1984年10月;H.Shoa and I.Reed,“On the VLSI Desig
n of a Reed−Solomon Decoder Using Systolic Array
s,"［収縮アレイを使用したReed−SolomonデコーダのVL
SI設計について］IEEE Transaction on Computers,Vol.
37,No.10,pp.1273−1280,1988年10月など）。FECコード
は、戻りチャネルがない場合、または遅すぎる場合に使
用される。一般的に、FECコードは衛星や遠隔宇宙での
電気通信に使用されている。
ードにおいては、十分に余分のパリティビットが送信さ
れるため、さらに再送信することなく、予期最大量の破
損データを受信器側が訂正することができる。（参照:
R.J.McEliece,“The Theory of Information and Codin
g,"［情報とコーディングの理論］Addison Wesley,197
7;I−S.Hsu,I.Reed,T.Truong,K.Wang,C−S Yeh and L.D
eutch,“The VLSI Implementation of a Reed−Solomon
Encoder Using Berlekamp′s Bit−Serial Multiplier
Algorthm,"［バーレキャンプのビット・シリアル乗数
アルゴリズムを使用したReed−SolomonエンコーダのVLS
I実行］IEEE Transactions on Computers,Vol.33,No.1
0,pp.906−911,1984年10月;H.Shoa,T.Truong,L.Deutch,
J.Yuen and I.Reed,“A VLSI Design of a Reed−Solom
on Decoder,"［Reed−SolomonデコーダのVLSI設計］IEE
E Transaction on Computers,Vol.33,No.10,pp.906−91
1,1984年10月;H.Shoa and I.Reed,“On the VLSI Desig
n of a Reed−Solomon Decoder Using Systolic Array
s,"［収縮アレイを使用したReed−SolomonデコーダのVL
SI設計について］IEEE Transaction on Computers,Vol.
37,No.10,pp.1273−1280,1988年10月など）。FECコード
は、戻りチャネルがない場合、または遅すぎる場合に使
用される。一般的に、FECコードは衛星や遠隔宇宙での
電気通信に使用されている。
また、ARQとFECコード両方の特色を組み合わせたハイ
ブリッドシステムもある。一方のハイブリッドシステム
においては、送信されたパリティビット使用して受信器
が誤り訂正および誤り検知を行なう。受信器は誤り訂正
コード（FECなど）を使用してある程度までの数の誤り
は訂正するが、誤り数が多すぎると受信器は誤り検知コ
ード（ARQなど）を使用して再送信を要求する。もう一
方のハイブリッドシステムでは、元のメッセージはARQ
システムと全く同様に生成されるが、受信器が誤り検知
を実施できる分だけの余分のビットと共に送信される。
しかしながら、再送信が要求された場合、メッセージ全
部を再送信するのではなく、送信器はFECコードからパ
リティビットを送り、失われたデータを受信器側で再構
築できるようにする。
ブリッドシステムもある。一方のハイブリッドシステム
においては、送信されたパリティビット使用して受信器
が誤り訂正および誤り検知を行なう。受信器は誤り訂正
コード（FECなど）を使用してある程度までの数の誤り
は訂正するが、誤り数が多すぎると受信器は誤り検知コ
ード（ARQなど）を使用して再送信を要求する。もう一
方のハイブリッドシステムでは、元のメッセージはARQ
システムと全く同様に生成されるが、受信器が誤り検知
を実施できる分だけの余分のビットと共に送信される。
しかしながら、再送信が要求された場合、メッセージ全
部を再送信するのではなく、送信器はFECコードからパ
リティビットを送り、失われたデータを受信器側で再構
築できるようにする。
現在の商用電気通信およびコンピュータシステムで
は、ARQがほとんど独占的に使用されている。特に、電
話チャネルは可変容量を有しているためEFCでは非能率
的であり、または信頼できない。さらに、現存するFEC
アルゴリズムは非常に複雑であるため、FECでは遅すぎ
る、または高価になり過ぎる傾向がある。
は、ARQがほとんど独占的に使用されている。特に、電
話チャネルは可変容量を有しているためEFCでは非能率
的であり、または信頼できない。さらに、現存するFEC
アルゴリズムは非常に複雑であるため、FECでは遅すぎ
る、または高価になり過ぎる傾向がある。
しかしながら、ARQ訂正コードは概して広帯域ネット
ワークでの使用に適していない。具体的に言うと、ビデ
オ送信のような実時間使用の際に、絶対確実な終端間遅
延が必要である。つまり、人間の反応時間、一般的には
50msから500msが必要になる。5000キロメートルの大陸
横断リンクにおける約25msから50msの一方向通信遅延
は、必要な再送信数が受け入れ可能範囲を越えるような
遅延を引き起こすため、単にARQのみを使用することは
できない。
ワークでの使用に適していない。具体的に言うと、ビデ
オ送信のような実時間使用の際に、絶対確実な終端間遅
延が必要である。つまり、人間の反応時間、一般的には
50msから500msが必要になる。5000キロメートルの大陸
横断リンクにおける約25msから50msの一方向通信遅延
は、必要な再送信数が受け入れ可能範囲を越えるような
遅延を引き起こすため、単にARQのみを使用することは
できない。
広帯域ネットワークでARQを使う際のもう一つの難点
は、帯域幅が増加するに従いARQに必要なハードウェア
が急速に増大して行くという点である。
は、帯域幅が増加するに従いARQに必要なハードウェア
が急速に増大して行くという点である。
広帯域ネットワークにおけるARQでのさらにの問題は
マルチキャスティングの方法に関する。マルチキャステ
ィングの方法では、データは１つのソースから特定数の
複数の受信器に送信されるが、マルチキャスティング・
システムでは受信器数が多いため、ARQは大幅な性能低
下を起こす。再送信数は受信器数によって決定されるの
で、低い誤り率にも関わらず待ち時間が大きくなる。ま
た、送信されたデータのブロックは、マルチキャスティ
ング・グループ全体からアック（肯定または否定）を受
けるまで送信器から削除できないため、送信器の複雑さ
は受信器数と比例していると言える。
マルチキャスティングの方法に関する。マルチキャステ
ィングの方法では、データは１つのソースから特定数の
複数の受信器に送信されるが、マルチキャスティング・
システムでは受信器数が多いため、ARQは大幅な性能低
下を起こす。再送信数は受信器数によって決定されるの
で、低い誤り率にも関わらず待ち時間が大きくなる。ま
た、送信されたデータのブロックは、マルチキャスティ
ング・グループ全体からアック（肯定または否定）を受
けるまで送信器から削除できないため、送信器の複雑さ
は受信器数と比例していると言える。
広帯域ネットワークでは、FECはARQよりも効率が高
い。FEC符号化（encoding）およびデコーディング遅延
は通信時間と比較して小さくしたままにできる。具体的
には、FECは一方向通信のみで最大の待ち時間を有する
ということになる。さらに、ARQとは対照的に、FECは誤
りを常にデコードし訂正しようとし、それによって送信
されたデータをソースで記憶・管理する必要性が削減さ
れる。故に、ARQと比較して、FECは広帯域マルチキャス
ティングよる送信に、より望ましい形態である。さら
に、FECハードウェアは、高ビット率でARQハードウェア
ほど複雑になる必要がない。
い。FEC符号化（encoding）およびデコーディング遅延
は通信時間と比較して小さくしたままにできる。具体的
には、FECは一方向通信のみで最大の待ち時間を有する
ということになる。さらに、ARQとは対照的に、FECは誤
りを常にデコードし訂正しようとし、それによって送信
されたデータをソースで記憶・管理する必要性が削減さ
れる。故に、ARQと比較して、FECは広帯域マルチキャス
ティングよる送信に、より望ましい形態である。さら
に、FECハードウェアは、高ビット率でARQハードウェア
ほど複雑になる必要がない。
現在入手できる高性能で待ち時間の少ないFECコード
は計算上たいへん複雑になっている。例えば、Reed−So
lomon（RS）巡回ワード誤り訂正コードはつい最近にな
ってようやく１秒間に100メガビットの速度で実行でき
るVLSIチップ１枚で使用されるようになった。
は計算上たいへん複雑になっている。例えば、Reed−So
lomon（RS）巡回ワード誤り訂正コードはつい最近にな
ってようやく１秒間に100メガビットの速度で実行でき
るVLSIチップ１枚で使用されるようになった。
その他のFECコードは（参照:M.O.Rabin,“Efficient
Dispersal of Information for Securiry,Load Balanci
ng,and Fault Tolerance,"［保護、ロードバランス、お
よび故障許容の情報の効率的分散］Journal of the AC
M,Vol.36,No.2,pp335−348,1989年４月など）さまざま
な欠点があり、例えば、元のデータが明確な形態で送信
されず、コードが計算上複雑なため遅く、また実施が困
難である。
Dispersal of Information for Securiry,Load Balanci
ng,and Fault Tolerance,"［保護、ロードバランス、お
よび故障許容の情報の効率的分散］Journal of the AC
M,Vol.36,No.2,pp335−348,1989年４月など）さまざま
な欠点があり、例えば、元のデータが明確な形態で送信
されず、コードが計算上複雑なため遅く、また実施が困
難である。
上記の見解により、未発明の目的は、既存のFECコー
ドよりも計算上単純なFECコードを提供することにあ
る。さらに本発明のもう一つの目的は広帯域ネットワー
クで使用されるのに適したRSコードの単純化バージョン
を提供することにある。
ドよりも計算上単純なFECコードを提供することにあ
る。さらに本発明のもう一つの目的は広帯域ネットワー
クで使用されるのに適したRSコードの単純化バージョン
を提供することにある。
既存の電気通信ネットワークでは、リンク誤りの特性
はインパルス雑音（例えば電話の銅線近辺での落雷な
ど）に強く影響され、誤りはランダムな時間に起こり、
ランダムな持続時間のバーストで起こる。広帯域ネット
ワークでは光ファイバ送信設備が使用され、この種の誤
りが頻繁に起こらないようになっている。むしろ、広帯
域ネットワークでは多くの誤りはネットワークスイッチ
の停滞が原因になっている。広帯域ネットワークでは、
データはセル内に編成され、一連のスイッチを経てソー
スから行先へ道筋に従って発送される。もしスイッチが
道筋を決定できなかったりセルを緩衝できない場合は、
そのセルは損失となってしまう。故に、広帯域ネットワ
ークで起こる誤りは、一つまたはそれ以上のセルからな
るバースト消去の形態になっている。この特質により広
帯域ネットワークで使用されるFECコードは、誤りの位
置が既知となるような方法でデータが送信されているた
め、大きく単純化される。
はインパルス雑音（例えば電話の銅線近辺での落雷な
ど）に強く影響され、誤りはランダムな時間に起こり、
ランダムな持続時間のバーストで起こる。広帯域ネット
ワークでは光ファイバ送信設備が使用され、この種の誤
りが頻繁に起こらないようになっている。むしろ、広帯
域ネットワークでは多くの誤りはネットワークスイッチ
の停滞が原因になっている。広帯域ネットワークでは、
データはセル内に編成され、一連のスイッチを経てソー
スから行先へ道筋に従って発送される。もしスイッチが
道筋を決定できなかったりセルを緩衝できない場合は、
そのセルは損失となってしまう。故に、広帯域ネットワ
ークで起こる誤りは、一つまたはそれ以上のセルからな
るバースト消去の形態になっている。この特質により広
帯域ネットワークで使用されるFECコードは、誤りの位
置が既知となるような方法でデータが送信されているた
め、大きく単純化される。
コーディングの理論では、誤りとは位置が未知で、未
知の値の破損したビットまたは記号であると定義されて
いる。また、消去とは、位置が既知であり、未知の値の
破損したビットまたは記号であると定義されている。こ
れに示されるように、広帯域ネットワークにおけるスイ
ッチ停滞による損失は、消去のカテゴリーに入る。
知の値の破損したビットまたは記号であると定義されて
いる。また、消去とは、位置が既知であり、未知の値の
破損したビットまたは記号であると定義されている。こ
れに示されるように、広帯域ネットワークにおけるスイ
ッチ停滞による損失は、消去のカテゴリーに入る。
従って、本発明のもう一つの目的は、送信されたデー
タにおいて消去を訂正できる非常に単純なFECコードを
提供することにある。さらに、広帯域ネットワークにお
いて消去訂正に使用できるFECコードを提供することも
本発明の目的である。
タにおいて消去を訂正できる非常に単純なFECコードを
提供することにある。さらに、広帯域ネットワークにお
いて消去訂正に使用できるFECコードを提供することも
本発明の目的である。
発明のまとめ 本発明によれば、データは、ｎ個のｍ−bit記号
（「シンボル」ともいうが、以下明細書では「記号」と
いう用語にする）からなるコードワードの形で、送信器
から受信器へ送信チャネル経由で送信される。送信され
るコードワードにおけるｎ個の記号で、ｋは既知情報記
号、ｈはパリティ記号で、これらは消去訂正に使用され
る。
（「シンボル」ともいうが、以下明細書では「記号」と
いう用語にする）からなるコードワードの形で、送信器
から受信器へ送信チャネル経由で送信される。送信され
るコードワードにおけるｎ個の記号で、ｋは既知情報記
号、ｈはパリティ記号で、これらは消去訂正に使用され
る。
コードワードにおける記号は2m整数要素の閉じたフィ
ールドから選ばれる。フィールドは、加算や乗算の数学
的操作に関して閉じており、それは加算や乗算を使用し
フィールドから２つの整数を組み合わせると、そのフィ
ールド内にもう一つの整数を作る結果になるということ
である。例証的には、整数のフィールドとはガロアフィ
ールドまたはモジューラー演算に従う整数のフィールド
である。
ールドから選ばれる。フィールドは、加算や乗算の数学
的操作に関して閉じており、それは加算や乗算を使用し
フィールドから２つの整数を組み合わせると、そのフィ
ールド内にもう一つの整数を作る結果になるということ
である。例証的には、整数のフィールドとはガロアフィ
ールドまたはモジューラー演算に従う整数のフィールド
である。
送信されるｎ個の記号のコードワードにおけるｈパリ
ティ記号を決定するには、送信器にあるエンコーダ回路
が、ｋ既知情報記号およびｈ未知パリティ記号を使って
ｈの連立線形代数的方程式のシステムを作りだす。次
に、エンコーダはｈパリティ記号の方程式を解き、ｋ情
報記号およびｈパリティ記号からなるｎ個の記号コード
ワードがエンコーダから受信器に送信される。
ティ記号を決定するには、送信器にあるエンコーダ回路
が、ｋ既知情報記号およびｈ未知パリティ記号を使って
ｈの連立線形代数的方程式のシステムを作りだす。次
に、エンコーダはｈパリティ記号の方程式を解き、ｋ情
報記号およびｈパリティ記号からなるｎ個の記号コード
ワードがエンコーダから受信器に送信される。
受信器側では、ｎの記号コードワードが受信される。
本発明のコーディング技術は、正しく受信された記号を
使用し、受信されたコードワードにおいてｈまでの記号
消去を訂正するのに使用できる。これは、正しく受信さ
れた記号およびｈ個までの記号消去についての線形代数
的方程式のシステムを形成し、ｈの消去の値を決定する
ため方程式を解くデコーダ回路によって成される。
本発明のコーディング技術は、正しく受信された記号を
使用し、受信されたコードワードにおいてｈまでの記号
消去を訂正するのに使用できる。これは、正しく受信さ
れた記号およびｈ個までの記号消去についての線形代数
的方程式のシステムを形成し、ｈの消去の値を決定する
ため方程式を解くデコーダ回路によって成される。
この同一の回路はエンコーダとして、そしてデコーダ
として使用できる。例証的には、この回路は、わずか３
つの基本的セルを使用した低複雑性収縮チップアーキテ
クチャからなる。この回路は１μCMOSで１秒間に１ギガ
ビット以上のスループットの能力を有する。これとは対
照的に、既存のReed−Solomonコードは、はるかに多く
のセル数を必要とするもっと複雑なコーディング回路を
使用している。
として使用できる。例証的には、この回路は、わずか３
つの基本的セルを使用した低複雑性収縮チップアーキテ
クチャからなる。この回路は１μCMOSで１秒間に１ギガ
ビット以上のスループットの能力を有する。これとは対
照的に、既存のReed−Solomonコードは、はるかに多く
のセル数を必要とするもっと複雑なコーディング回路を
使用している。
本発明のFECコードは高い適応性がある。仮にｎ＜2m
であるとすると、ｈおよびｎはほとんど任意に変化す
る。ブロックサイズ（換言すればコードワードサイズ
ｎ）を増加させるためエンコーダおよびデコーダにおけ
る余分なハードウェアを必要としない。しかしながら、
必要なハードウェアのサイズはｈと共に二次式的に増加
していく。
であるとすると、ｈおよびｎはほとんど任意に変化す
る。ブロックサイズ（換言すればコードワードサイズ
ｎ）を増加させるためエンコーダおよびデコーダにおけ
る余分なハードウェアを必要としない。しかしながら、
必要なハードウェアのサイズはｈと共に二次式的に増加
していく。
本発明のFECコードは低冗長度で非常に能率的に作動
する。冗長度とはパリティ記号と情報記号の比率であ
る。光ファイバ広帯域ネットワークはほんのわずかの誤
りしか起こさないため、本発明のコードはこの用途に非
常に適している。
する。冗長度とはパリティ記号と情報記号の比率であ
る。光ファイバ広帯域ネットワークはほんのわずかの誤
りしか起こさないため、本発明のコードはこの用途に非
常に適している。
一言で述べるならば、本発明は非常に単純なFECコー
ドであるため非常に単純なハードウェアしか必要ではな
く、特に広帯域ネットワークで有用であると言うことが
できる。
ドであるため非常に単純なハードウェアしか必要ではな
く、特に広帯域ネットワークで有用であると言うことが
できる。
本発明のコード構成の基本をモジュラー演算を使った
下記の例で説明できる。この例ではｎ＝７記号に、ｋ＝
４既知情報記号およびｈ＝３パリティ記号を使用してい
る。故に、送信されるコードワードは ｃ＝（a,b,c,d,e,f,g） （１） の形態となり、そのa,b,cはパリティ記号、そしてd,e,
f,gは既知情報記号である。この記号a,b,c,d,e,fおよび
ｇはmod7演算に従う８個の整数のフィールド（例えば、
0,1,2,3,4,5,6,7）より選ばれる。
下記の例で説明できる。この例ではｎ＝７記号に、ｋ＝
４既知情報記号およびｈ＝３パリティ記号を使用してい
る。故に、送信されるコードワードは ｃ＝（a,b,c,d,e,f,g） （１） の形態となり、そのa,b,cはパリティ記号、そしてd,e,
f,gは既知情報記号である。この記号a,b,c,d,e,fおよび
ｇはmod7演算に従う８個の整数のフィールド（例えば、
0,1,2,3,4,5,6,7）より選ばれる。
次の、mod7演算システムにおける７つの整変数（ａ−
ｇ）を伴った３つの連立方程式一式について考えてみよ
う： ａ＋ｃ＋ｅ＋ｇ＝0 mod7 ｂ＋ｃ＋ｆ＋ｇ＝0 mod7 （２） ｄ＋ｅ＋ｆ＋ｇ＝0 mod7 記号a,b,c,d,e,f,gの内４つが既知である場合、残りの
３つの記号について固有の解決法があるように方程式が
選ばれた。これらの方程式は、既知情報記号からコード
ワードのパリティ記号を決定するためエンコーダ回路に
よって使用することも可能である。仮にｋの既知情報記
号がｄ＝4,e＝3,f＝2,およびｇ＝５であった場合、上記
の方程式のシステムはエンコーダ回路で解かれ、ａ＝6,
b＝0,c＝０となる。よって、送られたコードワードは次
のようになる。
ｇ）を伴った３つの連立方程式一式について考えてみよ
う： ａ＋ｃ＋ｅ＋ｇ＝0 mod7 ｂ＋ｃ＋ｆ＋ｇ＝0 mod7 （２） ｄ＋ｅ＋ｆ＋ｇ＝0 mod7 記号a,b,c,d,e,f,gの内４つが既知である場合、残りの
３つの記号について固有の解決法があるように方程式が
選ばれた。これらの方程式は、既知情報記号からコード
ワードのパリティ記号を決定するためエンコーダ回路に
よって使用することも可能である。仮にｋの既知情報記
号がｄ＝4,e＝3,f＝2,およびｇ＝５であった場合、上記
の方程式のシステムはエンコーダ回路で解かれ、ａ＝6,
b＝0,c＝０となる。よって、送られたコードワードは次
のようになる。
Ｃ＝（6,0,0,4,3,2,5） （３） では、送信においてｈ＝３消去が起こり、デコーダで受
信されたコードワードが下記のようになったと仮定しよ
う。
信されたコードワードが下記のようになったと仮定しよ
う。
Ｃ＝（a,0,0,d,3,2,g） （４） コードワードＣ全体を再構築するため、デコーダ回路は
方程式（２）一式を下記のように使用することができ
る： ａ＋３＋ｇ ＝0 mod7 ２＋ｇ ＝0 mod7 （５） ｄ＋３＋２＋ｇ ＝0 mod7 デコーダ回路はａ＝6,d＝4,g＝５を得るためこれらの方
程式を解き、それによって全てのコードワードが送信さ
れたものと全く同様に再構成される。
方程式（２）一式を下記のように使用することができ
る： ａ＋３＋ｇ ＝0 mod7 ２＋ｇ ＝0 mod7 （５） ｄ＋３＋２＋ｇ ＝0 mod7 デコーダ回路はａ＝6,d＝4,g＝５を得るためこれらの方
程式を解き、それによって全てのコードワードが送信さ
れたものと全く同様に再構成される。
図の簡単な説明 図１は、本発明の具体的な形態に従いFECコードを使
用した通信チャネルを概略的に表したものである。
用した通信チャネルを概略的に表したものである。
図２は、本発明のFECコードを実行するためのセルの
配列の形態でのエンコーダ／デコーダ回路を概略的に表
したものである。
配列の形態でのエンコーダ／デコーダ回路を概略的に表
したものである。
図３、図４および図５は、図２のエンコーダ／デコー
ダ回路を使用したセルを表したものである。
ダ回路を使用したセルを表したものである。
図６は、本発明のFECコードの広帯域ネットワークに
おける使用を表したものである。
おける使用を表したものである。
発明の詳細な説明 発明の詳細な説明は次の副セクションに分かれてい
る。副セクションＡは本発明のFECコーディング技術の
概括的な数学的説明であり、副セクションＢは本発明の
FECコーディング技術の実施例をあげ、副セクションＣ
は本発明のFECコーディング技術を実行するために使用
できるエンコーダ／デコーダ回路を説明、そして副セク
ションＤは本発明のこのコーディング技術が広帯域ネッ
トワークでどのように使用されるかを示している。
る。副セクションＡは本発明のFECコーディング技術の
概括的な数学的説明であり、副セクションＢは本発明の
FECコーディング技術の実施例をあげ、副セクションＣ
は本発明のFECコーディング技術を実行するために使用
できるエンコーダ／デコーダ回路を説明、そして副セク
ションＤは本発明のこのコーディング技術が広帯域ネッ
トワークでどのように使用されるかを示している。
A.コードの数学的説明 図１は電気通信チャネル10を概略的に示している。こ
のチャネルには送信器12、光ファイバケーブルのような
通信媒体14、そして受信器16がある。送信器12は、FEC
コードを使用して送信されるデータを符号化するエンコ
ーダ17を含んでいる。データは送信器から受信器にブロ
ックまたはコードワードの形で送信される。各コードワ
ードは情報記号およびパリティ記号の両方をもってい
る。エンコーダ17は、各コードワードの情報記号を使用
してパリティ記号を構成する。受信器16が符号化（enco
de）されたコードワードを受信した場合、デコーダ19は
正しく受信された情報とパリティ記号を使用して送信さ
れたコードワードにおける消去を訂正する。パリティ記
号を決定するためエンコーダで使用され、また消去を訂
正するためデコーダで使用されたコードを下記に詳しく
説明する。
のチャネルには送信器12、光ファイバケーブルのような
通信媒体14、そして受信器16がある。送信器12は、FEC
コードを使用して送信されるデータを符号化するエンコ
ーダ17を含んでいる。データは送信器から受信器にブロ
ックまたはコードワードの形で送信される。各コードワ
ードは情報記号およびパリティ記号の両方をもってい
る。エンコーダ17は、各コードワードの情報記号を使用
してパリティ記号を構成する。受信器16が符号化（enco
de）されたコードワードを受信した場合、デコーダ19は
正しく受信された情報とパリティ記号を使用して送信さ
れたコードワードにおける消去を訂正する。パリティ記
号を決定するためエンコーダで使用され、また消去を訂
正するためデコーダで使用されたコードを下記に詳しく
説明する。
ｎのｍ−bit記号からなるコードワードＣを考えてみ
よう： Ｃ＝（cn-1，cn-2，…，c0） （６） コードワードで使用できる全ての記号はガロアフィー
ルドGF（2m）のような整数のフィールドから選ばれる。
ガロアフィールドとは、ある演算規則に従うフィールド
または一式の整数である。特に、ガロアフィールドは加
算および乗算のようなある操作に関して閉じられてお
り、これらの内の一つの操作を使用して２つのフィール
ド要素が組み合わされた場合、３つ目のフィールド要素
が生じる。このコードワードは、コードワードの記号を
使って形成された多項式の係数で、ｎ度の多項式によっ
て数学的に表現することができる。
よう： Ｃ＝（cn-1，cn-2，…，c0） （６） コードワードで使用できる全ての記号はガロアフィー
ルドGF（2m）のような整数のフィールドから選ばれる。
ガロアフィールドとは、ある演算規則に従うフィールド
または一式の整数である。特に、ガロアフィールドは加
算および乗算のようなある操作に関して閉じられてお
り、これらの内の一つの操作を使用して２つのフィール
ド要素が組み合わされた場合、３つ目のフィールド要素
が生じる。このコードワードは、コードワードの記号を
使って形成された多項式の係数で、ｎ度の多項式によっ
て数学的に表現することができる。
Ｃ（ｘ）＝cn-1xn-1＋cn-2xn-2＋…＋c0 （７） ｋ情報記号（k*m bits）およびｈパリティ記号（h*m
bits）を送信したい。コードワードにおいて送られた記
号の総数は： ｎ＝ｈ＋ｋ （８） 有効なコードワードは： ｎ＜2m （９） 本発明のコードはｅまでの消去を訂正することがで
き、また下記の条件でさらにｄの追加の誤りを検知する
ことができる： ｈ≦ｄ＋ｅ （10） コードワードＣ（ｘ）は、下記の構成規則を使用し
て、ｈ度の生成多項式ｇ（ｘ）により分割できるｎ度の
多項式となるよう構成される： ｇ（ｘ）＝（ｘ−a1）（ｘ−a2）…（ｘ−ah） （11） この式における各ajはGF（2m）の2m要素の一つである。
bits）を送信したい。コードワードにおいて送られた記
号の総数は： ｎ＝ｈ＋ｋ （８） 有効なコードワードは： ｎ＜2m （９） 本発明のコードはｅまでの消去を訂正することがで
き、また下記の条件でさらにｄの追加の誤りを検知する
ことができる： ｈ≦ｄ＋ｅ （10） コードワードＣ（ｘ）は、下記の構成規則を使用し
て、ｈ度の生成多項式ｇ（ｘ）により分割できるｎ度の
多項式となるよう構成される： ｇ（ｘ）＝（ｘ−a1）（ｘ−a2）…（ｘ−ah） （11） この式における各ajはGF（2m）の2m要素の一つである。
送信される情報Ｉはｋのｍ−bit記号からなってい
る： Ｉ＝（Ik-1，Ik-2，…I0） （12） これはｋ度の多項式で表現することもできる： Ｉ（ｘ）＝Ik-1xk-1＋Ik-2xk-2＋…＋I0 （13） このコードワード最下位のｋ記号がｋ情報記号と同等
にされたとすると： Ｃ（ｘ）＝cn-1xn-1＋cn-2xn-2＋…＋ckxk＋Ik-1xk-1＋
Ik-2xk-2＋…I0 （14） 残りのｈ記号cn-1，cn-2，…ck（換言すればコードワ
ードのパリティ）は確実にｇ（ｘ）がＣ（ｘ）を分割す
るように選ばれる。方程式11から次のことが分かる： Ｃ（ｘ）＝0 for x＝a1,x＝a2，…,x＝ah （15） 故に、確実にｇ（ｘ）がＣ（ｘ）を分割するようにす
るには、下記のｈ方程式が真でなければならない： ０＝cn-1a1(n-1)＋cn-2a1(n-2)…＋cka1k＋Ik-1a1(k-1)
＋Ik-2a1(K-2)…＋I0a1(0) … ０＝cn-1a2(n-1)＋cn-2a2(n-2)…＋cka2k＋Ik-1a2(k-1)
＋I…k-2a2(K-2)…＋I0a2(0) （16） ０＝cn-1ah(n-1)＋cn-2ah(n-2)…＋ckahk＋Ik-1ah(k-1)
＋Ik-2ah(K-2)…＋I0ah(0) これは、ガロアフィールド演算システムにおける、ｎ
の項とｈの未知を有するｈ連立線形代数的方程式の一式
である。この方程式を固有に解くことによってｈ未知記
号（cn-1，cn-2，…cx）が分かる。これらのこれまで未
知であったパリティ記号が決定される際、コードワード
全てを遠隔の受信器に送信することができる。
る： Ｉ＝（Ik-1，Ik-2，…I0） （12） これはｋ度の多項式で表現することもできる： Ｉ（ｘ）＝Ik-1xk-1＋Ik-2xk-2＋…＋I0 （13） このコードワード最下位のｋ記号がｋ情報記号と同等
にされたとすると： Ｃ（ｘ）＝cn-1xn-1＋cn-2xn-2＋…＋ckxk＋Ik-1xk-1＋
Ik-2xk-2＋…I0 （14） 残りのｈ記号cn-1，cn-2，…ck（換言すればコードワ
ードのパリティ）は確実にｇ（ｘ）がＣ（ｘ）を分割す
るように選ばれる。方程式11から次のことが分かる： Ｃ（ｘ）＝0 for x＝a1,x＝a2，…,x＝ah （15） 故に、確実にｇ（ｘ）がＣ（ｘ）を分割するようにす
るには、下記のｈ方程式が真でなければならない： ０＝cn-1a1(n-1)＋cn-2a1(n-2)…＋cka1k＋Ik-1a1(k-1)
＋Ik-2a1(K-2)…＋I0a1(0) … ０＝cn-1a2(n-1)＋cn-2a2(n-2)…＋cka2k＋Ik-1a2(k-1)
＋I…k-2a2(K-2)…＋I0a2(0) （16） ０＝cn-1ah(n-1)＋cn-2ah(n-2)…＋ckahk＋Ik-1ah(k-1)
＋Ik-2ah(K-2)…＋I0ah(0) これは、ガロアフィールド演算システムにおける、ｎ
の項とｈの未知を有するｈ連立線形代数的方程式の一式
である。この方程式を固有に解くことによってｈ未知記
号（cn-1，cn-2，…cx）が分かる。これらのこれまで未
知であったパリティ記号が決定される際、コードワード
全てを遠隔の受信器に送信することができる。
連立方程式を解く方法の一つとして行列処理がある。
ここでは上記のｈ連立方程式は下記の行列（ｈ−matri
x）で表されている。
ここでは上記のｈ連立方程式は下記の行列（ｈ−matri
x）で表されている。
［a1(n-1) a1(n-2) a1k x1］ ［a2(n-1) a2(n-2) a2k x2］ ［… ］ （17） ［ah(n-1) ah(n-2) ahk xh］ そこではxj＝Ik-1aj(k-1)＋Ik-2aj(k-2)＋…＋I0a
j(0) 生じたコードワードが送信され、そして（最高）ｈ個
までの記号が失われたとした場合、その位置が分かって
いればミッシング記号を埋めることが可能である。仮に
その未知の記号が変数で表されている場合、エンコーダ
で行なわれるのと同様に（最高）ｈ個までの連立方程式
を構成し解くことができる。故に、デコーディングの場
合、未知はコードワードにおいて異なる位置にあるとい
うこと以外はアルゴリズムの符号化（encoding）とデコ
ーディングアルゴリズムは全く同一である。よって、ｈ
個の消去より数が少ないという条件であれば、全ての消
去は再構築が可能である。
j(0) 生じたコードワードが送信され、そして（最高）ｈ個
までの記号が失われたとした場合、その位置が分かって
いればミッシング記号を埋めることが可能である。仮に
その未知の記号が変数で表されている場合、エンコーダ
で行なわれるのと同様に（最高）ｈ個までの連立方程式
を構成し解くことができる。故に、デコーディングの場
合、未知はコードワードにおいて異なる位置にあるとい
うこと以外はアルゴリズムの符号化（encoding）とデコ
ーディングアルゴリズムは全く同一である。よって、ｈ
個の消去より数が少ないという条件であれば、全ての消
去は再構築が可能である。
B.実施例 ｈ＝3,k＝4,n＝７そしてｍ＝４としよう（これらは方
程式（８）および（９）に従う）。これは、記号ごとに
３ビットである７記号ブロックコードである。これはブ
ロックにつき３個のミッシング記号を訂正することがで
き、ユーザ情報の４個の記号を有する。この情報は右４
個の記号を、そしてパリティは左３個の記号を占める。
程式（８）および（９）に従う）。これは、記号ごとに
３ビットである７記号ブロックコードである。これはブ
ロックにつき３個のミッシング記号を訂正することがで
き、ユーザ情報の４個の記号を有する。この情報は右４
個の記号を、そしてパリティは左３個の記号を占める。
上記に示されたように、コードワードを形成するため
に使用できる全ての記号は固有のフィールド中の整数か
ら選ばれる。
に使用できる全ての記号は固有のフィールド中の整数か
ら選ばれる。
本実施例では、a3＝ａ＋１を基本として使用してフィ
ールド要素を定義してみよう（参考:R.J.McEliece,“Th
e Theory of Information and Coding,"［情報およびコ
ーディングの理論］Addison Wesley,1977年など）。故
に、フィールドの８つの要素とは下記のものである： a0＝001 a1＝010 a2＝100 a3＝011 （18） a4＝110 a5＝111 a6＝101 a7＝000 フィールド要素（記号）は、２進コード表示またはフ
ィールド要素ａの累乗を用いて表現できる。「累乗表
現」を用いて（ここでajは累乗ｊで表現されている）、
フィールドにおける加算と乗算は表19および表20にそれ
ぞれ定義されている。（ゼロ要素７は基本要素の累乗で
はないが、基本要素のように扱われていることに注
意。） ここで送信器（図１参照）に送信したい情報（Ｉ）を与
えて、下記のようにするとしよう： Ｉ＝（6,5,7,1） （21） 未知のコード記号はcn-1＝t,cn-2＝ｓおよびcn-h＝ｒと
しよう。生成多項式は次の式で定義される： ｇ（ｘ）＝（ｘ−１）*（ｘ−２）*（ｘ−３） （22） 方程式15から下記のことが分かる： Ｃ（ｘ）＝0 for x＝1,x＝２およびｘ＝３ （23） 未知のパリティ記号t,s,rは次の方程式（16）一式か
ら導くことができる： ０＝t.（61）＋s.（51）＋r.（41）＋6.（31）＋5.
（21）＋7.（11）＋1.（01） （24） ０＝t.（62）＋s.（52）＋r.（42）＋6.（32）＋5.
（22）＋7.（12）＋1.（02） ０＝t.（63）＋s.（53）＋r.（43）＋6.（33）＋5.
（23）＋7.（13）＋1.（03） よって下記のようになる： ０＝t.（６）＋s.（５）＋r.（４）＋6.（３）＋5.
（２）＋7.（１）＋1.（０） （25） ０＝t.（５）＋s.（３）＋r.（１）＋6.（６）＋5.
（４）＋7.（２）＋1.（０） ０＝t.（４）＋s.（１）＋r.（５）＋6.（２）＋5.
（６）＋7.（３）＋1.（０） ３個の未知のパリティ記号は次の行列に行列処理を応
用することで知ることができる。
ールド要素を定義してみよう（参考:R.J.McEliece,“Th
e Theory of Information and Coding,"［情報およびコ
ーディングの理論］Addison Wesley,1977年など）。故
に、フィールドの８つの要素とは下記のものである： a0＝001 a1＝010 a2＝100 a3＝011 （18） a4＝110 a5＝111 a6＝101 a7＝000 フィールド要素（記号）は、２進コード表示またはフ
ィールド要素ａの累乗を用いて表現できる。「累乗表
現」を用いて（ここでajは累乗ｊで表現されている）、
フィールドにおける加算と乗算は表19および表20にそれ
ぞれ定義されている。（ゼロ要素７は基本要素の累乗で
はないが、基本要素のように扱われていることに注
意。） ここで送信器（図１参照）に送信したい情報（Ｉ）を与
えて、下記のようにするとしよう： Ｉ＝（6,5,7,1） （21） 未知のコード記号はcn-1＝t,cn-2＝ｓおよびcn-h＝ｒと
しよう。生成多項式は次の式で定義される： ｇ（ｘ）＝（ｘ−１）*（ｘ−２）*（ｘ−３） （22） 方程式15から下記のことが分かる： Ｃ（ｘ）＝0 for x＝1,x＝２およびｘ＝３ （23） 未知のパリティ記号t,s,rは次の方程式（16）一式か
ら導くことができる： ０＝t.（61）＋s.（51）＋r.（41）＋6.（31）＋5.
（21）＋7.（11）＋1.（01） （24） ０＝t.（62）＋s.（52）＋r.（42）＋6.（32）＋5.
（22）＋7.（12）＋1.（02） ０＝t.（63）＋s.（53）＋r.（43）＋6.（33）＋5.
（23）＋7.（13）＋1.（03） よって下記のようになる： ０＝t.（６）＋s.（５）＋r.（４）＋6.（３）＋5.
（２）＋7.（１）＋1.（０） （25） ０＝t.（５）＋s.（３）＋r.（１）＋6.（６）＋5.
（４）＋7.（２）＋1.（０） ０＝t.（４）＋s.（１）＋r.（５）＋6.（２）＋5.
（６）＋7.（３）＋1.（０） ３個の未知のパリティ記号は次の行列に行列処理を応
用することで知ることができる。
［654（２＋０＋７＋１）］ ［531（５＋２＋７＋１）］ （26） ［415（１＋４＋７＋１）］ これらの３つの連立方程式を解く固有の方法は:t＝1,
s＝６およびｒ＝７である。つまり、コードワードは下
記のようになる： Ｃ＝（1,6,7,6,5,7,1） （27） そしてこのコードワードは、デコーダを有する受信器
に送信される（図１参照）。デコーダは７個の記号のう
ちのどれでも３個までの消去を訂正することができる。
３個の消去を“f"で表したとすると下記のようになる： C*＝（1,6,7,f,5,f,f,） （28） 受信器は３つの未知について３つの連立方程式を生成
する。仮にc*3＝ｗ、c*1＝ｖおよびc*0＝ｕとすると下
記のようになる： ０＝1.（６）＋6.（５）＋7.（４）＋w.（３）＋5.
（２）＋v.（１）＋u.（０） ０＝1.（５）＋6.（３）＋7.（１）＋w.（６）＋5.
（４）＋v.（２）＋u.（０） （29） ０＝1.（４）＋6.（１）＋7.（５）＋w.（２）＋5.
（６）＋v.（３）＋u.（０） ３個の未知記号は、次の行列に行列処理技術を応用し
て知ることができる。
s＝６およびｒ＝７である。つまり、コードワードは下
記のようになる： Ｃ＝（1,6,7,6,5,7,1） （27） そしてこのコードワードは、デコーダを有する受信器
に送信される（図１参照）。デコーダは７個の記号のう
ちのどれでも３個までの消去を訂正することができる。
３個の消去を“f"で表したとすると下記のようになる： C*＝（1,6,7,f,5,f,f,） （28） 受信器は３つの未知について３つの連立方程式を生成
する。仮にc*3＝ｗ、c*1＝ｖおよびc*0＝ｕとすると下
記のようになる： ０＝1.（６）＋6.（５）＋7.（４）＋w.（３）＋5.
（２）＋v.（１）＋u.（０） ０＝1.（５）＋6.（３）＋7.（１）＋w.（６）＋5.
（４）＋v.（２）＋u.（０） （29） ０＝1.（４）＋6.（１）＋7.（５）＋w.（２）＋5.
（６）＋v.（３）＋u.（０） ３個の未知記号は、次の行列に行列処理技術を応用し
て知ることができる。
［310（０＋４＋７＋０）］ ［620（６＋２＋７＋２）］ （30） ［230（５＋０＋７＋４）］ 固有の解決法はｗ＝６、ｖ＝７およびｕ＝１であるか
ら、再構築されたコードワードは下記のように送られた
ときと全く同じになる。
ら、再構築されたコードワードは下記のように送られた
ときと全く同じになる。
Ｃ＝（1,6,7,6,5,7,1） （31） C.FECコーダ／デコーダのハードウェアの実現 図１のエンコーダ17およびデコーダ19のアーキテクチ
ャは同一である。どちらの場合もｎ記号のコードワード
Ｃが構成され（または再構成され）、（最高）ｈ個まで
の記号が未知である。
ャは同一である。どちらの場合もｎ記号のコードワード
Ｃが構成され（または再構成され）、（最高）ｈ個まで
の記号が未知である。
図２はエンコーダ／デコーダ回路のアーキテクチャを
示している。エンコーダ／デコーダ回路30は３つの機能
的部分に分割されている。「入力累積部（LAS）」50は
セル52から形成され、コードワードのｎの入力記号を、
最下位記号から始めて、回線51を経て、順次に受け取
る。未知記号は余分のビットでマークが付けられる。IA
S50は未知記号位置マーカと既知入力記号の適切に重み
付けられた累積を「方程式生成部（EGS）」70へ渡す。E
GS70はセル72から形成され、一列ごとに、ｈ行列を「連
立方程式部（SES）」90へ送り出す。SES90はセル92から
形成され、ｈ行列を解くことによって未知の変数の値を
導きだす。
示している。エンコーダ／デコーダ回路30は３つの機能
的部分に分割されている。「入力累積部（LAS）」50は
セル52から形成され、コードワードのｎの入力記号を、
最下位記号から始めて、回線51を経て、順次に受け取
る。未知記号は余分のビットでマークが付けられる。IA
S50は未知記号位置マーカと既知入力記号の適切に重み
付けられた累積を「方程式生成部（EGS）」70へ渡す。E
GS70はセル72から形成され、一列ごとに、ｈ行列を「連
立方程式部（SES）」90へ送り出す。SES90はセル92から
形成され、ｈ行列を解くことによって未知の変数の値を
導きだす。
IAS50、EGS70およびSES90の説明において、下記のｎ
の記号コードワード Ｃ＝（cn-1，cn-2，…，c0） （32） は、下記の位置におけるｈのミッシング記号 （cH，cG，…，cA） （33） で使用される。例証的には、コードワードＣで用いられ
る全ての記号はフィールドGF（23）内の整数である。
の記号コードワード Ｃ＝（cn-1，cn-2，…，c0） （32） は、下記の位置におけるｈのミッシング記号 （cH，cG，…，cA） （33） で使用される。例証的には、コードワードＣで用いられ
る全ての記号はフィールドGF（23）内の整数である。
図３は、図２のIAS50からの入力累積セルIAC52のブロ
ック図である。入力累積セルIAC52は線形収縮アレイ
（その長さは訂正が必要な記号数と同じ（ｈ））の複製
を作るように設計されている。例えば、３個の消去が訂
正されなければならない場合（ｈ＝３）、図２の一番上
の列に示されたように、３つのIACは連鎖の形でつなが
れなければならない。
ック図である。入力累積セルIAC52は線形収縮アレイ
（その長さは訂正が必要な記号数と同じ（ｈ））の複製
を作るように設計されている。例えば、３個の消去が訂
正されなければならない場合（ｈ＝３）、図２の一番上
の列に示されたように、３つのIACは連鎖の形でつなが
れなければならない。
ｈ−１のある最も単純な例を最初に考えてみると、IA
S50はIAC52をたった一つしか必要としない。図３に示さ
れるように、セル52は累積レジスタDa、消去レジスタD
e、およびカウンタ54を有している。セル52はまたクロ
ック信号の入力ckを持っている。初めのうちは、レジス
タDaおよびDeはゼロにリセットされる（例えば、a7＝00
0）。また、カウンタ54もフィールド要素にリセットさ
れる（例えば、a1＝010）。
S50はIAC52をたった一つしか必要としない。図３に示さ
れるように、セル52は累積レジスタDa、消去レジスタD
e、およびカウンタ54を有している。セル52はまたクロ
ック信号の入力ckを持っている。初めのうちは、レジス
タDaおよびDeはゼロにリセットされる（例えば、a7＝00
0）。また、カウンタ54もフィールド要素にリセットさ
れる（例えば、a1＝010）。
最初のクロックサイクル中、符号化（encode）または
デコードされるコードワードの最初の記号（c0）がセル
に（ピンCiを通って）ロードされる。ピンCiは余分のビ
ット（Cim）と共に記号（Cim-1−Ci0）のｍビットを含
み、これはセットされれば、入力された記号が未知であ
るということになる（換言すれば、決定されるパリティ
記号または消去）。この例で、c0が既知でありCimがリ
ッセトであるとしよう。Ciでの値はカウンタ54（換言す
れば、a1）の初期の内容で乗じられる。この乗算はガロ
アフィールド乗算器56で行なわれる。積（c0 *a1）がガ
ロアフィールド加算器58を用いて累積レジスタDaの現在
の内容に加算され、その結果はDaに記憶される。では、
Daの初期の内容（時間ｔ＝−１で）をDa(0)-1とし（こ
こでDa（０）は、０≦ｊ≦ｈ−１であるIACの連鎖にお
けるｊ＝0 IACの累積レジスタを示す）、最初のクロッ
クサイクル（時間ｔ＝０で）後の内容をDa(0)0とすると
下記のようになる、 Da(0)0＝Da(0)-1＋（c0 *a1） ＝a7＋（c0 *a1） （34） ＝（c0 *a1） カウンタ54は、フィールドの全ての非ゼロ要素（例え
ば、a7ではないもの）を段階的に順次に通っていく。ま
ずある要素（例えば、a1）から始まり、ステージピンの
値により決定されたステップへと上がっていく。ｊ＝0
IACでは、カウンタ54はフィールド要素の順に、つま
り、下記のように通っていく。
デコードされるコードワードの最初の記号（c0）がセル
に（ピンCiを通って）ロードされる。ピンCiは余分のビ
ット（Cim）と共に記号（Cim-1−Ci0）のｍビットを含
み、これはセットされれば、入力された記号が未知であ
るということになる（換言すれば、決定されるパリティ
記号または消去）。この例で、c0が既知でありCimがリ
ッセトであるとしよう。Ciでの値はカウンタ54（換言す
れば、a1）の初期の内容で乗じられる。この乗算はガロ
アフィールド乗算器56で行なわれる。積（c0 *a1）がガ
ロアフィールド加算器58を用いて累積レジスタDaの現在
の内容に加算され、その結果はDaに記憶される。では、
Daの初期の内容（時間ｔ＝−１で）をDa(0)-1とし（こ
こでDa（０）は、０≦ｊ≦ｈ−１であるIACの連鎖にお
けるｊ＝0 IACの累積レジスタを示す）、最初のクロッ
クサイクル（時間ｔ＝０で）後の内容をDa(0)0とすると
下記のようになる、 Da(0)0＝Da(0)-1＋（c0 *a1） ＝a7＋（c0 *a1） （34） ＝（c0 *a1） カウンタ54は、フィールドの全ての非ゼロ要素（例え
ば、a7ではないもの）を段階的に順次に通っていく。ま
ずある要素（例えば、a1）から始まり、ステージピンの
値により決定されたステップへと上がっていく。ｊ＝0
IACでは、カウンタ54はフィールド要素の順に、つま
り、下記のように通っていく。
a1，a2，a3，a4，… （35） よって、２回目のクロックサイクル（時間ｔ＝１で）
の間、カウンタ54の内容はa2となる。これは、次の記号
C1によって乗算され、その積（c1 *a2）がDaの内容に加
算される： Da(0)1＝Da(0)0＋（c1 *a2） ＝（c0 *a1）＋（c1 *a2） （36） 一般的に、時間ｔ＝ｊで下記のようになる： Da(0)j＝Da(0)j-1＋（cj *aj+1） （37） この過程は、記号が完全になくなってしまうか（時間
ｔ＝ｎ−１で）または記号が未知であるとラベルを付け
られる（例えば、cmがセットされている）まで繰り返さ
れる。仮に記号cA（そこでは０≦Ａ＜ｎ）が未知である
とラベルを付けられた場合、時間Ａで、カウンタ
（aA+1）の現在の内容はマルチプレクサ60を経て消去レ
ジスタDeにロードされる。レジスタDeは、クロックとCm
の両方がhighのときANDゲート59を経てロードされるこ
とが可能になる。よって、時間Ａで消去レジスタDeの値
は下記のようになる： De(0)A＝aA+1 （38） Cmがセットされているとき、入力記号が内部でゼロ
（例えば、a7）になるよう強いて表わされるので、Daの
内容は影響を受けない： Da(0)A＝Da(0)A-1＋（a7 *aA+1） Da(0)A-1＋a7 （39） Da(0)A-1 仮に、Ａ番目の記号（cA）のみが消去であるとする
と、コードワードのｎの記号が受信され、消去と累積レ
ジスタの内容は下記のようになる： De(0)n-1＝aA+1 （40） Da(0)n-1＝｛（cn-1 *an）＋（cn-2 *an-1）＋…＋（c0 *a
1）｝−｛cA *aA+1）｝ 図３のように、Daに記憶された値は出力Aoで使用可能
であり、Deで記憶された値は出力Eoで使用可能である。
の間、カウンタ54の内容はa2となる。これは、次の記号
C1によって乗算され、その積（c1 *a2）がDaの内容に加
算される： Da(0)1＝Da(0)0＋（c1 *a2） ＝（c0 *a1）＋（c1 *a2） （36） 一般的に、時間ｔ＝ｊで下記のようになる： Da(0)j＝Da(0)j-1＋（cj *aj+1） （37） この過程は、記号が完全になくなってしまうか（時間
ｔ＝ｎ−１で）または記号が未知であるとラベルを付け
られる（例えば、cmがセットされている）まで繰り返さ
れる。仮に記号cA（そこでは０≦Ａ＜ｎ）が未知である
とラベルを付けられた場合、時間Ａで、カウンタ
（aA+1）の現在の内容はマルチプレクサ60を経て消去レ
ジスタDeにロードされる。レジスタDeは、クロックとCm
の両方がhighのときANDゲート59を経てロードされるこ
とが可能になる。よって、時間Ａで消去レジスタDeの値
は下記のようになる： De(0)A＝aA+1 （38） Cmがセットされているとき、入力記号が内部でゼロ
（例えば、a7）になるよう強いて表わされるので、Daの
内容は影響を受けない： Da(0)A＝Da(0)A-1＋（a7 *aA+1） Da(0)A-1＋a7 （39） Da(0)A-1 仮に、Ａ番目の記号（cA）のみが消去であるとする
と、コードワードのｎの記号が受信され、消去と累積レ
ジスタの内容は下記のようになる： De(0)n-1＝aA+1 （40） Da(0)n-1＝｛（cn-1 *an）＋（cn-2 *an-1）＋…＋（c0 *a
1）｝−｛cA *aA+1）｝ 図３のように、Daに記憶された値は出力Aoで使用可能
であり、Deで記憶された値は出力Eoで使用可能である。
仮に、Ｃが有効なコードワードであったとすると： ０＝cn-1a1(n-1)＋cn-2a1(n-2)＋…＋c0a1(0) （41） となり、よって下記のようになる： ０＝Da(0)n-1＋cA *De(0)n-1 （42） これは、２つの既知（DaおよびDe）と１つの未知
（cA）からなる方程式である。
（cA）からなる方程式である。
より一般的には、ｈの消去があるため、ｈの連鎖とし
て結び付けられるIAC52がある（図２参照）。各IAC52は
回線51を経て同じ入力記号を受信し、同時に入力ピンCi
を受信する。しかし、各IACのカウンタは異なる順番で
フィールドの要素を通っていく（言え換えれば、セル52
はステージピンで異なる入力を有する）。一般的には、
ｊ番目のIACでは、カウンタの順序はaj，a2j，a3j，…
となる。
て結び付けられるIAC52がある（図２参照）。各IAC52は
回線51を経て同じ入力記号を受信し、同時に入力ピンCi
を受信する。しかし、各IACのカウンタは異なる順番で
フィールドの要素を通っていく（言え換えれば、セル52
はステージピンで異なる入力を有する）。一般的には、
ｊ番目のIACでは、カウンタの順序はaj，a2j，a3j，…
となる。
ｊ番目のIACと０番目のIAC間の二つ目の大きな相違点
は、消去があった時どうなるかという点である。ｊ＝０
セルのみがカウンタの内容と共にDeをロードする。他の
全てのセルは、連鎖の左のセルのDeの内容を、左のセル
の出力Eo、接続回線59（図２参照）および入力Eiを経
て、Deにロードする。マルチプレクサ60は固有のIAC52
において、Deがカウンタ54の内容でロードされている
か、それとも入力Eiでロードされているかを決定する。
時間ｔ＝ｎ−１でｊ番目の消去および累積レジスタであ
るDeおよびDaの値は下記のようになる： De(f)n-1＝aG+1 Da(f)n-1＝｛（cn-1 *a(f+1)(n-1)）＋（cn-2 *a
(f+1)(n-2)）＋…＋（c0 *a(f+1)(0)）｝ （43） −｛（cH *aH+1）＋（cG *aG+1）＋…＋（cA *aA+1）｝ 仮に、Ｃが有効なコードワードであるとすると： ０＝cn-1a1(n-1)＋cn-2a1(n-2)＋…c0a1(0) ０＝cn-1a2(n-1)＋cn-2a2(n-2)＋…c0a2(0) （44） ０＝cn-1ah(n-1)＋cn-2ah(n-2)＋…c0ah(0) となり、よって下記のようになる： ０＝CH *（De(h-1)n-1）1＋cG *（De(h-2)n-1）1＋…＋cA
*（De(0)n-1）1＋Da(0)n-1 ０＝CH *（De(h-1)n-1）2＋cG *（De(h-2)n-1）2＋…＋cA
*（De(0)n-1）2＋Da(1)n-1 （45） ０＝cH *（De(h-1)n-1）h-1＋cG *（De(h-2)n-1）h-1＋…
＋cA *（De(0)n-1）h-1＋Da(h-1)n-1 これは、2hの既知（DaとDe）およびｈの未知（cH，cG，
…，cA）からなる方程式（16）の縮小された形態であ
る。上記の方程式は次のｈ行列で表すことができる： ［（De(0)n-1）1 （De(h-2)n-1）1 （De(h-
1)n-1）1 Da(0)n-1 ］ ［
］ ［（De(0)n-1）2 （De(h-2)n-1）2 （De(h-
1)n-1）2 Da(1)n-1 ］ （46） ［
］ ［…
］ ［
］ ［［（De(0)n-1）h-1 （De(h-2)n-1）h-1 （De(h-1)
n-1）h-1 Da(h-1)n-1］ このｈ行列はSES70の起点である。しかし、SES90（図
２参照）が開始する前に、EGS70（図２参照）によって
必要なDe(j)n-1の累乗が生成される。
は、消去があった時どうなるかという点である。ｊ＝０
セルのみがカウンタの内容と共にDeをロードする。他の
全てのセルは、連鎖の左のセルのDeの内容を、左のセル
の出力Eo、接続回線59（図２参照）および入力Eiを経
て、Deにロードする。マルチプレクサ60は固有のIAC52
において、Deがカウンタ54の内容でロードされている
か、それとも入力Eiでロードされているかを決定する。
時間ｔ＝ｎ−１でｊ番目の消去および累積レジスタであ
るDeおよびDaの値は下記のようになる： De(f)n-1＝aG+1 Da(f)n-1＝｛（cn-1 *a(f+1)(n-1)）＋（cn-2 *a
(f+1)(n-2)）＋…＋（c0 *a(f+1)(0)）｝ （43） −｛（cH *aH+1）＋（cG *aG+1）＋…＋（cA *aA+1）｝ 仮に、Ｃが有効なコードワードであるとすると： ０＝cn-1a1(n-1)＋cn-2a1(n-2)＋…c0a1(0) ０＝cn-1a2(n-1)＋cn-2a2(n-2)＋…c0a2(0) （44） ０＝cn-1ah(n-1)＋cn-2ah(n-2)＋…c0ah(0) となり、よって下記のようになる： ０＝CH *（De(h-1)n-1）1＋cG *（De(h-2)n-1）1＋…＋cA
*（De(0)n-1）1＋Da(0)n-1 ０＝CH *（De(h-1)n-1）2＋cG *（De(h-2)n-1）2＋…＋cA
*（De(0)n-1）2＋Da(1)n-1 （45） ０＝cH *（De(h-1)n-1）h-1＋cG *（De(h-2)n-1）h-1＋…
＋cA *（De(0)n-1）h-1＋Da(h-1)n-1 これは、2hの既知（DaとDe）およびｈの未知（cH，cG，
…，cA）からなる方程式（16）の縮小された形態であ
る。上記の方程式は次のｈ行列で表すことができる： ［（De(0)n-1）1 （De(h-2)n-1）1 （De(h-
1)n-1）1 Da(0)n-1 ］ ［
］ ［（De(0)n-1）2 （De(h-2)n-1）2 （De(h-
1)n-1）2 Da(1)n-1 ］ （46） ［
］ ［…
］ ［
］ ［［（De(0)n-1）h-1 （De(h-2)n-1）h-1 （De(h-1)
n-1）h-1 Da(h-1)n-1］ このｈ行列はSES70の起点である。しかし、SES90（図
２参照）が開始する前に、EGS70（図２参照）によって
必要なDe(j)n-1の累乗が生成される。
図２に示されるように、「方程式生成部（EGS）」70
は、IAS50およびSES90と平行に作動するｈの「方程式生
成セル（EGC）」72の線形アレイである。このセル72
は、Ｐバス73および制御回線79によって連鎖に接続され
る。制御回線79は一つのセル72のpco出力を次のセル72
のpci入力に接続する。各EGC72はIASの対応するセル52
からのDeおよびDaレジスタの最終値を受信し、IASは次
のコードワードが受信できるよう開放状態となる。特
に、図２に示されるように、各セル72は、そのちょうど
上にあるIASのセル52から、セル52の出力Eo、回線61、
およびセル72の入力Diを経てDeレジスタの最終値、そし
てセル52の出力Ao、回線63、およびセル72の入力Aiを経
てDaレジスタの最終値を受信する。
は、IAS50およびSES90と平行に作動するｈの「方程式生
成セル（EGC）」72の線形アレイである。このセル72
は、Ｐバス73および制御回線79によって連鎖に接続され
る。制御回線79は一つのセル72のpco出力を次のセル72
のpci入力に接続する。各EGC72はIASの対応するセル52
からのDeおよびDaレジスタの最終値を受信し、IASは次
のコードワードが受信できるよう開放状態となる。特
に、図２に示されるように、各セル72は、そのちょうど
上にあるIASのセル52から、セル52の出力Eo、回線61、
およびセル72の入力Diを経てDeレジスタの最終値、そし
てセル52の出力Ao、回線63、およびセル72の入力Aiを経
てDaレジスタの最終値を受信する。
図４はEGCセル72を説明したものである。セル72は、
レジスタDi、Do、およびDa、マルチプレクサ74、ガロワ
フィールド乗算器76、ANDゲート78、そしてトライステ
ート装置81および82を有している。セル52に対応するDa
の最終値は（Aiピンを経て）Duレジスタに記憶される。
Deの最終値は（Diピンとマルチプレクサ74を経て）Diお
よびDo両方のレジスタに記憶される。DiおよびDuレジス
タは、リセット（rst）とクロック（ck）ピンの両方がh
ighのとき、ANDゲート78からの信号によってローディン
グのために起動される。Di、DoおよびDuレジスタに記憶
された値から、セル72は、SASによって必要なｈの縮小
された連立方程式を計算する。
レジスタDi、Do、およびDa、マルチプレクサ74、ガロワ
フィールド乗算器76、ANDゲート78、そしてトライステ
ート装置81および82を有している。セル52に対応するDa
の最終値は（Aiピンを経て）Duレジスタに記憶される。
Deの最終値は（Diピンとマルチプレクサ74を経て）Diお
よびDo両方のレジスタに記憶される。DiおよびDuレジス
タは、リセット（rst）とクロック（ck）ピンの両方がh
ighのとき、ANDゲート78からの信号によってローディン
グのために起動される。Di、DoおよびDuレジスタに記憶
された値から、セル72は、SASによって必要なｈの縮小
された連立方程式を計算する。
EGC72はそのDuレジスタの値を交替で出力する。一番
左のEGCは最初のクロックサイクルでＰバス73（図２参
照）に、 Da(0)n-1 （47） を出力する。一般的には、ｊ番目のEGCは、ｊ番目のク
ロックサイクルにおいてトライステート装置81を経てＰ
バスに、 Da(j)n-1 （48） を出力する。特に、トライステート装置81は、pciがhig
hのとき、Duレジスタの内容をＰバスに読み取るようオ
ープンされる。セル72において、pci入力とpco出力はラ
ッチＤで分けられていることに注意。全てのセル72にお
けるラッチＤはシフトレジスタを形成し、pci高信号が
次のクロックサイクルの連鎖における各セル72に届くよ
うにする。
左のEGCは最初のクロックサイクルでＰバス73（図２参
照）に、 Da(0)n-1 （47） を出力する。一般的には、ｊ番目のEGCは、ｊ番目のク
ロックサイクルにおいてトライステート装置81を経てＰ
バスに、 Da(j)n-1 （48） を出力する。特に、トライステート装置81は、pciがhig
hのとき、Duレジスタの内容をＰバスに読み取るようオ
ープンされる。セル72において、pci入力とpco出力はラ
ッチＤで分けられていることに注意。全てのセル72にお
けるラッチＤはシフトレジスタを形成し、pci高信号が
次のクロックサイクルの連鎖における各セル72に届くよ
うにする。
また、各EGCはDoレジスタをＱバス75にも出力する
（図２参照）。故に、ｊ番目のEGCは、最初のクロック
サイクルの間に、トライステート装置82を経て、Ｑバス
75に、 （De(j)n-1）1 （49） を出力する。Ｑバスはqciピンの制御下に作動する。一
般的には、ｊ番目のEGCはｋ番目のクロックサイクルで
Ｑバス75に、 （De(j)n-1）k （50） を出力する。これらの量は次のように計算される。最初
のクロックサイクル間において、Da(j)n-1はDiおよびDo
にロードされる。次のクロックサイクルで、DoおよびDi
の内容はガロアフィールド乗算器76を用いて乗算され、
結果として生じた積は、希望の累積De(j)n-1を形成する
ためマルチプレクサ74を経てDoにロードされる。この累
乗の量は、Ｑバスを経てSES90内の、対応するセル92へ
送信される。
（図２参照）。故に、ｊ番目のEGCは、最初のクロック
サイクルの間に、トライステート装置82を経て、Ｑバス
75に、 （De(j)n-1）1 （49） を出力する。Ｑバスはqciピンの制御下に作動する。一
般的には、ｊ番目のEGCはｋ番目のクロックサイクルで
Ｑバス75に、 （De(j)n-1）k （50） を出力する。これらの量は次のように計算される。最初
のクロックサイクル間において、Da(j)n-1はDiおよびDo
にロードされる。次のクロックサイクルで、DoおよびDi
の内容はガロアフィールド乗算器76を用いて乗算され、
結果として生じた積は、希望の累積De(j)n-1を形成する
ためマルチプレクサ74を経てDoにロードされる。この累
乗の量は、Ｑバスを経てSES90内の、対応するセル92へ
送信される。
さて、「連立方程式部（SES）」90をもう少し詳しく
見てみよう。図２に示されるように、SES90はｈ列の行
と（ｈ＋１）列のカラムで編成されたセル92の２次元ア
レイを有している。SESからの各セル92は「連立方程式
セル（SEC）」と呼ばれる。図５はSEC92のブロック図を
示している。各SECは、Dnのラベルが付けられたレジス
タにおける方程式（46）のｈ行列からの要素を記憶す
る。
見てみよう。図２に示されるように、SES90はｈ列の行
と（ｈ＋１）列のカラムで編成されたセル92の２次元ア
レイを有している。SESからの各セル92は「連立方程式
セル（SEC）」と呼ばれる。図５はSEC92のブロック図を
示している。各SECは、Dnのラベルが付けられたレジス
タにおける方程式（46）のｈ行列からの要素を記憶す
る。
図２に見られるように、セル92はＷバス94によって横
に接続されている。Ｗバス94は、wc入力で各セルに入
り、ec出力で各セルを出る制御回線95によって制御され
る。図５に示されるように、wc入力とec出力の間の各セ
ル92の中にはラッチＤがある。wcでの信号がhighの場
合、トライステート装置96はORゲート97を経てオープン
され、Dnレジスタの内容はインバータ98で反転され、Ｗ
バス上へ出力される。
に接続されている。Ｗバス94は、wc入力で各セルに入
り、ec出力で各セルを出る制御回線95によって制御され
る。図５に示されるように、wc入力とec出力の間の各セ
ル92の中にはラッチＤがある。wcでの信号がhighの場
合、トライステート装置96はORゲート97を経てオープン
され、Dnレジスタの内容はインバータ98で反転され、Ｗ
バス上へ出力される。
図２に示されたように、セル92はＮバス100で縦に接
続されている。Ｎバス100は制御回線102によって制御さ
れる。図２に見られるように、制御回線102はVi入力で
各セル92に入り、Vo出力で各セル92から出る。図５に見
られるように、各セル92の中に、ラッチＤはViおよびVo
出力を分けている。Vi入力がhighのとき、トライステー
ト装置104はオープンされ、レジスタDnの内容はＮバス
上に書き込まれる。故に、セルDnの内容は、wcおよびVi
入力の制御下、ＷおよびＮバスを経て読み出される。
続されている。Ｎバス100は制御回線102によって制御さ
れる。図２に見られるように、制御回線102はVi入力で
各セル92に入り、Vo出力で各セル92から出る。図５に見
られるように、各セル92の中に、ラッチＤはViおよびVo
出力を分けている。Vi入力がhighのとき、トライステー
ト装置104はオープンされ、レジスタDnの内容はＮバス
上に書き込まれる。故に、セルDnの内容は、wcおよびVi
入力の制御下、ＷおよびＮバスを経て読み出される。
さらに、レジスタDnのもう一つの読みだし操作は入力
ｄと関連がある。図２では、セル92の一番右のカラムを
考えないとき、残りのセル92はhxhアレイを形成してい
る。このアレイの対角線上にない全てのセルで、ｄ入力
は常にlowである。対角線上のセルは、ｄがhighのと
き、トライステート装置96はORゲート97を経てオープン
され、対角線上のセルのDnの内容はＷバス上に読み出さ
れる。
ｄと関連がある。図２では、セル92の一番右のカラムを
考えないとき、残りのセル92はhxhアレイを形成してい
る。このアレイの対角線上にない全てのセルで、ｄ入力
は常にlowである。対角線上のセルは、ｄがhighのと
き、トライステート装置96はORゲート97を経てオープン
され、対角線上のセルのDnの内容はＷバス上に読み出さ
れる。
情報は、マルチプレクサ110を経て図５のセル92のレ
ジスタDnに書き込まれる。マルチプレクサ110は、0,1,
2,3とラベルを付けられた４つの入力を持っている。選
ばれた一つの入力での信号は、制御112によって供給さ
れる信号次第で、マルチプレクサ110の出力へ送信され
る。入力３での信号はＮバスにある信号である。セルに
対するLi入力がhighの場合、レジスタDnにロードされ
る。図２に示されるように、セル92は制御回線108によ
って縦に接続される。制御回線108は一つのセルのLo出
力から縦に隣接したセルのLi入力に伸びる。図５に示さ
れるように、各セル内で、Li入力はラッチＤを経てLo出
力に接続される。
ジスタDnに書き込まれる。マルチプレクサ110は、0,1,
2,3とラベルを付けられた４つの入力を持っている。選
ばれた一つの入力での信号は、制御112によって供給さ
れる信号次第で、マルチプレクサ110の出力へ送信され
る。入力３での信号はＮバスにある信号である。セルに
対するLi入力がhighの場合、レジスタDnにロードされ
る。図２に示されるように、セル92は制御回線108によ
って縦に接続される。制御回線108は一つのセルのLo出
力から縦に隣接したセルのLi入力に伸びる。図５に示さ
れるように、各セル内で、Li入力はラッチＤを経てLo出
力に接続される。
マルチプレクサの入力Ｏでの信号はガロアフィールド
乗算器112の出力から得られる。乗算器112はＷバスでの
値のDnに記憶された現在の値を乗算する。この積は、ck
/2がlowで、wcがhighのとき、マルチプレクサ110を経
て、レジスタDnに記憶される。信号ck/2はクロック信号
ckの半分である。
乗算器112の出力から得られる。乗算器112はＷバスでの
値のDnに記憶された現在の値を乗算する。この積は、ck
/2がlowで、wcがhighのとき、マルチプレクサ110を経
て、レジスタDnに記憶される。信号ck/2はクロック信号
ckの半分である。
マルチプレクサの入力１での信号はDnの現在の値で、
この値は、ck/2がhighで、Viがhighのとき、Dnに再度書
き込まれる。
この値は、ck/2がhighで、Viがhighのとき、Dnに再度書
き込まれる。
マルチプレクサ110の入力２での信号は、ガロアフィ
ールド加算器114の出力から来る。加算器114はＮバス上
の現在の値と乗算器112の出力を加えたものである。こ
の値は、ck/2がhighで、Viがlowのとき、Dnに書き込ま
れる。
ールド加算器114の出力から来る。加算器114はＮバス上
の現在の値と乗算器112の出力を加えたものである。こ
の値は、ck/2がhighで、Viがlowのとき、Dnに書き込ま
れる。
上に述べられたセル92の読み取りと書き込みの操作は
方程式（46）のｈ行列を解くことに使用できる。各SEC9
2のDnレジスタの内容を、中括弧内の変数′Ｓ′、およ
びそれに続く行指標（０からｈ−１まで）とカラム指標
（０からｈまで）で表わしてみよう。このｈ行列は下記
のように表すことができる： ［Ｓ［0,0］ S［0,1］ … Ｓ［0,h−１］ S［0,
h］ ］ ［
］ ［Ｓ［1,0］ S［1,1］ … Ｓ［1,h−１］ S［1,
h］ ］ （51） ［
］ ［Ｓ［ｈ−1,0］ S［ｈ−1,1］ … Ｓ［ｈ−1,h−
１］ S［ｈ−1,h］ ］ 右側のカラムはＰバスからの値を記憶する。例えば、
右側のカラムでのｊ＋１番目のセルは、 Ｓ［j,h］＝（Da(j)n-1） （52） という値をそのDnレジスタに記憶する。
方程式（46）のｈ行列を解くことに使用できる。各SEC9
2のDnレジスタの内容を、中括弧内の変数′Ｓ′、およ
びそれに続く行指標（０からｈ−１まで）とカラム指標
（０からｈまで）で表わしてみよう。このｈ行列は下記
のように表すことができる： ［Ｓ［0,0］ S［0,1］ … Ｓ［0,h−１］ S［0,
h］ ］ ［
］ ［Ｓ［1,0］ S［1,1］ … Ｓ［1,h−１］ S［1,
h］ ］ （51） ［
］ ［Ｓ［ｈ−1,0］ S［ｈ−1,1］ … Ｓ［ｈ−1,h−
１］ S［ｈ−1,h］ ］ 右側のカラムはＰバスからの値を記憶する。例えば、
右側のカラムでのｊ＋１番目のセルは、 Ｓ［j,h］＝（Da(j)n-1） （52） という値をそのDnレジスタに記憶する。
残りのセル（ｈ行列によってｈを形成する）はＱバス
からの値を記憶する。例えば、ｋ＋１番目のカラムのｊ
＋１番目のセルは、下記のものをそのDnレジスタに記憶
する： Ｓ［j,k］＝（De(k)n-1）j （53） 故に、このアレイはｈ行列からの全ての項を含んでい
る。
からの値を記憶する。例えば、ｋ＋１番目のカラムのｊ
＋１番目のセルは、下記のものをそのDnレジスタに記憶
する： Ｓ［j,k］＝（De(k)n-1）j （53） 故に、このアレイはｈ行列からの全ての項を含んでい
る。
ｈ行列が記憶されたら、SESは未知を解く準備が整っ
ている。この操作は全部で（ｈ＋１）クロックサイクル
を必要とし、各サイクルに乗算と加算が必要である。
ている。この操作は全部で（ｈ＋１）クロックサイクル
を必要とし、各サイクルに乗算と加算が必要である。
最初のクロックサイクルの間、ｈ行列を記憶した後
に、最初のSESカラムのセルは、そのDnレジスタの逆を
計算する。つまり、結果を対応する横のＷバスに置く。
そして、各セルは、Ｗバス値をそのDnの現在の内容によ
って乗算する。次に、最初の列のそれぞれのセルはその
積を直接Dnに渡し、対応する縦のＮバスに積を出力す
る。最初の列以外の全てのセルは、セルがＮバス上で読
み込む値をそれ自体の積に加算し、結果をDnに記憶す
る。最初のクロックサイクル後のアレイの内容は下記の
ようになる： ［ｓ［0,0］.s［0,0］-1 s［0,1］.s［0,0］-1
… s［0,h−１］.s［0,0］-1 s［0,h］.s［0,
0］-1 ］ ［ ］ ［ｓ［0,0］.s［1,0］-1 s［1,1］.s［1,0］-1
… s［1,h−１］.s［1,0］-1 s［1,h］.s［1,
0］-1 ］ ［＋ｓ［0,0］.s［0,0］-1 ＋ｓ［0,1］.s［0,0］-1
… ＋ｓ［0,h−１］.s［0,0］-1 ＋ｓ［0,h］.s
［0,0］-1 ］ ［ ］ ［… ］ ［ ］ ［ｓ［ｈ−1,0］.s［ｈ−1,0］-1 s［ｈ−1,1］.s［ｈ
−1,0］-1 … s［ｈ−1,h−１］.s［ｈ−1,0］-1 s
［ｈ−1,h］ ］ ［＋ｓ［0,0］.s［0,0］-1 ＋ｓ［0,1］.s［0,0］-1
… ＋ｓ［0,h−１］.s［0,0］-1 ＋ｓ［0,h］.s
［0,0］-1 ］ ｉ番目のクロックサイクルの間、ｈ行列を記憶した後
に、ｉ番目のカラムの全てのSECはDnレジスタの内容の
逆を計算する。結果を対応する横のＷバスに置く。次
に、全てカラムの全てのセルは、Dnの現在の内容によっ
てセルがＷバス上で読み込む値を乗算する。ｉ番目の列
にある全てセルはその積を直接Dn上に渡し、そして対応
する縦のＮバスに出力する。ｉ番目以外の全ての列の全
てのセルは、Ｎバス上にセルが読み込む値をそのセル自
体の積に加算し、結果をDnに記憶する。
に、最初のSESカラムのセルは、そのDnレジスタの逆を
計算する。つまり、結果を対応する横のＷバスに置く。
そして、各セルは、Ｗバス値をそのDnの現在の内容によ
って乗算する。次に、最初の列のそれぞれのセルはその
積を直接Dnに渡し、対応する縦のＮバスに積を出力す
る。最初の列以外の全てのセルは、セルがＮバス上で読
み込む値をそれ自体の積に加算し、結果をDnに記憶す
る。最初のクロックサイクル後のアレイの内容は下記の
ようになる： ［ｓ［0,0］.s［0,0］-1 s［0,1］.s［0,0］-1
… s［0,h−１］.s［0,0］-1 s［0,h］.s［0,
0］-1 ］ ［ ］ ［ｓ［0,0］.s［1,0］-1 s［1,1］.s［1,0］-1
… s［1,h−１］.s［1,0］-1 s［1,h］.s［1,
0］-1 ］ ［＋ｓ［0,0］.s［0,0］-1 ＋ｓ［0,1］.s［0,0］-1
… ＋ｓ［0,h−１］.s［0,0］-1 ＋ｓ［0,h］.s
［0,0］-1 ］ ［ ］ ［… ］ ［ ］ ［ｓ［ｈ−1,0］.s［ｈ−1,0］-1 s［ｈ−1,1］.s［ｈ
−1,0］-1 … s［ｈ−1,h−１］.s［ｈ−1,0］-1 s
［ｈ−1,h］ ］ ［＋ｓ［0,0］.s［0,0］-1 ＋ｓ［0,1］.s［0,0］-1
… ＋ｓ［0,h−１］.s［0,0］-1 ＋ｓ［0,h］.s
［0,0］-1 ］ ｉ番目のクロックサイクルの間、ｈ行列を記憶した後
に、ｉ番目のカラムの全てのSECはDnレジスタの内容の
逆を計算する。結果を対応する横のＷバスに置く。次
に、全てカラムの全てのセルは、Dnの現在の内容によっ
てセルがＷバス上で読み込む値を乗算する。ｉ番目の列
にある全てセルはその積を直接Dn上に渡し、そして対応
する縦のＮバスに出力する。ｉ番目以外の全ての列の全
てのセルは、Ｎバス上にセルが読み込む値をそのセル自
体の積に加算し、結果をDnに記憶する。
この乗算と加算はｈクロックサイクル続く。最後に、
乗算がもう一度行なわれる。しかしながら、今回は、縦
にではなく、ｓ［0,0］からｓ［ｈ−1,h−１］まで対角
線上の全てのセルから逆が計算される。最後の乗算の
後、最後の列の内容が連立方程式の解決法となる。
乗算がもう一度行なわれる。しかしながら、今回は、縦
にではなく、ｓ［0,0］からｓ［ｈ−1,h−１］まで対角
線上の全てのセルから逆が計算される。最後の乗算の
後、最後の列の内容が連立方程式の解決法となる。
セクションＢで行なわれた符号化（encoding）からの
例で考えてみよう。この例のｈ行列（方程式26）は次の
ようになる： ［654（２＋０＋７＋１） ］ ［531（５＋２＋７＋１） ］ （55） ［415（１＋４＋７＋１） ］ 加算表を使用すると（表19参照） ［6545］ ［5310］ （56） ［4154］ １回目のクロックサイクルａ）乗算すると（表20参照） ［0656］ ［0532］ （57） ［0410］ １回目のクロックサイクルｂ）加算すると（表19参照） ［0656］ ［7120］ （58） ［7362］ ２回目のクロックサイクルａ）乗算すると（表20参照） ［1060］ ［7016］ （59） ［7036］ ２回目のクロックサイクルｂ）加算すると（表19参照） ［1752］ ［7016］ （60） ［7707］ ３回目のクロックサイクルａ）乗算すると（表20参照） ［3704］ ［7605］ （61） ［7707］ ３回目のクロックサイクルｂ）加算すると（表19参照） ［3774］ ［7675］ （62） ［7707］ ４回目のクロックサイクルａ）乗算すると（表20参照） ［0771］ ［7076］ （63） ［7707］ 最後のカラムの内容は変数（1,6,7）の値のどれでも
よい。
例で考えてみよう。この例のｈ行列（方程式26）は次の
ようになる： ［654（２＋０＋７＋１） ］ ［531（５＋２＋７＋１） ］ （55） ［415（１＋４＋７＋１） ］ 加算表を使用すると（表19参照） ［6545］ ［5310］ （56） ［4154］ １回目のクロックサイクルａ）乗算すると（表20参照） ［0656］ ［0532］ （57） ［0410］ １回目のクロックサイクルｂ）加算すると（表19参照） ［0656］ ［7120］ （58） ［7362］ ２回目のクロックサイクルａ）乗算すると（表20参照） ［1060］ ［7016］ （59） ［7036］ ２回目のクロックサイクルｂ）加算すると（表19参照） ［1752］ ［7016］ （60） ［7707］ ３回目のクロックサイクルａ）乗算すると（表20参照） ［3704］ ［7605］ （61） ［7707］ ３回目のクロックサイクルｂ）加算すると（表19参照） ［3774］ ［7675］ （62） ［7707］ ４回目のクロックサイクルａ）乗算すると（表20参照） ［0771］ ［7076］ （63） ［7707］ 最後のカラムの内容は変数（1,6,7）の値のどれでも
よい。
D.広帯域ネットワークへの応用 前述したように、広帯域ネットワークでは、送信され
るデータはセルの形に編成されている。セルは順次のス
イッチを経て希望の先行に達するまでネットワーク経路
をたどって行く。広帯域ネットワークは光ファイバ送信
設備を使用しているので、インパルス雑音（例えば、銅
製電話ケーブル近辺での落雷など）はデータ破損の大き
な原因にはならない。むしろデータ破損の原因のほとん
どは停滞消去である。セルが広帯域ネットワークの使用
中スイッチの経路をたどる際、停滞の可能性がある。仮
に、スイッチがセルを異なる経路に送れなかったり、セ
ルを緩衝できない場合、セルは損失される。故に、バケ
ットネットワークでの損失は、いくつかのセルを続けて
損失する傾向がある。
るデータはセルの形に編成されている。セルは順次のス
イッチを経て希望の先行に達するまでネットワーク経路
をたどって行く。広帯域ネットワークは光ファイバ送信
設備を使用しているので、インパルス雑音（例えば、銅
製電話ケーブル近辺での落雷など）はデータ破損の大き
な原因にはならない。むしろデータ破損の原因のほとん
どは停滞消去である。セルが広帯域ネットワークの使用
中スイッチの経路をたどる際、停滞の可能性がある。仮
に、スイッチがセルを異なる経路に送れなかったり、セ
ルを緩衝できない場合、セルは損失される。故に、バケ
ットネットワークでの損失は、いくつかのセルを続けて
損失する傾向がある。
ここで述べられている本発明のコードは、広帯域ネッ
トワークのスイッチにおける停滞オーバーフローによっ
て起こる消去から情報を守ることに特に有用である。図
６はセルを基本にしたエンコーダ／デコーダ200のブロ
ック図で、これは本発明のコーディング法を使用してい
る。最小マルチプレクサユニットのあるネットワークで
使用される図６のエンコーダ／デコーダ200は、各セル
がｃ記号を有し、各記号がｍビットを有するセルであ
る。
トワークのスイッチにおける停滞オーバーフローによっ
て起こる消去から情報を守ることに特に有用である。図
６はセルを基本にしたエンコーダ／デコーダ200のブロ
ック図で、これは本発明のコーディング法を使用してい
る。最小マルチプレクサユニットのあるネットワークで
使用される図６のエンコーダ／デコーダ200は、各セル
がｃ記号を有し、各記号がｍビットを有するセルであ
る。
セルはエンコーダ／デコーダ200に入力220で到達す
る。図６では、ｋのセルは、セル０、セル１、…セルｋ
−１とラベルが付けらている。
る。図６では、ｋのセルは、セル０、セル１、…セルｋ
−１とラベルが付けらている。
本発明のコーディングの方法を用いて、パリティセル
は形成されるか、または消去されたセルは再構成され
る。冗長パリティセルを形成するか、または消去セルを
再構成するため、既知のセルは、セル一つずつ、入力バ
ッフア240に同時にロードされる。バッファ240は、ワー
ドにつきc*mのビットでｎのワード（換言すれば、行）
に編成され、各セルはメモリーの１ワードを占めること
になる。各ワードはまた、１ビットのフラグを有する。
全てのフラグは最初高くセットされ、ワードがロードさ
れた時点でリセットされる。ロードされないワードは、
不確定パリティセルまたは消去セルであると考えられ
る。
は形成されるか、または消去されたセルは再構成され
る。冗長パリティセルを形成するか、または消去セルを
再構成するため、既知のセルは、セル一つずつ、入力バ
ッフア240に同時にロードされる。バッファ240は、ワー
ドにつきc*mのビットでｎのワード（換言すれば、行）
に編成され、各セルはメモリーの１ワードを占めること
になる。各ワードはまた、１ビットのフラグを有する。
全てのフラグは最初高くセットされ、ワードがロードさ
れた時点でリセットされる。ロードされないワードは、
不確定パリティセルまたは消去セルであると考えられ
る。
ｋの既知セルがバッファにロードされると、コーディ
ングアレイ250（図２参照）はｈ個までのパリティセル
または消去セルを決定する。これを成し遂げるために
は、入力バッファ240からの記号の１番左カラムが、フ
ラグビットと共にコーディングアレイ250にロードさ
れ、記号につきｍ＋１ビットがコーディングアレイ250
にロードされるようにする。図２に示されるように、コ
ーディングアレイ250は入力累積セクション、方程式生
成セクション、および連立方程式解決部を有しており、
記号の一番左のカラムにあるｈのミッシングｍビット記
号を見つけだし、そしてこれらのｍビット記号を出力す
る。アレイ250で計算されたｈのｍビット記号は、出力
バッフア270の一番左のカラムにロードされる。この過
程は、入力バッファ240の全てのカラムにおけるミッシ
ング記号を見つけるために繰り返され、その結果として
出力バッファ270におけるｈのワードまたはセルが形成
される。
ングアレイ250（図２参照）はｈ個までのパリティセル
または消去セルを決定する。これを成し遂げるために
は、入力バッファ240からの記号の１番左カラムが、フ
ラグビットと共にコーディングアレイ250にロードさ
れ、記号につきｍ＋１ビットがコーディングアレイ250
にロードされるようにする。図２に示されるように、コ
ーディングアレイ250は入力累積セクション、方程式生
成セクション、および連立方程式解決部を有しており、
記号の一番左のカラムにあるｈのミッシングｍビット記
号を見つけだし、そしてこれらのｍビット記号を出力す
る。アレイ250で計算されたｈのｍビット記号は、出力
バッフア270の一番左のカラムにロードされる。この過
程は、入力バッファ240の全てのカラムにおけるミッシ
ング記号を見つけるために繰り返され、その結果として
出力バッファ270におけるｈのワードまたはセルが形成
される。
次に、ｈのセルはマルチプレクサに送信され、そこで
セルは適切な順序でｋの既知セルと多重化される。故
に、図６の左下に示されるように、ｈのミッシングセル
（この場合はパリティセル）は出力290に既知セル（こ
の場合は情報）を追っているように示されている。
セルは適切な順序でｋの既知セルと多重化される。故
に、図６の左下に示されるように、ｈのミッシングセル
（この場合はパリティセル）は出力290に既知セル（こ
の場合は情報）を追っているように示されている。
結論 ここで公開されたFECコードは、単純なコードで、ハ
ードウェアも単純であり、その上広帯域ネットワークに
おいて特に有用である。
ードウェアも単純であり、その上広帯域ネットワークに
おいて特に有用である。
最後に、上述の発明は説明のみを意図してかかれたも
のである。技術的に優れた者は次の主張の精神と範囲を
逸脱することなくさまざまな形態として具体化すること
ができるであろう。
のである。技術的に優れた者は次の主張の精神と範囲を
逸脱することなくさまざまな形態として具体化すること
ができるであろう。
フロントページの続き (56)参考文献 特開 昭63−164627（ＪＰ，Ａ) 特開 昭63−157525（ＪＰ，Ａ) 特開 昭62−122332（ＪＰ，Ａ)
Claims (4)
- 【請求項１】下記のステップを有する、広帯域通信ネッ
トワークにおいて順方向誤り訂正コードを用いて情報通
信を行う方法。 （ａ）エンコーダにおけるつぎのステップ。 （a1）１シンボルあたりｍビットを有するｎ個のシンボ
ルからなるコードワードを表すための信号を生成するス
テップ。上記コードワードは上記コードワードにおいて
予め定められた位置にそれぞれ配されたｋ個の情報シン
ボルとｈ個のパリティシンボルとを有し、上記シンボル
は加算および乗算に関して閉じられている2m個の整数か
らなるフィールドから選ばれている。 （a2）上記ｋ個の既知の情報シンボルおよび上記ｈ個の
パリティシンボルに関して１組の連立線形代数的方程式
を表す信号を電子的に生成するステップ。 （a3）上記パリティシンボルを未知として上記１組の連
立線形代数的方程式の解を表す信号を電子的に決定して
上記ｈ個のパリティシンボルを決定するステップ。 （ｂ）上記ｋ個の情報シンボルおよび上記ｈ個のパリテ
ィシンボルを含む、上記エンコーダからのコードワード
を表す信号を伝送するステップ。 （ｃ）デコーダにおけるつぎのステップ。 （c1）上記コードワードを表す上記伝送された信号を受
信するステップ。 （c2）シンボル消去の位置をマークするステップ。 （c3）上記コードワードの最高でｈ個までのシンボル消
去を訂正するステップ。 このシンボル消去は消去された情報シンボルおよびパリ
ティシンボルの組み合わせである。この訂正するステッ
プは、上記マークした位置のシンボルを未知として上記
１組の連立線形代数的方程式を電子的に生成し、上記１
組の連立線形代数的方程式の解を表す信号を決定して最
高で上記ｈ個までのシンボル消去を決定するステップを
含む。 - 【請求項２】つぎの構成要素を有する、順方向誤り訂正
デコーディング回路。 （ａ）既知入力シンボルおよび最高でｈ個までの未知消
去シンボルを含むコードワードのｎ個の入力シンボルを
受信し、上記未知消去シンボルに対し位置マーカを生成
し、上記既知入力シンボルの重み付け累積値を生成する
ための、相互接続された入力累積セルの線形アレイを含
む入力累積回路。 （ｂ）上記入力累積セルのそれぞれに対応する方程式生
成セルの線形アレイを含み、上記未知消去シンボルの位
置マーカおよび上記既知入力シンボルの重み付け累積値
を対応する上記入力セルから対応する上記方程式生成セ
ルにおいて受け取り、上記未知消去シンボルを決定する
ための連立方程式のシステムに対応する行列を出力する
ための、方程式生成回路。 （ｃ）相互接続された連立方程式セルの２次元アレイを
含み、上記方程式生成セルから上記行列を受け取り、上
記未知消去シンボルを得るため上記行列を解くための、
連立方程式解決回路。 - 【請求項３】つぎのステップを有する、広帯域伝送ネッ
トワークにおいて信号を通信する電子的コーディング方
法。 エンコーダおよびデコーダにおいて、１組の線形代数的
方程式を用いて１シンボルにつきｍビットを有するｎ個
のシンボルからなるコードワードを表す信号を生成する
ステップ。上記コードワードはｋ個の情報シンボルとｈ
個のパリティシンボルとを含む。上記エンコーダにおい
て、上記ｋ個の情報シンボルは値および位置が既知とい
う性質を有し、上記パリティシンボルは位置が既知で値
が未知という性質を有する。上記デコーダにおいて、ｎ
個の上記シンボルのうち、最高でｈ個までの任意のシン
ボルは位置が既知で値が未知という性質を有する。上記
コードワードのすべてのシンボルは2m個の要素からなる
閉じた整数フィールドの要素である。 さらに上記生成するステップはつぎのステップを有す
る。 デコーダにおいて、値が未知のシンボルの位置をマーク
するステップ。 デコーダにおいて、上記コードワードを用いて生成した
多項式を、係数が生成多項式により割り切れるように拘
束して導出した、上記マークされた位置の値を未知とす
る上記１組の線形代数的方程式に対応する値の行列を表
す信号を電子的に生成するステップ。 上記デコーダにおいて、上記行列を解くことにより最高
でｈ個までの未知シンボルの値を表す信号を電子的に決
定するステップ。 - 【請求項４】請求項３記載の広帯域伝送ネットワークに
おいて信号を通信する電子的コーディング方法におい
て、さらにつぎのステップを有する電子的コーディング
方法。 （ａ）エンコーダにおいて生成されたｎ個の既知シンボ
ルのコードワードを上記デコーダに送信するステップ。 （ｂ）上記デコーダにおいて、上記エンコーダから受信
したコードワードの未消去のシンボルを用いて最高でｈ
個までの未知シンボルを生成するステップ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US521,114 | 1990-05-04 | ||
| US07/521,114 US5115436A (en) | 1990-05-04 | 1990-05-04 | Forward error correction code system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05508750A JPH05508750A (ja) | 1993-12-02 |
| JP2829678B2 true JP2829678B2 (ja) | 1998-11-25 |
Family
ID=24075423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3507122A Expired - Lifetime JP2829678B2 (ja) | 1990-05-04 | 1991-02-13 | 順方向誤り訂正コード方式 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5115436A (ja) |
| EP (1) | EP0527772B1 (ja) |
| JP (1) | JP2829678B2 (ja) |
| CA (1) | CA2037027C (ja) |
| DE (1) | DE69128347T2 (ja) |
| WO (1) | WO1991017503A1 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0584864B1 (en) * | 1992-08-21 | 1997-11-05 | Koninklijke Philips Electronics N.V. | A hardware-efficient method and device for encoding BCH codes and in particular Reed-Solomon codes |
| US5771244A (en) * | 1994-03-09 | 1998-06-23 | University Of Southern California | Universal Reed-Solomon coder/encoder |
| JP3614907B2 (ja) * | 1994-12-28 | 2005-01-26 | 株式会社東芝 | データ再送制御方法及びデータ再送制御システム |
| FR2759218B1 (fr) * | 1997-01-31 | 1999-05-07 | Canon Kk | Dispositif et procede de traitement de symboles d'information |
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