JP2820006B2 - Semiconductor integrated circuit with small standby current - Google Patents

Semiconductor integrated circuit with small standby current

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JP2820006B2 JP5274134A JP27413493A JP2820006B2 JP 2820006 B2 JP2820006 B2 JP 2820006B2 JP 5274134 A JP5274134 A JP 5274134A JP 27413493 A JP27413493 A JP 27413493A JP 2820006 B2 JP2820006 B2 JP 2820006B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明はMOSトランジスタから
形成され論理演算を行なう論理ゲート回路を含む半導体
集積回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit including a logic gate circuit formed of MOS transistors and performing a logical operation.

【0002】[0002]

【従来の技術】近年、微細加工技術の進展とともに、半
導体集積回路に用いられるMOS型電界効果トランジス
タの素子寸法も極めて微細化されてきている。それとと
もに回路速度性能も向上してきているが、一方で様々な
信頼性上の問題が生じている。例えば、ホットキャリヤ
効果によるトランジスタの劣化現象やTDDBによるゲ
ート絶縁膜の破壊等がある。また、半導体集積回路の集
積度の向上によって消費電力の増大も無視できない問題
となっている。
2. Description of the Related Art In recent years, with the development of fine processing technology, the element size of a MOS type field effect transistor used in a semiconductor integrated circuit has been extremely miniaturized. At the same time, circuit speed performance has been improving, but various reliability problems have arisen. For example, there is a deterioration phenomenon of a transistor due to a hot carrier effect, a breakdown of a gate insulating film due to TDDB, and the like. In addition, an increase in power consumption due to an increase in the degree of integration of a semiconductor integrated circuit is a problem that cannot be ignored.

【0003】そこで、MOS型電界効果トランジスタの
ゲート長が0.5μm以下となる半導体集積回路におい
ては、一般に電源電圧を下げる対策がとられている。さ
らに将来的には、MOS型電界効果トランジスタの微細
化とともに、より一層電源電圧を低電圧化することが避
けられない。
Therefore, in a semiconductor integrated circuit in which the gate length of a MOS field effect transistor is 0.5 μm or less, measures are generally taken to lower the power supply voltage. In the future, it is inevitable that the power supply voltage will be further reduced as the MOS field effect transistor becomes finer.

【0004】しかしMOS型電界効果トランジスタの閾
値電圧を変えずに、電源電圧を低電圧化すると、半導体
集積回路の動作速度が低下してしまうという問題があ
る。この原因はMOS型電界効果トランジスタのドレイ
ン電流が概ね下記の式(1)に従うというトランジスタ
動作上の物理現象に起因している。
However, if the power supply voltage is lowered without changing the threshold voltage of the MOS field effect transistor, there is a problem that the operation speed of the semiconductor integrated circuit is reduced. This is due to a physical phenomenon in the operation of the transistor that the drain current of the MOS field effect transistor substantially follows the following equation (1).

【0005】ドレイン電流={(ゲート電圧)−(閾値
電圧)}のα乗 ・・ (1) (ただし、αは約2である)上記の式(1)から分かる
ように、閾値電圧を一定として、電源電圧を下げていく
と、印加可能なゲート電圧と閾値電圧の差が小さくな
り、トランジスタの駆動電流がとれなくなってしまうの
である。
Drain current = {(gate voltage) − (threshold voltage)} to the power of α (1) (where α is about 2) As can be seen from the above equation (1), the threshold voltage is fixed. As the power supply voltage is reduced, the difference between the applicable gate voltage and the threshold voltage becomes smaller, and the transistor drive current cannot be obtained.

【0006】[0006]

【発明が解決しようとする課題】上述した従来の半導体
集積回路において、電源電圧を下げたとき動作速度を下
げないためには、MOS型電界効果トランジスタの閾値
電圧を小さくすることである。しかし、従来のMOS型
電界効果トランジスタを用いた半導体集積回路において
閾値電圧を小さくすると、図5に示すように電源側から
接地側に貫通するスタンバイ電流が著しく大きくなると
いう問題があった。この原因は、MOS型電界効果トラ
ンジスタのサブスレショルドリーク電流の成分が無視
できなくなるためである。この制約のため、通常の半導
体集積回路では閾値電圧の絶対値を、例えば0.4V以
下に下げることは非常に困難であるという問題がある。
In the above-mentioned conventional semiconductor integrated circuit, the threshold voltage of the MOS field-effect transistor is reduced in order to keep the operating speed from decreasing when the power supply voltage is reduced. However, when the threshold voltage is reduced in a conventional semiconductor integrated circuit using a MOS field-effect transistor, there is a problem that a standby current passing from the power supply side to the ground side becomes extremely large as shown in FIG. The reason is because the components of Sabusure Tsu Shorudoriku current of the MOS-type field effect transistor can not be ignored. Due to this restriction, it is very difficult to reduce the absolute value of the threshold voltage to, for example, 0.4 V or less in a normal semiconductor integrated circuit.

【0007】本発明は上記問題に鑑み、低電源電圧下で
MOS型電界効果トランジスタを駆動できるとともに、
スタンバイ電流を低く押えることができる半導体集積回
路を提供することを目的とする。
In view of the above problems, the present invention can drive a MOS field effect transistor under a low power supply voltage,
It is an object of the present invention to provide a semiconductor integrated circuit that can reduce a standby current.

【0008】[0008]

【課題を解決するための手段】本発明の半導体集積回路
は、クロック信号に同期して与えられるデータを保持す
るデータ保持回路と、MOSトランジスタから形成され
論理演算を行なう論理ゲート回路と、前記データ保持回
路と前記論理ゲート回路とに電源を供給する電源供給ラ
インと、制御信号に基づき前記論理ゲート回路への前記
電源供給ラインからの電源の供給または停止を行なうス
イッチング回路を有し、前記制御信号に基づき前記ス
イッチング回路は、休止状態に遷移する時は、前記デー
タ保持回路がデータを保持した後に、前記データ保持回
路へのデータ読み込みクロック信号が停止し保持状態に
なって所定時間後、前記論理ゲート回路への電源供給を
停止し、動作状態に遷移する時は、前記論理ゲート回路
への電源供給を開始して所定時間後、クロック信号が供
給されて前記データ保持回路からデータを出力すること
により、休止状態の前記論理ゲート回路のサブスレッシ
ョルドリーク電流を抑える
The semiconductor integrated circuit of the present invention SUMMARY OF] includes a data holding circuit for holding the data given in synchronization with a clock signal, a logic gate circuit formed of MOS transistors performing a logical operation, the data Retention times
Power supply line for supplying power to the circuit and the logic gate circuit.
And in the to the logic gate circuit on the basis of the control signal
The supply or stop of power supply from the power supply line have a switching circuit for performing the scan based on the control signal
The switching circuit switches the data
After the data holding circuit holds the data, the data holding circuit
Clock signal is stopped and data is read into
After a predetermined time, the power supply to the logic gate circuit is
When stopping and shifting to the operating state, the logic gate circuit
After a predetermined time from the start of power supply to the
And outputting data from the data holding circuit when the data is supplied.
The sub-threshold of the logic gate circuit in the idle state
Suppress the leak current .

【0009】前記スイッチング回路はMOS型電界効果
トランジスタであり、前記制御信号は前記論理ゲート回
路を活性にさせる場合にはMOS型電界効果トランジス
タを導通状態にさせ、不活性にさせる場合にはMOS型
電界効果トランジスタを非導通状態にさせるのが好まし
い。また、MOS型電界効果トランジスタの代わりにバ
イポーラトランジスタを用いてもよい。
The switching circuit is a MOS type field effect transistor, and the control signal makes the MOS type field effect transistor conductive and inactive when activating the logic gate circuit. In this case, it is preferable to make the MOS field effect transistor non-conductive. Further, a bipolar transistor may be used instead of the MOS field effect transistor.

【0010】[0010]

【作用】論理ゲート回路を活性にさせないときは、スイ
ッチング回路を非導通状態にする。非導通状態にされた
スイッチング回路は、不活性な論理ゲート回路を介して
電源からスタンバイ電流が流れることを防止する。
When the logic gate circuit is not activated, the switching circuit is turned off. The non-conductive switching circuit prevents the standby current from flowing from the power supply through the inactive logic gate circuit.

【0011】[0011]

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1は本発明の半導体装置の第1の実施例
を示すブロック図、図2は図1の実施例における論理ゲ
ート回路を詳細に示す回路図、図3は図1の実施例の動
作を説明するためのタイミングチャートである。半導体
集積回路は一般に非同期の論理ゲート回路とデータ保持
を行なうフリップフロップとからなっているように、本
実施例においても半導体集積回路は、クロック信号CK
に同期して与えられるデータを保持するフリップフロッ
プ11,12(以降、FF11,12と記す)と、カッ
トオフ信号CFに制御される論理ゲート回路21,22
とから構成されている。
Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a first embodiment of the semiconductor device of the present invention, FIG. 2 is a circuit diagram showing a logic gate circuit in the embodiment of FIG. 1 in detail, and FIG. 3 explains the operation of the embodiment of FIG. It is a timing chart for performing. In this embodiment, the semiconductor integrated circuit also includes a clock signal CK, as in the case of the semiconductor integrated circuit generally including an asynchronous logic gate circuit and a flip-flop for holding data.
And flip-flops 11 and 12 (hereinafter referred to as FFs 11 and 12) which hold data applied in synchronization with the logic gate circuits 21 and 22 controlled by the cutoff signal CF
It is composed of

【0012】さらに論理ゲート回路21,22は、図2
に示されるように、入力信号を受けるナンドゲートN1
と、ナンドゲートN1の出力を入力するナンドゲートN
2と、ナンドゲートN1,N2の両者に対する共通の電
源供給ラインに挿入され、カトオッフ信号CFにより電
源供給ラインを遮断または接続する電源電流遮断素子Q
1(Nチャネル型MOSトランジスタ)とから構成され
ている。なお、ナンドゲートN1,N2を構成するMO
Sトランジスタの閾値電圧は0.25Vに、電源電流遮
断素子Q1の閾値電圧は0.7Vにそれぞれ設定されて
いる。電源電流遮断素子Q1が電源供給ラインに挿入さ
れているために、ナンドゲートN1,N2を構成するM
OSトランジスタの閾値電圧が0.25Vに下げられて
もスタンバイ電流は極めて小さく抑制される(図5にお
ける比較を参照のこと)。
Further, the logic gate circuits 21 and 22 correspond to FIG.
, A NAND gate N1 receiving an input signal
And a NAND gate N for receiving an output of the NAND gate N1
2 and a power supply current cutoff element Q that is inserted into a common power supply line for both of the NAND gates N1 and N2, and that cuts off or connects the power supply line in response to the Katoff signal CF.
1 (N-channel MOS transistor). Note that the MOs constituting the NAND gates N1 and N2
The threshold voltage of the S transistor is set to 0.25V, and the threshold voltage of the power supply current cutoff element Q1 is set to 0.7V. Since the power supply current cutoff element Q1 is inserted in the power supply line, the M constituting the NAND gates N1 and N2
Even when the threshold voltage of the OS transistor is reduced to 0.25 V, the standby current is suppressed to a very small value (see the comparison in FIG. 5).

【0013】次に上述の実施例の動作について図3を参
照して説明する。まず、半導体集積回路が休止している
期間(時刻t1〜t2)、すなわちデータがFF11,1
2に保持されているのみで、論理ゲート回路21,22
が不活性であるとき、電源電流遮断素子Q1はカットオ
フ信号CFにより非導通状態にされている。非導通状態
の電源電流遮断素子Q1により、論理ゲート回路21,
22のスタンバイ電流は非常に小さい量に押えられてい
る。
Next, the operation of the above embodiment will be described with reference to FIG. First, a period during which the semiconductor integrated circuit is inactive (time t1 to t2), that is, data is FF11, 1
2 and the logic gate circuits 21 and 22
Is inactive, power supply current cutoff element Q1 is turned off by cutoff signal CF. The power supply current cutoff element Q1 in the non-conductive state allows the logic gate circuit 21,
The standby current of 22 is kept to a very small amount.

【0014】時刻t2に、電源電流遮断素子Q1がカッ
トオフ信号CFにより導通状態にされ、半導体集積回路
が活性状態にされると、所定時間後の時刻t3にクロッ
ク信号CKがFF11,12に供給され、FF11,1
2が動作を開始する。また、時刻t4に半導体集積回路
の動作が終了し、データがFF11,12に保持される
と、時刻t5に電源電流遮断素子Q1はカットオフ信号
CFにより再び非導通状態にされ、スタンバイ電流を抑
制する。
At time t2, the power supply current cutoff element Q1 is turned on by the cut-off signal CF and the semiconductor integrated circuit is activated. At a time t3 after a predetermined time, the clock signal CK is supplied to the FFs 11 and 12. FF11,1
2 starts operation. When the operation of the semiconductor integrated circuit is completed at time t4 and the data is held in the FFs 11 and 12, the power supply current cutoff element Q1 is turned off again by the cutoff signal CF at time t5 to suppress the standby current. I do.

【0015】すなわち、論理ゲート回路21,22が活
性状態となった後、データ信号がFF11,12から出
力され論理演算が進行する。しかし、半導体集積回路が
休止状態に遷移するときは、まずクロック信号に同期し
てFF11,12がデータ保持状態となり、次に電源電
流遮断素子Q1の作用により論理ゲート回路21,22
の電源電流がカットオフされる。
That is, after the logic gate circuits 21 and 22 are activated, the data signals are output from the FFs 11 and 12, and the logic operation proceeds. However, when the semiconductor integrated circuit transitions to the sleep state, first, the FFs 11 and 12 enter the data holding state in synchronization with the clock signal, and then the logic gate circuits 21 and 22 operate by the operation of the power supply current cutoff element Q1.
Is cut off.

【0016】一般に論理ゲート回路は高インピーダンス
になると、電源端子の片側にのみ接続されている場合で
も、内部電位が不安定になり保持していたデータを喪失
してしまう。しかし、本実施例によれば上述の動作によ
り、電源電流を遮断しても全てのデータはFF11,1
2に保持されており、扱っているデータが失われるとい
うことはない。また、本実施例においては図2で示され
るように、2つの論理ゲート回路21,22の組に対し
1つの電源電流遮断素子Q1が割り当てられているが、
各論理ゲート回路21,22にそれぞれ1つずつの電源
電流遮断素子を割り当ててもよい。
In general, when the logic gate circuit has a high impedance, the internal potential becomes unstable and the stored data is lost even when the logic gate circuit is connected to only one side of the power supply terminal. However, according to the present embodiment, by the above-described operation, all data is stored in the FFs 11 and 1 even when the power supply current is cut off.
2 and the data being handled is not lost. Further, in the present embodiment, as shown in FIG. 2, one power supply current cutoff element Q1 is assigned to a set of two logic gate circuits 21 and 22,
One power supply current cutoff element may be assigned to each of the logic gate circuits 21 and 22.

【0017】次に本発明の第2の実施例について図4を
参照して説明する。本実施例においては、図1ないし図
3によって示された第1の実施例の電源電流遮断素子Q
1であるNチャネル型MOSトランジスタの代わりにN
PNバイポーラトランジスタQ2を用いている。この場
合、カットオフ信号CFは0V(トランジスタQ2は非
導通状態)または1.2V(トランジスタQ2は導通状
態で論理ゲート回路21,22は活性状態にされる)に
設定される。バイポーラトランジスタQ2の導通抵抗は
MOSトランジスタの導通抵抗よりも低くできるので、
バイポーラトランジスタQ2を電源電流遮断素子として
電源供給ラインに挿入したとしても、論理ゲート回路の
動作に与える影響は、第1の実施例よりは少なくするこ
とができるという利点がある。
Next, a second embodiment of the present invention will be described with reference to FIG. In the present embodiment, the power supply current cutoff element Q of the first embodiment shown in FIGS.
N instead of the N-channel MOS transistor
The PN bipolar transistor Q2 is used. In this case, cutoff signal CF is set to 0 V (transistor Q2 is non-conductive) or 1.2 V (transistor Q2 is conductive and logic gate circuits 21 and 22 are activated). Since the conduction resistance of the bipolar transistor Q2 can be lower than the conduction resistance of the MOS transistor,
Even if the bipolar transistor Q2 is inserted into the power supply line as a power supply current cutoff element, there is an advantage that the influence on the operation of the logic gate circuit can be reduced as compared with the first embodiment.

【0018】[0018]

【発明の効果】以上説明したように本発明は、半導体集
積回路の内部構造を論回路部分とデータ保持回路部分
とに区分し、論理回路部分は閾値電圧の低いMOSトラ
ンジスタで構成するとともに、論理回路部分への電源供
給ラインに電源電流遮断素子を挿入し、データ保持回路
部分がデータを安定に保持しているときにのみ、電源電
流遮断素子により論理回路部分への電源の供給を遮断す
ることにより、回路の動作は高速であり、かつスタンバ
イ電流を極めて低く押えることができる半導体集積回路
を実現できるという効果がある。
The present invention described above, according to the present invention divides the internal structure of a semiconductor integrated circuit in the logical circuit portion and a data holding circuit portion, with the logic circuit portion is composed of a lower MOS transistor threshold voltage, A power supply current cutoff element is inserted into a power supply line to the logic circuit portion, and only when the data holding circuit portion holds data stably, the supply of power to the logic circuit portion is cut off by the power supply current cutoff device. Thus, there is an effect that a semiconductor integrated circuit in which the operation of the circuit is high-speed and the standby current can be extremely low can be realized.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の半導体装置の第1の実施例を示すブロ
ック図である。
FIG. 1 is a block diagram showing a first embodiment of a semiconductor device of the present invention.

【図2】図1における論理ゲート回路を詳細に示す回路
図である。
FIG. 2 is a circuit diagram showing a logic gate circuit in FIG. 1 in detail.

【図3】図1の実施例の動作を説明するためのタイミン
グチャートである。
FIG. 3 is a timing chart for explaining the operation of the embodiment of FIG. 1;

【図4】本発明の半導体装置の第2の実施例を示すブロ
ック図である。
FIG. 4 is a block diagram showing a second embodiment of the semiconductor device of the present invention.

【図5】本発明の半導体装置と従来例との特性の違いを
説明するグラフである。
FIG. 5 is a graph illustrating a difference in characteristics between the semiconductor device of the present invention and a conventional example.

【符号の説明】[Explanation of symbols]

11,12 フリップフロップ(FF) 21,22 論理ゲート回路 N1,N2 ナンドゲート Q1,Q2 電源電流遮断素子 11, 12 flip-flop (FF) 21, 22 logic gate circuit N1, N2 NAND gate Q1, Q2 power supply current cutoff element

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H03K 19/00 - 19/23 G06F 1/32──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) H03K 19/00-19/23 G06F 1/32

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 クロック信号に同期して与えられるデー
タを保持するデータ保持回路と、MOSトランジスタか
ら形成され論理演算を行なう論理ゲート回路と、前記デ
ータ保持回路と前記論理ゲート回路とに電源を供給する
電源供給ラインと、制御信号に基づき前記論理ゲート回
路への前記電源供給ラインからの電源の供給または停止
を行なうスイッチング回路を有し、 前記制御信号に基づき前記スイッチング回路は、休止状
態に遷移する時は、前記データ保持回路がデータを保持
した後に、前記データ保持回路へのデータ読み込みクロ
ック信号が停止し保持状態になって所定時間後、前記論
理ゲート回路への電源供給を停止し、 動作状態に遷移する時は、前記論理ゲート回路への電源
供給を開始して所定時間後、クロック信号が供給されて
前記データ保持回路からデータを出力することにより、
休止状態の前記論理ゲート回路のサブスレッショルドリ
ーク電流を抑える 半導体集積回路。
A data holding circuit for holding the data <br/> data given in synchronization with 1. A clock signal, and a logic gate circuit for performing a logic operation is formed from MOS transistors, said de
Power to the data holding circuit and the logic gate circuit
And a power supply line, and a switching circuit based on the control signal to supply or stop of power supply from the power supply line to the logic gate circuit possess the switching circuit based on the control signal, hibernation
The data holding circuit holds the data when
After reading the data, the data
After a predetermined period of time after the
When the power supply to the logic gate circuit is stopped and the operation state transits, the power supply to the logic gate circuit is stopped.
After a predetermined time from the start of the supply, the clock signal is
By outputting data from the data holding circuit,
Sub-threshold of the logic gate circuit in a quiescent state
A semiconductor integrated circuit that suppresses the peak current .
【請求項2】 前記スイッチング回路はMOS型電界効
果トランジスタであり、前記制御信号は前記論理ゲート
回路を活性にさせる場合にMOS型電界効果トランジス
タを導通状態にさせ、不活性にさせる場合にMOS型電
界効果トランジスタを非導通状態にさせる請求項1記載
の半導体集積回路。
2. The switching circuit is a MOS field effect transistor, and the control signal causes the MOS field effect transistor to be conductive when the logic gate circuit is activated, and to be inactive. 2. The semiconductor integrated circuit according to claim 1, wherein the MOS-type field effect transistor is turned off when the switching is performed.
【請求項3】 前記スイッチング回路はバイポーラトラ
ンジスタであり、前記制御信号は前記論理ゲート回路を
活性にさせる場合にバイポーラトランジスタを導通状態
にさせ、不活性にさせる場合にバイポーラトランジスタ
を非導通状態にさせる請求項1記載の半導体集積回路。
3. The switching circuit is a bipolar transistor, and the control signal causes the bipolar transistor to be conductive when the logic gate circuit is activated, and causes the bipolar transistor to be non-conductive when the logic gate circuit is inactive. The semiconductor integrated circuit according to claim 1.
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