JP2817542B2 - 低雑音増幅器 - Google Patents
低雑音増幅器Info
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- JP2817542B2 JP2817542B2 JP27490492A JP27490492A JP2817542B2 JP 2817542 B2 JP2817542 B2 JP 2817542B2 JP 27490492 A JP27490492 A JP 27490492A JP 27490492 A JP27490492 A JP 27490492A JP 2817542 B2 JP2817542 B2 JP 2817542B2
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Description
【０００１】
【産業上の利用分野】本発明は、低雑音増幅器に関し、
特にマイクロ波帯およびミリ波帯の受信機の入力に用い
る低雑音増幅器に関する。
特にマイクロ波帯およびミリ波帯の受信機の入力に用い
る低雑音増幅器に関する。
【０００２】
【従来の技術】従来の低雑音増幅器は、図２に示すよう
に、各低雑音増幅器２は低雑音ＦＥＴにより構成され、
その入力は雑音指数が最適になるように整合されてい
る。なお、１は入力端子、３は出力端子である。
に、各低雑音増幅器２は低雑音ＦＥＴにより構成され、
その入力は雑音指数が最適になるように整合されてい
る。なお、１は入力端子、３は出力端子である。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
低雑音増幅器は、初段が低雑音ＦＥＴを含む電力増幅器
であるため、小信号の入力時には適切に機能するが、フ
ェージング等により入力信号の変動が大きい場合、特に
入力信号が大きくなったとき、図３の入出力特性曲線４
で示すように、低雑音増幅器が飽和電力に近づき、その
結果、図３の歪特性曲線５で示すように、混変調歪特性
が劣化し、増幅器全体の歪特性が悪化するという問題点
があった。
低雑音増幅器は、初段が低雑音ＦＥＴを含む電力増幅器
であるため、小信号の入力時には適切に機能するが、フ
ェージング等により入力信号の変動が大きい場合、特に
入力信号が大きくなったとき、図３の入出力特性曲線４
で示すように、低雑音増幅器が飽和電力に近づき、その
結果、図３の歪特性曲線５で示すように、混変調歪特性
が劣化し、増幅器全体の歪特性が悪化するという問題点
があった。
【０００４】
【課題を解決するための手段】本発明に係る低雑音増幅
器は、入力信号を同相に等分し、第１入力分配信号およ
び第２入力分配信号を出力する同相分配器と、入力部に
設け、入力信号を検波して検波電圧を出力する検波器
と、検波電圧が小さいとき＋９０度位相制御信号を出力
し、検波電圧が大きいとき−９０度位相制御信号を出力
する制御回路と、＋９０度位相制御信号により第２入力
分配信号を＋９０度位相ずらした＋位相分配信号を出力
し、−９０度位相制御信号により第２入力分配信号を−
９０度位相ずらした−位相分配信号を出力する移相器
と、＋位相分配信号と第１入力分配信号を合成して＋位
相合成信号を出力し、−位相分配信号と第１入力分配信
号を合成して−位相合成信号を出力するブランチライン
形ハイブリッド回路と、この＋位相合成信号のみ低雑音
増幅して出力する低雑音増幅器と、−位相合成信号と低
雑音増幅された＋位相合成信号とを合成して出力する同
相合成器とを備えている。
器は、入力信号を同相に等分し、第１入力分配信号およ
び第２入力分配信号を出力する同相分配器と、入力部に
設け、入力信号を検波して検波電圧を出力する検波器
と、検波電圧が小さいとき＋９０度位相制御信号を出力
し、検波電圧が大きいとき−９０度位相制御信号を出力
する制御回路と、＋９０度位相制御信号により第２入力
分配信号を＋９０度位相ずらした＋位相分配信号を出力
し、−９０度位相制御信号により第２入力分配信号を−
９０度位相ずらした−位相分配信号を出力する移相器
と、＋位相分配信号と第１入力分配信号を合成して＋位
相合成信号を出力し、−位相分配信号と第１入力分配信
号を合成して−位相合成信号を出力するブランチライン
形ハイブリッド回路と、この＋位相合成信号のみ低雑音
増幅して出力する低雑音増幅器と、−位相合成信号と低
雑音増幅された＋位相合成信号とを合成して出力する同
相合成器とを備えている。
【０００５】
【作用】本発明は、低雑音増幅器から発生する歪を抑制
し、入力信号の変動によらず、低雑音増幅器全体のＮＦ
を劣化させることなく、歪量を適切に保つことができ
る。
し、入力信号の変動によらず、低雑音増幅器全体のＮＦ
を劣化させることなく、歪量を適切に保つことができ
る。
【０００６】
【実施例】図１は本発明に係る低雑音増幅器の一実施例
を示すブロック図である。同図において、６は同相分配
器であり、この同相分配器６はその端子６ａに入力する
入力信号を同相に等分に分配して、端子６ｂから第１入
力分配信号７ａが出力し、端子６ｃから第２入力分配信
号７ｂが出力する。
を示すブロック図である。同図において、６は同相分配
器であり、この同相分配器６はその端子６ａに入力する
入力信号を同相に等分に分配して、端子６ｂから第１入
力分配信号７ａが出力し、端子６ｃから第２入力分配信
号７ｂが出力する。
【０００７】８は増幅器の入力側に設け、入力信号を検
波して検波電圧９を出力する検波器、１０はこの検波器
８から出力する検波電圧９が入力する制御回路であり、
この制御回路１０は、この検波電圧９が小さいとき、＋
９０度位相制御信号１１ａを出力し、検波電圧９が増加
して大きくなったとき、いいかえれば、検波電圧が増幅
器の飽和領域に近づいたとき、−９０度位相制御信号１
１ｂを出力する。
波して検波電圧９を出力する検波器、１０はこの検波器
８から出力する検波電圧９が入力する制御回路であり、
この制御回路１０は、この検波電圧９が小さいとき、＋
９０度位相制御信号１１ａを出力し、検波電圧９が増加
して大きくなったとき、いいかえれば、検波電圧が増幅
器の飽和領域に近づいたとき、−９０度位相制御信号１
１ｂを出力する。
【０００８】１２は移相器であり、この移相器１２は、
その端子１２ｂに＋９０度位相制御信号１１ａが入力し
たとき、端子１２ａに入力する第２入力分配信号７ｂを
＋９０度位相ずらせた＋位相分配信号１３ａを端子１２
ｃから出力し、端子１２ｂに−９０度位相制御信号１１
ｂが入力したとき、端子１２ａに入力する第２入力分配
信号７ｂを−９０度位相ずらせた−位相分配信号１３ｂ
を端子１２ｃから出力する。
その端子１２ｂに＋９０度位相制御信号１１ａが入力し
たとき、端子１２ａに入力する第２入力分配信号７ｂを
＋９０度位相ずらせた＋位相分配信号１３ａを端子１２
ｃから出力し、端子１２ｂに−９０度位相制御信号１１
ｂが入力したとき、端子１２ａに入力する第２入力分配
信号７ｂを−９０度位相ずらせた−位相分配信号１３ｂ
を端子１２ｃから出力する。
【０００９】１４はブランチライン形ハイブリッド回路
であり、このブランチライン形ハイブリッド回路１４
は、その端子１４ｂに＋位相分配信号１３ａが入力した
とき、第１入力分配信号７ａと＋位相分配信号１３ａと
を合成して、＋位相合成信号１５ａを端子１４ｄから出
力し、端子１４ｂに−位相分配信号１３ｂが入力したと
き、第１入力分配信号７ａと−位相分配信号１３ｂとを
合成して、−位相合成信号１５ｂを端子１４ｃから出力
する。
であり、このブランチライン形ハイブリッド回路１４
は、その端子１４ｂに＋位相分配信号１３ａが入力した
とき、第１入力分配信号７ａと＋位相分配信号１３ａと
を合成して、＋位相合成信号１５ａを端子１４ｄから出
力し、端子１４ｂに−位相分配信号１３ｂが入力したと
き、第１入力分配信号７ａと−位相分配信号１３ｂとを
合成して、−位相合成信号１５ｂを端子１４ｃから出力
する。
【００１０】１６は低雑音ＦＥＴの低雑音増幅器であ
り、この低雑音増幅器１６は、ブランチライン形ハイブ
リッド回路１４の端子１４ｄから出力する＋位相合成信
号１５ａを低雑音増幅して、増幅された＋位相合成信号
１７を出力する。１８は同相合成器であり、この同相合
成器１８は、端子１８ａに入力する−位相合成信号１５
ｂと端子１８ｂに入力する、低雑音増幅された＋位相合
成信号１７とを合成して出力する。
り、この低雑音増幅器１６は、ブランチライン形ハイブ
リッド回路１４の端子１４ｄから出力する＋位相合成信
号１５ａを低雑音増幅して、増幅された＋位相合成信号
１７を出力する。１８は同相合成器であり、この同相合
成器１８は、端子１８ａに入力する−位相合成信号１５
ｂと端子１８ｂに入力する、低雑音増幅された＋位相合
成信号１７とを合成して出力する。
【００１１】次に、上記構成による低雑音増幅器の動作
について説明する。まず、同相分配器６は、端子６ａに
入力する入力信号を同相で、等分に分配して、端子６ｂ
から第１入力分配信号７ａを出力し、端子６ｃから第２
入力分配信号７ｂを出力する。一方、検波器８は入力信
号を検波し、検波電圧９を制御回路１０に出力する。
について説明する。まず、同相分配器６は、端子６ａに
入力する入力信号を同相で、等分に分配して、端子６ｂ
から第１入力分配信号７ａを出力し、端子６ｃから第２
入力分配信号７ｂを出力する。一方、検波器８は入力信
号を検波し、検波電圧９を制御回路１０に出力する。
【００１２】そこで、この制御回路１０は、検波器８か
ら送られてくる検波電圧９が小さいとき、＋９０度位相
制御信号１１ａを移相器１２の端子１２ｂに出力する。
この移相器１２は、端子１２ｂに＋９０度位相制御信号
１１ａが入力するため、端子１２ａに入力する第２入力
分配信号７ｂを＋９０度位相ずらせた＋位相分配信号１
３ａを端子１２ｃからブランチライン形ハイブリッド回
路１４の端子１４ｂに出力する。
ら送られてくる検波電圧９が小さいとき、＋９０度位相
制御信号１１ａを移相器１２の端子１２ｂに出力する。
この移相器１２は、端子１２ｂに＋９０度位相制御信号
１１ａが入力するため、端子１２ａに入力する第２入力
分配信号７ｂを＋９０度位相ずらせた＋位相分配信号１
３ａを端子１２ｃからブランチライン形ハイブリッド回
路１４の端子１４ｂに出力する。
【００１３】このブランチライン形ハイブリッド回路１
４は、端子１４ａに入力する第１入力分配信号７ａと端
子１４ｂに入力する＋位相分配信号１３ａとを合成し、
端子１４ｄから＋位相合成信号１５ａを低雑音増幅器１
６に出力する。この低雑音増幅器１６はこの＋位相合成
信号１５ａを低雑音増幅し、増幅された＋位相合成信号
１７を同相合成器１８の端子１８ｂに出力する。
４は、端子１４ａに入力する第１入力分配信号７ａと端
子１４ｂに入力する＋位相分配信号１３ａとを合成し、
端子１４ｄから＋位相合成信号１５ａを低雑音増幅器１
６に出力する。この低雑音増幅器１６はこの＋位相合成
信号１５ａを低雑音増幅し、増幅された＋位相合成信号
１７を同相合成器１８の端子１８ｂに出力する。
【００１４】このため、この同相合成器１８は、低雑音
増幅された入力信号を出力端子３から出力することがで
きる。
増幅された入力信号を出力端子３から出力することがで
きる。
【００１５】一方、入力信号が大きくなり、増幅器の飽
和領域に近づくと、検波器８から出力する検波電圧が大
きくなる。そこで、制御回路１０は、−９０度位相制御
信号１１ｂを移相器１２の端子１２ｂに出力する。そし
て、移相器１２は、端子１２ｂに−９０度位相制御信号
１１ｂが入力するため、端子１２ａに入力する第２入力
分配信号７ｂを−９０度位相ずらせた−位相分配信号１
３を端子１２ｃからブランチライン形ハイブリッド回路
１４の端子１４ｂに出力する。
和領域に近づくと、検波器８から出力する検波電圧が大
きくなる。そこで、制御回路１０は、−９０度位相制御
信号１１ｂを移相器１２の端子１２ｂに出力する。そし
て、移相器１２は、端子１２ｂに−９０度位相制御信号
１１ｂが入力するため、端子１２ａに入力する第２入力
分配信号７ｂを−９０度位相ずらせた−位相分配信号１
３を端子１２ｃからブランチライン形ハイブリッド回路
１４の端子１４ｂに出力する。
【００１６】このブランチライン形ハイブリッド回路１
４は、端子１４ａに入力する第１入力分配信号７ａと端
子１４ｂに入力する−位相分配信号１３ｂとを合成し、
端子１４ｃから−位相合成信号１５ｂを同期合成器１８
の端子１８ａに出力する。このため、この同期合成器１
８は、入力信号が増加しても、歪特性が向上した出力信
号を得ることができる。
４は、端子１４ａに入力する第１入力分配信号７ａと端
子１４ｂに入力する−位相分配信号１３ｂとを合成し、
端子１４ｃから−位相合成信号１５ｂを同期合成器１８
の端子１８ａに出力する。このため、この同期合成器１
８は、入力信号が増加しても、歪特性が向上した出力信
号を得ることができる。
【００１７】このように、入力信号が小さいときには、
この入力信号は低雑音増幅器で低雑音増幅して出力され
る。一方、この入力信号が増加して、大きくなったと
き、この入力信号は低雑音増幅器に入力せず、別の経路
に移るため、低雑音増幅器から発生する歪を抑制するこ
とができ、低雑音増幅器全体のＮＦを劣化させることな
く、歪量を適切に保つことができる。
この入力信号は低雑音増幅器で低雑音増幅して出力され
る。一方、この入力信号が増加して、大きくなったと
き、この入力信号は低雑音増幅器に入力せず、別の経路
に移るため、低雑音増幅器から発生する歪を抑制するこ
とができ、低雑音増幅器全体のＮＦを劣化させることな
く、歪量を適切に保つことができる。
【００１８】
【発明の効果】以上、詳細に説明したように、本発明に
係る低雑音増幅器によれば、入力信号が小さいときに
は、その入力信号を低雑音増幅器を通して低雑音増幅し
て出力し、入力信号が大きいとき、その入力信号を低雑
音増幅器を通さずに出力するように構成したので、入力
信号の変動によらず、ＮＦを劣化させることなく、歪特
性を向上することができる効果がある。
係る低雑音増幅器によれば、入力信号が小さいときに
は、その入力信号を低雑音増幅器を通して低雑音増幅し
て出力し、入力信号が大きいとき、その入力信号を低雑
音増幅器を通さずに出力するように構成したので、入力
信号の変動によらず、ＮＦを劣化させることなく、歪特
性を向上することができる効果がある。
【図１】本発明に係る低雑音増幅器の一実施例を示すブ
ロック図である。
ロック図である。
【図２】従来の低雑音増幅器を示すブロック図である。
【図３】図２のＦＥＴにおける入出力特性曲線および歪
特性曲線を示す図である。
特性曲線を示す図である。
６ 同相分配器 ８ 検波器 １０ 制御回路 １２ 移相器 １４ ブランチライン形ハイブリッド回路 １６ 低雑音増幅器 １８ 同期合成器
Claims (1)
- 【請求項１】 受信機入力に用いられる低雑音増幅器に
おいて、入力信号を同相に等分し、第１入力分配信号お
よび第２入力分配信号を出力する回路と、入力部に設
け、その入力信号を検波し、検波電圧を出力する回路
と、検波電圧が小さいとき第１の制御信号を出力し、検
波電圧が大きいとき第２の制御信号を出力する回路と、
第１の制御信号により第２入力分配信号を＋９０度位相
ずらせた＋位相の信号を出力し、第２の制御信号により
第２入力分配信号を−９０度位相ずらせた−位相の信号
を出力する回路と、＋位相の信号と第１入力分配信号と
を合成し第１の合成信号を出力し、−位相の信号と第１
入力分配信号とを合成し第２の合成信号を出力する回路
と、第１の合成信号のみ低雑音増幅する回路と、第２の
合成信号と低雑音増幅された第１の合成信号とを合成す
る回路とを備えたことを特徴とする低雑音増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27490492A JP2817542B2 (ja) | 1992-09-21 | 1992-09-21 | 低雑音増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27490492A JP2817542B2 (ja) | 1992-09-21 | 1992-09-21 | 低雑音増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06104655A JPH06104655A (ja) | 1994-04-15 |
| JP2817542B2 true JP2817542B2 (ja) | 1998-10-30 |
Family
ID=17548154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27490492A Expired - Fee Related JP2817542B2 (ja) | 1992-09-21 | 1992-09-21 | 低雑音増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2817542B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5200544B2 (ja) * | 2008-01-04 | 2013-06-05 | 株式会社リコー | 回転速度制御装置、回転速度制御方法、像担持体装置及び画像形成装置 |
-
1992
- 1992-09-21 JP JP27490492A patent/JP2817542B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06104655A (ja) | 1994-04-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |