JP2811854B2 - Digital line termination controller - Google Patents
Digital line termination controllerInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル回線終端制御装置に関し、特に入
力周波数に対応して系を選択する系選択信号を検出して
制御を行うディジタル回線終端制御装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital line termination control device, and more particularly, to a digital line termination control device that detects and controls a system selection signal for selecting a system according to an input frequency. About.
従来、この種のディジタル回線終端制御装置は、単安
定マルチバイブレータに系を設定する周波数に応じた時
定数をもたせて順次検出出力とする構成を有していた。
従来例は第３図に示す様に、終端すべき系の系選択制御
装置が検出回路90のように構成され、モノマルチ回路9
1,92、抵抗93,94及びコンデンサ95,96で形成されてい
る。モノマルチ回路91は第１の系を示す入力周波数f1及
び第２の系を示す入力周波数f2のパルス波形を端子INか
ら入力し、抵抗93及びコンデンサ95による時定数T1によ
り端子OUTから後述する第４図（ａ），（ｂ）の波形Q3
を出力する。モノマルチ回路92はこの波形Q3を端子INか
ら入力し、抵抗94及びコンデンサ96による時定数T2によ
り端子OUTから第４図（ａ），（ｂ）の波形Q4を出力す
る。ここで、周波数f1,f2及び時定数T1,T2の関係は次の
ように設定する。Conventionally, this type of digital line termination control device has a configuration in which a monostable multivibrator is provided with a time constant according to a frequency for setting a system and sequentially outputs detection.
In the conventional example, as shown in FIG. 3, a system selection control device of a system to be terminated is configured like a detection circuit 90, and a mono-multi circuit 9 is provided.
1, 92, resistors 93, 94 and capacitors 95, 96. Mono-multi circuit 91 is inputted from the input frequency f 1 and the terminal IN of the pulse waveform of the input frequency f 2 showing a second system shows a first system, described later, from the terminal OUT by the time constant T1 by the resistor 93 and the capacitor 95 4 views (a), the waveform Q 3 (b),
Is output. Mono-multi circuit 92 inputs the waveform Q 3 from the terminal IN, the fourth diagram from the terminal OUT by the time constant T2 by resistor 94 and capacitor 96 (a), and outputs the waveform Q 4 of (b). Here, the relationship between the frequencies f 1 and f 2 and the time constants T 1 and T 2 is set as follows.
f1＞f2、 1/f1＜T1＜1/f2＜T2 時定数回路は電圧Vccからそれぞれ抵抗93,94−接続点
−コンデンサ95,96−地気の径路からなる２つの直列回
路における各接続点をモノマルチ回路の端子R/Cに接続
して形成する。次に第４図及び第３図により波形Q3,Q4
について説明する。第４図は入力周波数f1・f2の各出力
波形Q3,Q4を示す波形図である。第４図（ａ）に示す様
に、入力周波数f1のときには1/f1＜T1の条件によりコン
デンサ95が未放電状態であり、モノマルチ回路91の出力
波形Q3は“H"レベルを継続する。モノマルチ回路92は入
力が波形Ｑの直流レベルとなるため、出力波形Q4は“L"
レベルになる。第４図（ｂ）に示す様に、入力周波数f2
のときには、1/f2＞T1の条件によりコンデンサ95が充放
電を繰返し、モノマルチ回路91の出力波形Q3はパルスを
形成する。モノマルチ回路92は波形Q3が入力周波数f2と
一致するので1/f2＜T2の条件により出力波形Q4を“H"レ
ベルの直流レベルにする。従って、出力波形Q4が“L"レ
ベルでは、入力周波数f1の第１の系を、出力波形Q4が
“H"レベルでは、入力周波数f2の第２の系を示すことに
なる。 f 1> f 2, 1 / f 1 <T1 <1 / f 2 <T2 time constant circuit resistors 93,94- connection point from the voltage V cc - 2 single series consisting path of the capacitor 95,96- earthed Each connection point in the circuit is formed by connecting to the terminal R / C of the mono-multi circuit. Next, according to FIGS. 4 and 3 , waveforms Q 3 and Q 4
Will be described. FIG. 4 is a waveform diagram showing output waveforms Q 3 and Q 4 at input frequencies f 1 and f 2 . As shown in 4 (a), a is undischarged state capacitor 95 under the condition of 1 / f 1 <T1 when the input frequency f 1, the output waveform Q 3 are "H" level of the monostable multivibrator circuit 91 continue. Since the input of the mono-multi circuit 92 has the DC level of the waveform Q, the output waveform Q 4 is “L”.
Become a level. As shown in FIG. 4 (b), the input frequency f 2
When repeats the capacitor 95 is charged and discharged under the condition of 1 / f 2> T1, the output waveform Q 3 of the multivibrator circuit 91 forms a pulse. Mono-multi circuit 92 to 1 / f 2 <output waveform Q 4 by the conditions of T2 "H" level DC level since the waveform Q 3 matches the input frequency f 2. Therefore, the output waveform Q 4 is "L" level, the first system input frequency f 1, the output waveform Q 4 is at the "H" level, will exhibit a second system of the input frequency f 2.
上述した従来のディジタル回線終端制御装置は、単安
定マルチバイブレータを用いており、外部にコンデンサ
と抵抗を使用しているので、LSI化に適さない欠点があ
る。また、素子のバラツキ、経年変化等により系選択が
不安定になる欠点もある。さらに、単安定マルチバイブ
レータの一方が障害で出力断になったとき一方のみが選
択されるという問題点がある。The above-mentioned conventional digital line termination control device uses a monostable multivibrator and uses a capacitor and a resistor externally, and thus has a drawback that it is not suitable for LSI. In addition, there is a disadvantage that the system selection becomes unstable due to variations in elements, aging, and the like. Further, there is a problem that when one of the monostable multivibrators loses its output due to a fault, only one of them is selected.
本発明のディジタル回線終端制御装置は第１及び第２
の周波数の信号を選択するディジタル回線終端制御装置
において、前記第１及び第２の周波数の信号が入力さ
れ、さらに前記第１及び第２の周波数の中間領域にある
第３の周波数の信号を比較のためのクロック信号とし
て、計数パルスを出力する第１の検出回路と、この第１
の検出回路の出力をリセット入力とし、前記第１及び第
２の周波数より低い第４の周波数の信号を比較のための
クロック信号として選択信号を出力する第２の検出回路
とを有する。The digital line termination control device of the present invention comprises first and second
The signal of the first and second frequencies is inputted to the digital line termination control device for selecting the signal of the first frequency, and the signal of the third frequency in the intermediate region between the first and second frequencies is compared. Detection circuit that outputs a count pulse as a clock signal for
And a second detection circuit which outputs a selection signal as a clock signal for comparison using a signal of a fourth frequency lower than the first and second frequencies as an output of the detection circuit of the first embodiment.
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示す回路構成図である。
第１図の実施例は、検出回路10,20及び論理和回路30で
構成される。検出回路10,20は同一回路であり、その回
路構成はカウンタ11,12及びインバータ13,14を有し、イ
ンバータ13,14はカウンタ11,12の出力端子Ｑ及びイネー
ブル端子Ｅにそれぞれの入出力端子を接続する。カウン
タ11のリセット端子RSTには入力周波数f1およびf2の信
号が接続され、クロック端子ckには、周波数f3の信号が
接続される。カウンタ12のリセット端子RSTには、イン
バータ13の出力が接続され、クロック端子ckには周波数
f4の信号が接続される。カウンタ11,12の出力端子Ｑで
は、波形Q1およびQ2が出力される。ここで周波数の関係
は次の様に設定される。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
The embodiment shown in FIG. 1 includes detection circuits 10, 20 and an OR circuit 30. The detection circuits 10 and 20 are the same circuit, and the circuit configuration includes counters 11 and 12 and inverters 13 and 14. The inverters 13 and 14 have input and output terminals Q and enable terminals E of the counters 11 and 12, respectively. Connect the terminals. The reset terminal RST of the counter 11 is connected a signal input frequency f 1 and f 2 are, to the clock terminal ck, the signal of the frequency f 3 is connected. The output of the inverter 13 is connected to the reset terminal RST of the counter 12, and the frequency is connected to the clock terminal ck.
signal f 4 is connected. The output terminal Q of the counter 11 and 12, waveforms Q 1 and Q 2 are output. Here, the relationship between the frequencies is set as follows.
f1＞f3＞f2＞f4 第２図は第１図の実施例の要部の波形図である。第２
図（ａ）に示す様に、カウンタ11はリセット端子RSTに
周波数f1の信号が入力したとき、クロック端子ckに入力
する周波数f3の信号と比較し、f1＞f3の条件により周波
数f3の計数歩進前にリセット端子RSTに入力があるの
で、出力波形Q1は“L"レベルに固定される。カウンタ12
は、インバータ13を介した波形Ｑ、すなわち“H"レベル
をリセット端子RSTに連続受信する。したがって、カウ
ンタにはクロック端子ckへの周波数f4の信号の最初のパ
ルスで計数歩進し、出力波形Q2を“H"レベルにしたまま
の状態で停止する。一方、第２図（ｂ）に示す様に、カ
ウンタ11がリセット端子RSTに周波数f2の信号を受信し
たとき、クロック端子ckに入力する周波数f3の信号と比
較し、f3＞f2の条件により入力周波数f2の信号と同一の
周期のパルスとして波形Q1を出力する。カウンタ12はリ
セット端子RSTに周波数f2の波形Q1を入力し、クロック
端子ckに周波数f4の信号を入力することになるので、f2
＞f4の条件から出力端子ＱにはレベルＬの直流波形Q2を
出力する。すなわち、第１の系の周波数f1の入力では出
力波形Q2が“H"レベル、第２の系の周波数f2の入力で
は、出力波形Q2が“L"レベルとなるので、系選択が可能
である。検出回路10,20の出力を入力とする論理和回路3
0はいずれか一方が障害切断になっても“H"レベルにな
る１つの系を優先して選択する。f 1 > f 3 > f 2 > f 4 FIG. 2 is a waveform diagram of a main part of the embodiment of FIG. Second
As shown in FIG. (A), the counter 11 when the signal of the frequency f 1 is input to the reset terminal RST, and compared with the signal of frequency f 3 to be input to the clock terminal ck, the frequency depending on the conditions of the f 1> f 3 since the counting steps proceeding before f 3 is input to the reset terminal RST, the output waveform Q 1 is fixed to the "L" level. Counter 12
Receives the waveform Q via the inverter 13, that is, the "H" level, continuously at the reset terminal RST. Thus, the first of counting stepping at a pulse frequency f 4 of the signal to the clock terminal ck the counter, and stops in a state in which the "H" level output waveform Q 2. On the other hand, as shown in FIG. 2 (b), when the counter 11 receives a signal of frequency f 2 to the reset terminal RST, and compared with the signal of frequency f 3 to be input to the clock terminal ck, f 3> f 2 condition by outputting the waveform Q 1 as a pulse signal with the same period of the input frequency f 2 of the. Counter 12 inputs the waveform to Q 1 frequency f 2 to the reset terminal RST, it means to input a signal of a frequency f 4 to the clock terminal ck, f 2
And outputs a DC waveform Q 2 of the level L to the output terminal Q from> f 4 conditions. That is, the first output waveform Q 2 is "H" level at the input of the frequency f 1 of the system, the input of the frequency f 2 of the second system, the output waveform Q 2 becomes "L" level, the system selection Is possible. OR circuit 3 with outputs of detection circuits 10 and 20 as inputs
“0” preferentially selects one system that is at “H” level even if one of them is disconnected.
以上説明した様に本発明はすべてLSI化が可能なカウ
ンタ、インバータ、論理回路から構成されているので、
系選択信号をディジタル化して従来例の単安定マルチバ
イブレータの素子バラツキ、経年変化等により時定数の
設定を広範囲に設定しなければならなかった欠点を解決
できる。また、本発明は、２系統から入力する系選択信
号の検出結果を論理和回路を通して出力しているので、
検出回路の一方が障害でも選択信号を出力することがで
きる。As described above, the present invention is composed of a counter, an inverter, and a logic circuit that can be implemented as an LSI.
It is possible to solve the disadvantage that the time constant must be set in a wide range due to element variation, aging, and the like of the conventional monostable multivibrator by digitizing the system selection signal. Further, according to the present invention, the detection result of the system selection signal input from the two systems is output through the OR circuit.
The selection signal can be output even if one of the detection circuits has a fault.
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の要部の波形図、第３図は従来例のブロック図、
第４図は第３図の従来例の波形図である。 10,20……検出回路、11,12……カウンタ、13,14……イ
ンバータ、30……論理和回路。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a waveform diagram of a main part of FIG. 1, FIG. 3 is a block diagram of a conventional example,
FIG. 4 is a waveform diagram of the conventional example of FIG. 10,20 ... Detection circuit, 11,12 ... Counter, 13,14 ... Inverter, 30 ... OR circuit.
Claims (2)
ィジタル回線終端制御装置において、前記第１及び第２
の周波数の信号が入力され、さらに前記第１及び第２の
周波数の中間領域にある第３の周波数の信号を比較のた
めのクロック信号として、計数パルスを出力する第１の
検出回路と、この第１の検出回路の出力をリセット入力
とし、前記第１及び第２の周波数より低い第４の周波数
の信号を比較のためのクロック信号として選択信号を出
力する第２の検出回路とを有することを特徴とするディ
ジタル回線終端制御装置。1. A digital line termination controller for selecting signals of first and second frequencies, wherein the first and second signals are selected.
And a first detection circuit that outputs a count pulse, using a signal of a third frequency in an intermediate region between the first and second frequencies as a clock signal for comparison. A second detection circuit that outputs a selection signal as a clock signal for comparison using a signal having a fourth frequency lower than the first and second frequencies as an output of the first detection circuit as a reset input. A digital line termination controller.
１および第２の検出回路の各出力信号を入力し論理和信
号を出力する回路を有すること特徴とする請求項１記載
のディジタル回線終端制御装置。2. The semiconductor device according to claim 1, further comprising a first and a second detection circuit, and a circuit for inputting each output signal of the first and the second detection circuit and outputting a logical sum signal. Digital line termination controller.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013064A JP2811854B2 (en) | 1990-01-22 | 1990-01-22 | Digital line termination controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013064A JP2811854B2 (en) | 1990-01-22 | 1990-01-22 | Digital line termination controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03216046A JPH03216046A (en) | 1991-09-24 |
| JP2811854B2 true JP2811854B2 (en) | 1998-10-15 |
Family
ID=11822710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013064A Expired - Lifetime JP2811854B2 (en) | 1990-01-22 | 1990-01-22 | Digital line termination controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2811854B2 (en) |
-
1990
- 1990-01-22 JP JP2013064A patent/JP2811854B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03216046A (en) | 1991-09-24 |
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