JP2806654B2 - Bias circuit - Google Patents
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Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【0001】[0001]
【産業上の利用分野】本発明はバイアス回路に関し、特
に電流セル型D/Aコンバータのセル電流値を決めるバ
イアス回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bias circuit, and more particularly to a bias circuit for determining a cell current value of a current cell type D / A converter.
【0002】[0002]
【従来の技術】従来のバイアス回路は図2に示すよう
に、電源14と接地15との間に抵抗1とMOSトラン
ジスタ2とMOSトランジスタ3を直列に接続し、MO
Sトランジスタ2およびMOSトランジスタ3のゲート
電極を各々のドレイン電極に接続し、かつそれらを出力
端子とした構成になっていた。2. Description of the Related Art In a conventional bias circuit, as shown in FIG. 2, a resistor 1, a MOS transistor 2 and a MOS transistor 3 are connected in series between a power supply 14 and a ground 15, and
In this configuration, the gate electrodes of the S transistor 2 and the MOS transistor 3 are connected to their respective drain electrodes, and these are used as output terminals.
【0003】次に従来のバイアス回路の動作について説
明する。抵抗1(以下、R1と略記する)、MOSトラ
ンジスタ2(以下、Q2と略記する)、MOSトランジ
スタ3(以下、Q3と略記する)は直列に接続されてい
るので、これらの素子は電源電圧を各々のインピーダン
スによって分圧し、Q3のゲート電位VG1、Q2のゲート
電位VG2はQ3,Q2に流れる電流Iに依存し、Next, the operation of the conventional bias circuit will be described. The resistor 1 (hereinafter abbreviated as R1), the MOS transistor 2 (hereinafter abbreviated as Q2), and the MOS transistor 3 (hereinafter abbreviated as Q3) are connected in series. The voltage is divided by each impedance, and the gate potentials VG1 and VG2 of Q3 depend on the current I flowing through Q3 and Q2,
【0004】[0004]
【数1】VG1=VT+√(2I/β3) (()は
√の範囲を示す。以下同様)VG1 = VT + √ (2I / β3) (() indicates the range of √; the same applies hereinafter)
【0005】[0005]
【数2】 VG2=2VT+√(2I/β3)+√(2I/β2)VG2 = 2VT + √ (2I / β3) + √ (2I / β2)
【0006】になる。ただし、 β3=μoεoεs/tox×W3/L3、β2=μ0ε0εs/tox×W2/L2 W3;Q3のチャネル幅、L3;Q3のチャネル長、W2;
Q2のチャネル幅、L3;Q2のチャネル長、μo;移動
度、εo;真空中の誘電率、εs;ゲート酸化膜の比誘電
率、tox;ゲート酸化膜厚 これら、ゲート電位VG1,VG2が従来回路の出力電圧で
あり、数式1,数式2が示すように従来回路の出力電圧
はQ3,Q2に流れる電流Iに依存する。[0006] Here, β3 = μoεoεs / tox × W3 / L3, β2 = μ0ε0εs / tox × W2 / L2 W3; channel width of Q3, L3; channel length of Q3, W2;
Q2 channel width, L3; Q2 channel length, μo; mobility, εo: dielectric constant in vacuum, εs: relative dielectric constant of gate oxide film, tox; gate oxide film thickness These gate potentials VG1 and VG2 are conventionally The output voltage of the conventional circuit depends on the current I flowing through Q3 and Q2, as shown by equations (1) and (2).
【0007】[0007]
【発明が解決しようとする課題】従来のバイアス回路を
電流セル型D/Aコンバータのバイアス回路に用いた場
合の問題点を再び図2を用いて説明する。The problem when a conventional bias circuit is used for a bias circuit of a current cell type D / A converter will be described again with reference to FIG.
【0008】図2はおいてMOSトランジスタ4〜12
(以下、Q4〜Q12と略記する)と抵抗13は電流セル
200を構成し、Q6,Q4,Q5とQ12,Q10,Q11は
切換信号及びその反転信号によってオン,オフを切り換
えられるが、切換タイミングにおいてQ6,Q4,Q5が
短い期間ではあるが同時にオンしている期間が発生し、
Q6,Q4,Q5を介して接地に電流が流れる。In FIG. 2, MOS transistors 4 to 12 are shown.
(Hereinafter abbreviated as Q4 to Q12) and a resistor 13 constitute a current cell 200, and Q6, Q4, Q5 and Q12, Q10, Q11 can be switched on and off by a switching signal and its inverted signal. , A period in which Q6, Q4, and Q5 are on at the same time, although they are short, occurs.
A current flows to ground via Q6, Q4, Q5.
【0009】これはQ2の負荷電流となるので、ゲート
電圧VG2は一時的に低下し、これにともなってゲート電
圧VG1も一時的に低下する。ゲート電圧VG1は電流セル
200の電流値を決定するバイアス電圧でもあるので、
ゲート電圧VG1の一時的な低下は電流セル200の出力
電流、すなわちD/Aコンバータ出力の一時的な低下を
招く。Since this becomes the load current of Q2, the gate voltage VG2 drops temporarily, and accordingly, the gate voltage VG1 also drops temporarily. Since the gate voltage VG1 is also a bias voltage that determines the current value of the current cell 200,
The temporary decrease in the gate voltage VG1 causes a temporary decrease in the output current of the current cell 200, that is, the output of the D / A converter.
【0010】ゲート電圧VG2,VG1は時間の経過ととも
に定常値に復帰するが、消費電流低減を狙い、抵抗1,
Q2,Q3に定常的に流す電流を減らすと、それとともに
ゲート電圧VG2から見たインピーダンスが大きくなるた
めゲート電圧VG1が定常値に復帰するには長い時間を要
し、電流セル200の出力電流が定常値に達するに要す
る時間も長くなってしまう。すなわち、バイアス回路の
消費電流を低減しようとすると、D/Aコンバータのセ
ットリングタイムが悪化するという欠点があった。The gate voltages VG2 and VG1 return to a steady value with the passage of time.
When the current constantly flowing through Q2 and Q3 is reduced, the impedance as viewed from the gate voltage VG2 increases, and it takes a long time for the gate voltage VG1 to return to a steady value. The time required to reach the steady value also increases. In other words, there is a disadvantage that the settling time of the D / A converter is deteriorated when trying to reduce the current consumption of the bias circuit.
【0011】[0011]
【課題を解決するための手段】本願発明の要旨は、電流
セル型電圧−電流変換回路の電流セルにバイアスを与え
るバイアス回路において、各々のゲート電極をドレイン
電極に接続した第1導電型第1,第2,第3,第4,第
5のトランジスタと第2導電型第6トランジスタとを有
し、該第6のトランジスタのソース電極を第1の電源に
接続し、第6のトランジスタのドレイン電極を第1の抵
抗素子を介して第2の電源に接続し、第2導電型第7の
トランジスタのソース電極を第1の電源に接続し、該第
7のトランジスタのゲート電極を前記第6のトランジス
タのゲート電極に接続し、第7のトランジスタのドレイ
ン電極を前記第1のトランジスタのドレイン電極に接続
し、第1のトランジスタのソース電極を前記第2のトラ
ンジスタのドレイン電極に接続し、第2のトランジスタ
のソース電極を前記第3のトランジスタのドレイン電極
に接続し、第3のトランジスタのソース電極を第2の電
源に接続し、第1導電型第8のトランジスタのドレイン
電極を第1の電源に接続し、該第8のトランジスタのゲ
ート電極を前記第1のトランジスタのゲート電極に接続
し、第8のトランジスタのソース電極を前記第4のトラ
ンジスタのドレイン電極に接続し、第4のトランジスタ
のソース電極を前記第5のトランジスタのドレイン電極
に接続し、第5のトランジスタのソース電極を第2の電
源に接続し、前記第8のトランジスタのソース電極の電
圧を第1の出力とし、前記第3のトランジスタのゲート
電圧を第2の出力とし、前記第1の出力で前記電流セル
の入力バイアスを設定し、前記第2の出力で前記電流セ
ルの電流値を定めるバイアスを与えることである。 The gist of the present invention is to provide an electric current
Bias is applied to the current cell of the cell-type voltage-current conversion circuit.
A first conductive type first, second, third, fourth, fifth transistor and a second conductive type sixth transistor each having a gate electrode connected to a drain electrode. The source electrode of the sixth transistor is connected to the first power source, the drain electrode of the sixth transistor is connected to the second power source via the first resistor, and the source electrode of the seventh transistor of the second conductivity type. Is connected to a first power supply, the gate electrode of the seventh transistor is connected to the gate electrode of the sixth transistor, the drain electrode of the seventh transistor is connected to the drain electrode of the first transistor, A source electrode of the first transistor is connected to a drain electrode of the second transistor, a source electrode of the second transistor is connected to a drain electrode of the third transistor, The source electrode of the transistor is connected to the second power supply, the drain electrode of the eighth transistor of the first conductivity type is connected to the first power supply, and the gate electrode of the eighth transistor is connected to the gate electrode of the first transistor. The source electrode of the eighth transistor is connected to the drain electrode of the fourth transistor, the source electrode of the fourth transistor is connected to the drain electrode of the fifth transistor, The electrode is connected to a second power supply, and the power supply of the source electrode of the eighth transistor is connected.
Voltage as a first output, and the gate of the third transistor
A voltage as a second output, wherein the first output is the current cell
Input bias, and the current output is set at the second output.
Is to provide a bias that determines the current value of the current.
【0012】[0012]
【発明の作用】第8のトランジスタはソースホロワとし
て動作するため、その出力インピーダンスは低く設定で
き、負荷電流による出力電圧変動をおさえる。また、第
8のトランジスタのソース電極電位の変動は、第2のト
ランジスタのゲート電位を変動させぬため、第3のトラ
ンジスタのゲート電位すなわち、バイアス電圧出力は安
定化される。Since the eighth transistor operates as a source follower, its output impedance can be set low, and the output voltage fluctuation due to the load current can be suppressed. In addition, since the change in the source electrode potential of the eighth transistor does not change the gate potential of the second transistor, the gate potential of the third transistor, that is, the bias voltage output is stabilized.
【0013】[0013]
【実施例】次に本発明の実施例について図面を参照して
説明する。図1は本発明の第1実施例に係るバイアス回
路図である。尚、以下の説明でMOSトランジスタ2〜
18と略記する。抵抗1とQ2〜Q9がバイアス回路10
0を構成しており、Q7のソース電極電位VG2,Q6のド
レイン電極電位VG1が本バイアス回路100の出力電圧
である。MOSトランジスタQ10〜Q18、抵抗19は電
流セル110を構成している。Q10〜Q12およびQ16〜
Q18が切換信号によってオン・オフを切り換えられたタ
イミングにおいて、これが同時にオンする期間にはVG2
出力端子からQ10〜Q12およびQ16〜Q18を介して接地
へ電流が流れるが、この時、Q7はソースホロワとして
動作し、その出力インピーダンスrOUTは、Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a diagram illustrating a bias circuit according to a first embodiment of the present invention. In the following description, the MOS transistors 2 to
Abbreviated as 18. Resistor 1 and Q2-Q9 are bias circuits 10
0, and the source electrode potential VG2 of Q7 and the drain electrode potential VG1 of Q6 are output voltages of the bias circuit 100. The MOS transistors Q10 to Q18 and the resistor 19 constitute a current cell 110. Q10-Q12 and Q16-
At the timing when Q18 is turned on / off by the switching signal, during the period when it is simultaneously turned on, VG2
A current flows from the output terminal to the ground via Q10-Q12 and Q16-Q18. At this time, Q7 operates as a source follower, and its output impedance rOUT is
【0014】[0014]
【数3】rout=1/gm=1/√(2Iβ)Equation 3 rout = 1 / gm = 1 / √ (2Iβ)
【0015】ただしIはQ7のドレイン電流でありβ
は、 β=μoεoεs/tox×W/L W;Q7のチャネル幅、L;Q7のチャネル長である。数
式3に示すように、Q7のドレイン電流を低減してもQ7
のチャネル幅を大きくすることによって、つまりQ7の
βを大きくすることによってQ7の出力インピーダンス
は小さくできるので、VG2出力端子からQ10〜Q12およ
びQ16〜Q18を介して接地へ電流が流れるときに、VG2
の変動を抑えることが可能となる。Where I is the drain current of Q7 and β
Is the channel width of Q7 and the channel length of L; Q7 is β = μoεoεs / tox × W / L W; As shown in Equation 3, even if the drain current of Q7 is reduced, Q7
The output impedance of Q7 can be reduced by increasing the channel width of Q7, that is, by increasing β of Q7, so that when a current flows from the VG2 output terminal to ground via Q10 to Q12 and Q16 to Q18, VG2
Can be suppressed.
【0016】第1実施例では、20,21が第1,第2
の電源となり、抵抗1が第1の抵抗として機能する。第
1〜第8のトランジスタはQ4,Q5,Q6,Q8,Q9,
Q2,Q3,Q7で構成されている。In the first embodiment, 20 and 21 are the first and second
And the resistor 1 functions as a first resistor. The first to eighth transistors are Q4, Q5, Q6, Q8, Q9,
It is composed of Q2, Q3 and Q7.
【0017】具体例を示すと例えば電源電圧5V、MO
Sトランジスタの導電係数K=20μA/V2とする
時、図2に示した従来例ではMOSトランジスタ2のゲ
ート電極、すなわちバイアス電圧の出力からみたインピ
ーダンスは、 r1//{(gm22)-1+(gm23)-1}と表せ、 r1;抵抗素子1の抵抗、gm22;MOSトランジスタ
2のコンダクタンス、gm23;MOSトランジスタ3の
コンダクタンス このインピーダンスが4KΩとなるようにr1,gm2
2,gm23を決めると、 r1=3V/46.875μA=64KΩ gm22=gm23 =1/√(2×46.875μA×20μA/V2×117.1875) =0.00046875 と計算でき、この時バイアス回路の消費電流は46.8
75μAとなる。As a specific example, a power supply voltage of 5 V, MO
When the conductivity coefficient of the S transistor is K = 20 μA / V 2 , in the conventional example shown in FIG. 2, the impedance seen from the gate electrode of the MOS transistor 2, that is, the output of the bias voltage is r1 // {(gm22) −1 + (Gm23) -1 }, where r1 is the resistance of the resistance element 1, gm22 is the conductance of the MOS transistor 2, gm23 is the conductance of the MOS transistor 3, and r1 and gm2 are such that the impedance becomes 4 KΩ.
2. When gm23 is determined, r1 = 3V / 46.875 μA = 64 KΩ gm22 = gm23 = 1 / √ (2 × 46.875 μA × 20 μA / V 2 × 117.1875) = 0.00046875 The current consumption of the circuit is 46.8
75 μA.
【0018】一方、図1に示した実施例ではMOSトラ
ンジスタ8のゲート電極すなわちバイアス電圧の出力か
ら見たインピーダンスは、 (gm17)-1//{(gm18)-1+(gm19)-1}と表
せ、 gm17;MOSトランジスタのコンダクタンス、gm1
8;MOSトランジスタ8のコンダクタンス、gm19;
MOSトランジスタ9のコンダクタンス このインピーダンスが4KΩとなるようにgm17,gm
18,gm19を決めると、 gm17=√(2×10μA×20μA/V2×100)=0.0002 gm18=gm19=√(2×10μA×20μA/V2×100)=0.001 と計算でき、バイアス回路の消費電流は25μAとな
る。On the other hand, in the embodiment shown in FIG. 1, the impedance as viewed from the gate electrode of the MOS transistor 8, that is, the output of the bias voltage is (gm17) -1 / {(gm18) -1 + (gm19) -1 }. Gm17; conductance of MOS transistor, gm1
8; conductance of MOS transistor 8, gm19;
Gm17, gm so that this impedance becomes 4 KΩ.
When gm19 is determined, gm17 = √ (2 × 10 μA × 20 μA / V 2 × 100) = 0.002 gm18 = gm19 = √ (2 × 10 μA × 20 μA / V 2 × 100) = 0.001 And the current consumption of the bias circuit is 25 μA.
【0019】以上の計算より、図1,図2に示されたバ
イアス回路でバイアス電圧の出力から見たインピーダン
スが等しいなら、第1実施例の消費電流は従来例の消費
電流の約53%となり、消費電流を約半分に低減してい
る。また、第1実施例はバイアス回路の消費電流の電源
電圧依存性についても低減している。具体例として電源
電圧VDDが5Vから4.5Vに変動した場合について示
す。従来例ではMOSトランジスタ、MOSトランジス
タ3のゲート・ソース間の電圧を等しく決め、その電圧
をVGSとし、抵抗1、流れる電流をI0、MOSトラン
ジスタ2,3に流れる電流をI1とすると、 I0=VDD−2VGS/R1 I1=β23/2(VGS−VT)2 R1;抵抗1の抵抗値、β23;MOSトランジスタ2,
3のβ I0とI1が等しくなるときのVGSがバイアス電圧であ
り、またそのときのI0=I1の値がバイアス回路の消費
電流である。VDD=5V,VGS=1Vの時、消費電流は
50μAでVDD=4,5Vの時、VGS=0.98V消費
電流は40.5μAとなり約20%変化している。From the above calculations, if the impedances viewed from the output of the bias voltage in the bias circuits shown in FIGS. 1 and 2 are equal, the current consumption of the first embodiment is about 53% of the current consumption of the conventional example. , The current consumption is reduced to about half. The first embodiment also reduces the power supply voltage dependency of the current consumption of the bias circuit. As a specific example, a case where the power supply voltage VDD changes from 5V to 4.5V will be described. In the conventional example, if the voltage between the gate and the source of the MOS transistor and the MOS transistor 3 is determined to be equal, the voltage is set to VGS, the resistance 1 and the current flowing through the MOS transistors 2 and 3 are set to I1, and -2VGS / R1 I1 = β23 / 2 (VGS−VT) 2 R1; resistance value of resistor 1, β23;
VGS when β I0 and I1 of 3 are equal is the bias voltage, and the value of I0 = I1 at that time is the current consumption of the bias circuit. When VDD = 5V, VGS = 1V, the current consumption is 50 μA, and when VDD = 4.5V, VGS = 0.98V, the consumption current is 40.5 μA, which is about 20% change.
【0020】第1実施例のバイアス回路において、回路
の電流を決めている抵抗1とMOSトランジスタ2につ
いて電源電圧依存性を示すと、抵抗1に流れる電流をI
2、MOSトランジスタ2に流れる電流をI3とすると、 I2=VDD−VGS/R2 I3=β2/2(VGS−VT)2と表せる。 R2;抵抗1の抵抗値、β2;MOSトランジスタ2のβ これよりVDD=5V、VGS=1Vの時消費電流は5μ
A、VDD=4.5Vの時VGS=0.99V、消費電流は
4.5125μAとなり、従来例と比較すると電源電圧
依存性は約10%低減されている。In the bias circuit of the first embodiment, when the power supply voltage dependence is shown for the resistor 1 and the MOS transistor 2 which determine the current of the circuit, the current flowing through the resistor 1 is represented by I
2. If the current flowing through the MOS transistor 2 is I3, it can be expressed as I2 = VDD-VGS / R2 I3 = β2 / 2 (VGS-VT) 2 . R2: resistance value of resistor 1, β2: β of MOS transistor 2. From VDD = 5V and VGS = 1V, current consumption is 5μ.
A, when V DD = 4.5 V, V GS = 0.99 V, the current consumption is 4.5125 μA, and the power supply voltage dependency is reduced by about 10% as compared with the conventional example.
【0021】以上述べたように本実施例はD/Aコンバ
ータの動作スピードを維持しつつ、(バイアス電圧の出
力段から見たインピーダンスを維持しつつ)バイアス回
路の低消費電流化をはかれる。As described above, in this embodiment, the current consumption of the bias circuit is reduced while maintaining the operation speed of the D / A converter (while maintaining the impedance as viewed from the output stage of the bias voltage).
【0022】図3は本発明の第2実施例を示しており、
第1実施例におけるMOSトランジスタを第1導電型は
第2導電型に、第2導電型は第1導電型にかえたもので
ある。第1実施例では第2の電源21を基準としてバイ
アス電圧が決定されているが、第2実施例では第1の電
源20を基準としてバイアス電圧が決定される特徴があ
る。FIG. 3 shows a second embodiment of the present invention.
The MOS transistor in the first embodiment has the first conductivity type changed to the second conductivity type, and the second conductivity type changed to the first conductivity type. In the first embodiment, the bias voltage is determined based on the second power supply 21, but the second embodiment is characterized in that the bias voltage is determined based on the first power supply 20.
【0023】第2実施例では第1〜第8のトランジスタ
はQ34,Q35,Q36,Q38,Q39,Q32,Q33,Q37で
それぞれ構成されている。In the second embodiment, the first to eighth transistors are constituted by Q34, Q35, Q36, Q38, Q39, Q32, Q33 and Q37, respectively.
【0024】[0024]
【発明の効果】以上説明したように本発明では、D/A
コンバータの電流セルが切り換えられても電流出力設定
電圧VG1が変動せず、またバイアス回路の消費電流すな
わちQ7のドレイン電流を低減してもバイアス電圧VG2
の変動をおさえることができ、バイアス回路の消費電流
を低減しても、D/Aコンバータのセットリングタイム
を悪化させることがない。As described above, according to the present invention, D / A
Even if the current cell of the converter is switched, the current output set voltage VG1 does not fluctuate, and even if the current consumption of the bias circuit, that is, the drain current of Q7 is reduced, the bias voltage VG2
Can be suppressed, and the settling time of the D / A converter does not deteriorate even if the current consumption of the bias circuit is reduced.
【図1】本発明の第1実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図2】従来例の回路図である。FIG. 2 is a circuit diagram of a conventional example.
【図3】本発明の第2実施例を示す回路図である。FIG. 3 is a circuit diagram showing a second embodiment of the present invention.
1,11,19 抵抗素子 2〜18,32〜38 MOSトランジスタ 20 電源 21 接地 22 切換信号 23 切換信号の反転信号 100 バイアス回路 110 電流セル 1,11,19 Resistance element 2-18,32-38 MOS transistor 20 Power supply 21 Ground 22 Switching signal 23 Switching signal inversion signal 100 Bias circuit 110 Current cell
フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H03M 1/74 G05F 3/16 H01L 43/08 H03F 3/16Continuation of the front page (58) Field surveyed (Int.Cl. 6 , DB name) H03M 1/74 G05F 3/16 H01L 43/08 H03F 3/16
Claims (1)
ルにバイアスを与えるバイアス回路において、各々のゲ
ート電極をドレイン電極に接続した第1導電型第1,第
2,第3,第4,第5のトランジスタと第2導電型第6
トランジスタとを有し、該第6のトランジスタのソース
電極を第1の電源に接続し、第6のトランジスタのドレ
イン電極を第1の抵抗素子を介して第2の電源に接続
し、第2導電型第7のトランジスタのソース電極を第1
の電源に接続し、該第7のトランジスタのゲート電極を
前記第6のトランジスタのゲート電極に接続し、第7の
トランジスタのドレイン電極を前記第1のトランジスタ
のドレイン電極に接続し、第1のトランジスタのソース
電極を前記第2のトランジスタのドレイン電極に接続
し、第2のトランジスタのソース電極を前記第3のトラ
ンジスタのドレイン電極に接続し、第3のトランジスタ
のソース電極を第2の電源に接続し、第1導電型第8の
トランジスタのドレイン電極を第1の電源に接続し、該
第8のトランジスタのゲート電極を前記第1のトランジ
スタのゲート電極に接続し、第8のトランジスタのソー
ス電極を前記第4のトランジスタのドレイン電極に接続
し、第4のトランジスタのソース電極を前記第5のトラ
ンジスタのドレイン電極に接続し、第5のトランジスタ
のソース電極を第2の電源に接続し、前記第8のトラン
ジスタのソース電極の電圧を第1の出力とし、前記第3
のトランジスタのゲート電圧を第2の出力とし、前記第
1の出力で前記電流セルの入力バイアスを設定し、前記
第2の出力で前記電流セルの電流値を定めるバイアスを
与えることを特徴とするバイアス回路。A current cell type voltage-current conversion circuit;
A first conductive type first, second, third, fourth, fifth transistor having a gate electrode connected to a drain electrode, and a second conductive type sixth transistor.
A source electrode of the sixth transistor is connected to a first power source, a drain electrode of the sixth transistor is connected to a second power source via a first resistor, and a second conductive The source electrode of the seventh transistor is of the first type.
A power supply, a gate electrode of the seventh transistor is connected to a gate electrode of the sixth transistor, a drain electrode of the seventh transistor is connected to a drain electrode of the first transistor, A source electrode of the transistor is connected to a drain electrode of the second transistor, a source electrode of the second transistor is connected to a drain electrode of the third transistor, and a source electrode of the third transistor is connected to a second power supply. Connecting the drain electrode of the eighth transistor of the first conductivity type to the first power supply; connecting the gate electrode of the eighth transistor to the gate electrode of the first transistor; An electrode is connected to a drain electrode of the fourth transistor, and a source electrode of the fourth transistor is connected to a drain electrode of the fifth transistor. Connected to the poles, the source electrode of the fifth transistor connected to the second power supply, the voltage of the source electrode of the transistor of the eighth and the first output, the third
The gate voltage of the second transistor as a second output,
Setting the input bias of the current cell with the output of
A bias for determining a current value of the current cell is provided by the second output.
Bias circuit and wherein the providing.
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JP3232293A JP2806654B2 (en) | 1991-08-20 | 1991-08-20 | Bias circuit |
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JP3232293A JP2806654B2 (en) | 1991-08-20 | 1991-08-20 | Bias circuit |
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US4891533A (en) * | 1984-02-17 | 1990-01-02 | Analog Devices, Incorporated | MOS-cascoded bipolar current sources in non-epitaxial structure |
-
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- 1991-08-20 JP JP3232293A patent/JP2806654B2/en not_active Expired - Lifetime
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