JP2805432B2 - Method for manufacturing bumped circuit board - Google Patents

Method for manufacturing bumped circuit board

Info

Publication number
JP2805432B2
JP2805432B2 JP5240843A JP24084393A JP2805432B2 JP 2805432 B2 JP2805432 B2 JP 2805432B2 JP 5240843 A JP5240843 A JP 5240843A JP 24084393 A JP24084393 A JP 24084393A JP 2805432 B2 JP2805432 B2 JP 2805432B2
Authority
JP
Japan
Prior art keywords
circuit board
photoresist layer
bumps
ceramic circuit
positive photoresist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP5240843A
Other languages
Japanese (ja)
Other versions
JPH0799216A (en
Inventor
省三 大友
一成 田中
孝一 宇野
好和 中田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Metal SMI Electronics Device Inc
Nippon Steel Corp
Original Assignee
Sumitomo Metal SMI Electronics Device Inc
Sumitomo Metal Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Metal SMI Electronics Device Inc, Sumitomo Metal Industries Ltd filed Critical Sumitomo Metal SMI Electronics Device Inc
Priority to JP5240843A priority Critical patent/JP2805432B2/en
Publication of JPH0799216A publication Critical patent/JPH0799216A/en
Priority to US08/863,279 priority patent/US6074893A/en
Application granted granted Critical
Publication of JP2805432B2 publication Critical patent/JP2805432B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/09Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092Dispersed materials, e.g. conductive pastes or inks
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern

Landscapes

  • Wire Bonding (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明はバンプ付き回路基板の製
造方法に関し、より詳細には電子部品等と接続するため
の微細なバンプを有するバンプ付き回路基板の製造方法
に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a circuit board with bumps, and more particularly, to a method of manufacturing a circuit board with bumps having fine bumps for connecting to electronic components and the like.

【0002】[0002]

【従来の技術】従来、回路基板に集積回路を実装する方
法としては、LSI等の集積回路を回路基板上に固定し
た後、前記集積回路と回路基板とを金属細線で接続する
ワイヤボンディング方式や一度集積回路をQFP(クウ
ァッド・フラット・パッケージ)にパッケージングした
後、このQFPを再度回路基板に実装するQFP表面実
装方式が主流であった。
2. Description of the Related Art Conventionally, as a method of mounting an integrated circuit on a circuit board, a method such as a wire bonding method in which an integrated circuit such as an LSI is fixed on the circuit board and the integrated circuit and the circuit board are connected by a thin metal wire. A QFP surface mounting method in which an integrated circuit is once packaged in a QFP (quad flat package) and then mounted on a circuit board again has been the mainstream.

【0003】しかし、近年の半導体装置の小型化、高密
度化の要求により、フリップチップ方式が注目されてい
る。以下、フリップチップ方式により回路基板に集積回
路を実装する方法について簡単に説明する。
[0003] However, the flip-chip method has attracted attention due to recent demands for miniaturization and higher density of semiconductor devices. Hereinafter, a method of mounting an integrated circuit on a circuit board by a flip chip method will be briefly described.

【0004】図2はフリップチップ方式により集積回路
が回路基板に接着された状態を模式的に示した断面図で
あり、図中、31はセラミックス回路基板を示してい
る。
FIG. 2 is a cross-sectional view schematically showing a state in which an integrated circuit is adhered to a circuit board by a flip-chip method. In the drawing, reference numeral 31 denotes a ceramic circuit board.

【0005】セラミックス回路基板31の表面に形成さ
れた凸形状のバンプ32と、集積回路33の表面に形成
されたバンプ34とが、半田35を介して電気的に接続
され、固定されている。
The bumps 32 formed on the surface of the ceramic circuit board 31 and the bumps 34 formed on the surface of the integrated circuit 33 are electrically connected via solder 35 and fixed.

【0006】このように集積回路33に形成されたバン
プ34とセラミックス回路基板31に形成されたバンプ
32とを接続する方法としては、通常集積回路33に形
成されたバンプ34上に半田35を接着しておき、この
集積回路33上の半田35を対応するセラミックス回路
基板31上のバンプ32に当接させ、加熱することによ
り接続、固定する方法がとられている。
As a method for connecting the bumps 34 formed on the integrated circuit 33 and the bumps 32 formed on the ceramic circuit board 31 as described above, a solder 35 is usually bonded on the bumps 34 formed on the integrated circuit 33. In addition, a method is adopted in which the solder 35 on the integrated circuit 33 is brought into contact with the bump 32 on the corresponding ceramic circuit board 31 and is connected and fixed by heating.

【0007】このようにセラミックス回路基板31と集
積回路33との両方にバンプ32、34を形成し、半田
35を介して両者を接続する方法を採用することによ
り、セラミックス回路基板31と集積回路33との間に
空間が確保されるため、半田付け時に生ずるフラックス
や半田滓の等の汚物を洗浄によって確実に除去でき、信
頼性を向上させることができる。
As described above, the method of forming the bumps 32 and 34 on both the ceramic circuit board 31 and the integrated circuit 33 and connecting them via the solder 35 is adopted, whereby the ceramic circuit board 31 and the integrated circuit 33 are connected. Since a space is secured between them, the contaminants such as flux and solder scum generated during soldering can be reliably removed by washing, and the reliability can be improved.

【0008】他方、セラミックス回路基板31を更に他
の基板(マザーボード)に実装する方法として、従来は
DIP(デュアル・イン・ライン・パッケージ)方式や
PGA(ピン・グリッド・アレイ)方式が採られてい
た。
On the other hand, as a method of mounting the ceramic circuit board 31 on another board (motherboard), a DIP (dual in-line package) system or a PGA (pin grid array) system has been conventionally adopted. Was.

【0009】しかし、この場合においても小型化・高密
度化・軽量化の要求から、セラミックス回路基板31を
マザーボードに直接表面実装することが可能なフリップ
チップ方式への移行が切望されている。
However, even in this case, there is an urgent need for a shift to a flip-chip method in which the ceramic circuit board 31 can be directly surface-mounted on a motherboard due to demands for miniaturization, high density, and light weight.

【0010】図3はフリップチップ方式によりセラミッ
クス回路基板31がマザーボードに接着、固定された状
態を模式的に示した断面図である。
FIG. 3 is a cross-sectional view schematically showing a state in which the ceramic circuit board 31 is adhered and fixed to the motherboard by the flip chip method.

【0011】セラミックス回路基板31の表面に形成さ
れた凸形状のバンプ32と、マザーボード41の表面に
形成されたバンプ42とが、半田35を介して電気的に
接続され、固定されている。両者を接続、固定する方法
として、上記の場合と同様の方法をとることができる。
The bumps 32 formed on the surface of the ceramic circuit board 31 and the bumps 42 formed on the surface of the motherboard 41 are electrically connected via solder 35 and fixed. As a method of connecting and fixing both, the same method as in the above case can be adopted.

【0012】図4は前記フリップチップ方式により集積
回路等を接続するために用いられるセラミックス回路基
板31の一例を模式的に示した断面図である。
FIG. 4 is a cross-sectional view schematically showing one example of a ceramic circuit board 31 used for connecting an integrated circuit or the like by the flip-chip method.

【0013】高密度実装を図るために、セラミックス回
路基板31の内部には複数の層に亘って内部配線37が
形成されており、この内部配線37同士を接続するため
にスルーホールが形成されている。そしてフリップチッ
プ方式により、セラミックス回路基板31内部に形成さ
れた内部配線37と被実装体とを接続するため、表面に
露出したスルーホールの端部にバンプ32が形成され、
内部配線37との接続が図られている。図4に示したよ
うな高密度実装を図るためのセラミックス回路基板31
では、形成されるバンプ32は小さくなり、かつその密
度も相当に高くなる。
In order to achieve high-density mounting, internal wirings 37 are formed in a plurality of layers inside the ceramic circuit board 31, and through holes are formed to connect the internal wirings 37 to each other. I have. Then, in order to connect the internal wiring 37 formed inside the ceramic circuit board 31 and the mounted body by the flip chip method, bumps 32 are formed at the ends of the through holes exposed on the surface,
The connection with the internal wiring 37 is achieved. Ceramic circuit board 31 for high-density mounting as shown in FIG.
Then, the formed bump 32 becomes smaller and its density becomes considerably higher.

【0014】このように、セラミックス回路基板31に
集積回路33をフリップチップ方式により実装する場
合、又はマザーボード41にセラミックス回路基板31
をフリップチップ方式により実装する場合において、セ
ラミックス回路基板31には高精度でかつ高密度なバン
プ32を形成する必要がある。ここで、高精度なバンプ
32とは径、厚み(高さ)、ピッチ等のばらつきが小さ
いパッドをいい、高密度なバンプ32とは直径やピッチ
が小さいパッドをいう。
As described above, when the integrated circuit 33 is mounted on the ceramic circuit board 31 by the flip chip method, or when the ceramic circuit board 31 is mounted on the motherboard 41.
Is mounted on the ceramic circuit board 31 with high precision and high density. Here, the high-precision bump 32 refers to a pad with small variations in diameter, thickness (height), pitch, and the like, and the high-density bump 32 refers to a pad with small diameter and pitch.

【0015】セラミックス回路基板31上にバンプ32
を形成する従来の方法としては、W、Mo−Mn、A
u、Ag−Pd、Cu等の導体材料を含有する導体ペー
ストをスクリーン印刷法によりセラミックス回路基板3
1表面に塗布し、焼成して前記金属を基板に焼き付けた
後、必要により、Ni及びAu等のめっきをし、又はC
r−Cu等を蒸着する方法がある。
A bump 32 is formed on a ceramic circuit board 31.
As a conventional method for forming a compound, W, Mo—Mn, A
ceramic circuit board 3 by a screen printing method using a conductive paste containing a conductive material such as u, Ag-Pd, Cu, etc.
One surface is coated and baked to bake the metal onto a substrate, and then, if necessary, plating with Ni and Au or C
There is a method of evaporating r-Cu or the like.

【0016】[0016]

【発明が解決しようとする課題】しかしながら、上記し
たスクリーン印刷法によりセラミックス回路基板31に
バンプ32を形成した場合、以下に述べるような種々の
問題が発生する。
However, when the bumps 32 are formed on the ceramic circuit board 31 by the above-described screen printing method, the following various problems occur.

【0017】図5は前記スクリーン印刷法によりセラミ
ックス回路基板31に形成されたバンプ32とマザーボ
ード41に形成されたバンプ42とが、半田35を介し
て接続、固定されている状態を示した断面図である。
FIG. 5 is a sectional view showing a state in which the bumps 32 formed on the ceramic circuit board 31 and the bumps 42 formed on the motherboard 41 are connected and fixed via the solder 35 by the screen printing method. It is.

【0018】図5に示したように、前記スクリーン印刷
法においては、通常金網よりなるメッシュの開口部と非
開口部とでペーストの吐出量が異なること等により印刷
厚みのばらつきが生じるために、セラミックス回路基板
31の表面に形成されたバンプ32の高さが不揃いにな
り、高さの低いバンプ32aと高いバンプ32b、32
cがそれぞれ形成される。従って、このセラミックス回
路基板31をマザーボード42に実装すると、セラミッ
クス回路基板31上の高さの低いバンプ32aとマザー
ボード41上のバンプ42に接着した半田35との間
に、隙間36が形成され、そのために接続不良が発生す
るという課題があった。
As shown in FIG. 5, in the screen printing method, since the discharge amount of the paste is different between the opening portion and the non-opening portion of the mesh usually made of a wire mesh, the printing thickness varies. The heights of the bumps 32 formed on the surface of the ceramic circuit board 31 become uneven, and the bumps 32a having a low height and the bumps 32b, 32b having a high height are formed.
c are respectively formed. Therefore, when the ceramic circuit board 31 is mounted on the motherboard 42, a gap 36 is formed between the low bump 32 a on the ceramic circuit board 31 and the solder 35 bonded to the bump 42 on the motherboard 41. However, there is a problem that connection failure occurs.

【0019】また、導体ペーストをセラミックス回路基
板31に印刷すると、セラミックス回路基板31表面に
導体ペースト中の溶剤が広がり易くなり、「にじみ」や
「だれ」等が発生するため、形成されるバンプ32の間
隔が100μm以下になると形成されたバンプ32同士
がショートするという課題があった。
Further, when the conductive paste is printed on the ceramic circuit board 31, the solvent in the conductive paste easily spreads on the surface of the ceramic circuit board 31, and "smearing" or "drip" is generated. If the distance between the bumps becomes 100 μm or less, there is a problem that the formed bumps 32 are short-circuited.

【0020】さらに、このスクリーン印刷法では、スキ
ージがスクリーンを押さえつけながら移動し、このスキ
ージの移動により導体ペーストをスクリーンからセラミ
ックス回路基板31側に吐き出して、セラミックス回路
基板31の表面に導体ペーストを印刷していく方法がと
られており、このスキージがスクリーンを押さえつける
ときにスクリーンがたわむため、印刷されたパターンが
設定した位置よりずれ易く、印刷されたパターンの位置
精度が低いという課題もあった。
Further, in this screen printing method, the squeegee moves while pressing the screen, and the movement of the squeegee discharges the conductive paste from the screen toward the ceramic circuit board 31 to print the conductive paste on the surface of the ceramic circuit board 31. Since the screen bends when the squeegee presses the screen, the printed pattern is likely to be shifted from the set position, and the position accuracy of the printed pattern is low.

【0021】上記したような問題が発生するのを防止す
るため、蒸着法によりセラミックス回路基板31上にバ
ンプ32を形成する方法もある。
In order to prevent the above-mentioned problem from occurring, there is a method of forming the bumps 32 on the ceramic circuit board 31 by a vapor deposition method.

【0022】この蒸着法はフォトリソグラフィーの技術
を応用することができるので、高精度で、かつ微細なパ
ターンを形成することが可能であるが、スクリーン印刷
法に比べてコストが高くなるという課題があった。
This vapor deposition method can apply a photolithography technique, so that a high-precision and fine pattern can be formed. However, there is a problem that the cost is higher than that of the screen printing method. there were.

【0023】本発明はこのような課題に鑑みなされたも
のであり、高さのばらつきが小さく高密度で高精度のバ
ンプを形成することができ、従って集積回路を実装した
場合等においてもショートや接続不良がなく、しかも低
コストで製造が可能なバンプ付き回路基板の製造方法を
提供することを目的としている。
SUMMARY OF THE INVENTION The present invention has been made in view of such a problem, and it is possible to form a high-density and high-precision bump with a small variation in height. It is an object of the present invention to provide a method of manufacturing a circuit board with bumps, which can be manufactured at low cost without connection failure.

【0024】[0024]

【課題を解決するための手段】上記目的を達成するため
に本発明に係るバンプ付き回路基板の製造方法は、セラ
ミックス回路基板の表面にバンプを突設するバンプ付き
回路基板の製造方法において、液状フォトレジストを用
いてセラミックス回路基板上にポジ型フォトレジスト層
を形成するフォトレジスト層形成工程と、前記ポジ型フ
ォトレジスト層に所定のバンプ形成パターンを有するフ
ォトマスクを介して露光処理を施し、その後現像処理を
施すことにより、前記ポジ型フォトレジスト層にバンプ
形成パターン状に凹部を形成する凹部形成工程と、前記
凹部が形成された前記ポジ型フォトレジスト層に全面露
光処理を施す全面露光処理工程と、前記凹部にバンプ形
成用の導体ペーストを充填する導体ペースト充填工程
と、前記凹部に充填された前記導体ペーストを乾燥さ
せ、前記導体ペースト中の固体成分を前記セラミックス
回路基板に接着させる接着工程と、前記ポジ型フォトレ
ジスト層に現像処理を施して前記フォトレジスト層を消
失させるフォトレジスト層消失工程と、焼成により前記
導体ペースト中の固体成分を前記セラミックス回路基板
に焼き付ける焼付工程とを含むことを特徴としている。
In order to achieve the above object, a method of manufacturing a circuit board with bumps according to the present invention comprises a method of manufacturing a circuit board with bumps, wherein bumps are projected from a surface of a ceramic circuit board. A photoresist layer forming step of forming a positive photoresist layer on a ceramic circuit board using a photoresist, and performing an exposure process on the positive photoresist layer through a photomask having a predetermined bump formation pattern, and thereafter A concave portion forming step of forming a concave portion in a bump formation pattern on the positive type photoresist layer by performing a developing process; and a full surface exposing process of performing a full surface exposing process on the positive type photoresist layer having the concave portion formed thereon Filling the recess with a conductive paste for forming bumps; and filling the recess with the conductive paste filling step. An adhesive step of drying the obtained conductor paste and adhering a solid component in the conductor paste to the ceramic circuit board; and a photoresist layer for subjecting the positive type photoresist layer to a development treatment so that the photoresist layer disappears. And a baking step of baking the solid component in the conductor paste onto the ceramic circuit board by baking.

【0025】以下、本発明に係るバンプ付き回路基板の
製造方法を図1(a)〜(g)に基づいて説明する。
Hereinafter, a method for manufacturing a circuit board with bumps according to the present invention will be described with reference to FIGS.

【0026】まずフォトレジスト層形成工程として、液
状のポジ型フォトレジストを用いて、セラミックス回路
基板11上にポジ型フォトレジスト層12を形成する
(図1(a))。
First, as a photoresist layer forming step, a positive photoresist layer 12 is formed on a ceramic circuit board 11 using a liquid positive photoresist (FIG. 1A).

【0027】本発明に使用するセラミックス回路基板1
1としては、特に限定されず、通常セラミックス基板と
して使用されるアルミナセラミックス基板の他、例えば
ムライトセラミックス基板、ガラスセラミックス基板、
窒化アルミニウムセラミックス基板等が挙げられ、内部
に配線等が形成された基板であってもよい。
Ceramic circuit board 1 used in the present invention
1 is not particularly limited and may be, for example, a mullite ceramic substrate, a glass ceramic substrate,
An aluminum nitride ceramic substrate or the like may be used, and a substrate in which wiring and the like are formed may be used.

【0028】ポジ型フォトレジスト層12の形成には液
状ポジ型フォトレジストを使用し、セラミックス回路基
板上11に、例えばロールコーター法、バーコーター
法、スピンコーター法、ディップ法等を用いて前記液状
フォトレジストを塗布した後、87〜90℃で30〜4
0分程度オーブン等により熱処理して乾燥させ、固体状
のポジ型フォトレジスト層12を形成する。前記液状の
フォトレジストとしては、例えばヘキストジャパン社製
のAZ4903、AZ4620A、東京応化工業社製の
OPレジスト、東京エレクトロン社製のアキュトレー
ス、日本チバガイギー社製のプロビマー等が挙げられ
る。
The positive photoresist layer 12 is formed by using a liquid positive photoresist, and the liquid photoresist is formed on the ceramic circuit board 11 by using, for example, a roll coater method, a bar coater method, a spin coater method, or a dip method. After applying the photoresist, 30 ~ 4 at 87 ~ 90 ° C
A heat treatment is performed in an oven or the like for about 0 minutes, followed by drying to form a solid positive photoresist layer 12. Examples of the liquid photoresist include AZ4903 and AZ4620A manufactured by Hoechst Japan, OP resist manufactured by Tokyo Ohka Kogyo, Accutrace manufactured by Tokyo Electron, and Provimer manufactured by Ciba Geigy Japan.

【0029】形成するポジ型フォトレジスト層12の厚
みは10〜50μmが好ましい。ポジ型フォトレジスト
層12の厚みが10μm未満では、後工程においてポジ
型フォトレジスト層12に形成された凹部10に導体ペ
ースト16を充填することが困難になり、他方ポジ型フ
ォトレジスト層12の厚みが50μmを超えると後工程
で現像処理した場合、バンプ形成パターン状の凹部15
を完全に形成することが困難になる。
The thickness of the positive photoresist layer 12 to be formed is preferably 10 to 50 μm. If the thickness of the positive photoresist layer 12 is less than 10 μm, it will be difficult to fill the recess 10 formed in the positive photoresist layer 12 with the conductive paste 16 in a later step, while the thickness of the positive photoresist layer 12 will be reduced. Exceeds 50 μm, when development processing is performed in a later step, the concave portion 15 in the bump formation pattern shape is formed.
Is difficult to form completely.

【0030】このように本発明では液状フォトレジスト
を用いてポジ型フォトレジスト層12を形成するので、
セラミックス回路基板11表面にシングルミクロンオー
ダーの凹凸があった場合でも、形成されたポジ型フォト
レジスト層12の表面は水平となる。
As described above, in the present invention, since the positive type photoresist layer 12 is formed using the liquid photoresist,
Even when the surface of the ceramic circuit board 11 has irregularities on the order of a single micron, the surface of the formed positive photoresist layer 12 is horizontal.

【0031】次に凹部形成工程として、ポジ型フォトレ
ジスト層12に所定のバンプ形成パターンを有するフォ
トマスク13を介して紫外線14等による露光処理を施
し(図1(b))、その後現像処理を施すことにより、
ポジ型フォトレジスト層12にバンプ形成パターン状に
凹部15を形成する(図1(c))。
Next, as a recess forming step, the positive photoresist layer 12 is exposed to ultraviolet light 14 or the like through a photomask 13 having a predetermined bump forming pattern (FIG. 1B), and then developed. By applying
Concave portions 15 are formed in the positive photoresist layer 12 in a bump formation pattern (FIG. 1C).

【0032】前記紫外線14等による露光処理の条件は
特に限定されず、通常半導体基板等を形成する際にポジ
型フォトレジスト層に対して施す露光処理の条件で行う
ことができる。また現像処理の条件も特に限定されるも
のではなく、通常行われるスプレー法又は浸漬揺動法等
の方法により現像することができる。
The conditions for the exposure treatment with the ultraviolet light 14 and the like are not particularly limited, and the exposure treatment can be performed under the conditions of the exposure treatment applied to the positive photoresist layer when forming a semiconductor substrate or the like. The conditions of the development treatment are not particularly limited, and the development can be performed by a commonly used method such as a spray method or an immersion rocking method.

【0033】上記方法によりポジ型フォトレジスト層1
2に直径が50〜100μm程度で、お互いの間隔が5
0μm程度まで近づいた凹部15を形成することができ
る。次に全面露光処理工程として、凹部15が形成され
たポジ型フォトレジスト層12全面に紫外線14等を照
射し、全面露光処理を施す(図1(d))。
According to the above method, the positive photoresist layer 1
2. The diameter is about 50-100 μm and the distance between each other is 5
The concave portion 15 approaching to about 0 μm can be formed. Next, as an entire surface exposure process, the entire surface of the positive photoresist layer 12 in which the concave portions 15 are formed is irradiated with ultraviolet rays 14 or the like to perform an entire surface exposure process (FIG. 1D).

【0034】ポジ型フォトレジスト層12に全面露光処
理を施す目的は、後工程で現像処理を施すことにより、
このポジ型フォトレジスト層12を溶解、消失させるた
めである。この露光処理の条件も特に限定されず、通常
行われている条件でよい。
The purpose of subjecting the entire surface of the positive photoresist layer 12 to an exposure process is to perform a development process in a later step.
This is for dissolving and eliminating the positive photoresist layer 12. The conditions of the exposure processing are not particularly limited, and may be the conditions usually performed.

【0035】なお、前記全面露光処理工程は、後述する
導体ペースト充填工程、又は接着工程の後であってもよ
い。
The entire surface exposure process may be performed after a conductive paste filling process or a bonding process described later.

【0036】次に導体ペースト充填工程として、ポジ型
フォトレジスト層12に形成された凹部15にバンプ形
成用の導体ペースト16を充填する(図1(e))。
Next, as a conductor paste filling step, the recess 15 formed in the positive photoresist layer 12 is filled with a conductor paste 16 for forming bumps (FIG. 1E).

【0037】バンプ形成用の導体としては、通常基板等
の配線に使用される公知の導体材料を使用することがで
きるが、その具体例として、例えばW、Mo−Mn、A
u、Ag−Pd、Cu等が挙げられる。
As the conductor for forming the bump, a known conductor material usually used for wiring such as a substrate can be used. Specific examples thereof include W, Mo-Mn, and A.
u, Ag-Pd, Cu and the like.

【0038】また導体ペースト16の溶剤には、ポジ型
フォトレジスト層12を溶解しないものを用いる必要が
ある。これは、ポジ型フォトレジスト層12を溶解する
溶剤を用いて導体ペースト16を調製した場合、ポジ型
フォトレジスト層12の凹部15に導体ペースト16を
充填すると、フォトレジスト層12が前記溶剤に溶解
し、凹部15の形状が崩れるためである。ポジ型フォト
レジスト層12を溶解しない溶剤としては、例えばトル
エン、キシレン、ショウノウ油、テレビン油、パイン油
等、誘電率の低い炭化水素系溶剤が挙げられる。
It is necessary to use a solvent which does not dissolve the positive photoresist layer 12 as the solvent of the conductive paste 16. This is because, when the conductive paste 16 is prepared using a solvent that dissolves the positive photoresist layer 12, when the conductive paste 16 is filled in the recess 15 of the positive photoresist layer 12, the photoresist layer 12 is dissolved in the solvent. However, this is because the shape of the recess 15 collapses. Examples of the solvent that does not dissolve the positive photoresist layer 12 include hydrocarbon solvents having a low dielectric constant, such as toluene, xylene, camphor oil, turpentine oil, and pine oil.

【0039】また、導体ペースト16に使用される樹脂
(バインダー)は、後工程で用いられる現像液に溶解し
ないものである必要がある。これは、ポジ型フォトレジ
スト層12に形成された凹部15に導体ペースト16を
充填した後、このポジ型フォトレジスト層12を現像液
に接触させて溶解、消失させる工程において、導体ペー
スト16が現像液に溶解しないようにするためである。
現像液は通常水溶液であるので、導体ペースト16に用
いられる樹脂は非水溶性の樹脂である必要があり、前記
樹脂の具体例としては、例えばエチルセルロース、アク
リル樹脂、メタクリル樹脂等が挙げられる。
The resin (binder) used for the conductive paste 16 needs to be one that does not dissolve in a developer used in a later step. This is because the conductive paste 16 is filled in the recesses 15 formed in the positive photoresist layer 12 and then dissolved and eliminated by contacting the positive photoresist layer 12 with a developing solution. This is so as not to dissolve in the liquid.
Since the developer is usually an aqueous solution, the resin used for the conductor paste 16 needs to be a water-insoluble resin. Specific examples of the resin include ethyl cellulose, acrylic resin, and methacrylic resin.

【0040】以上の理由から本発明に使用される導体ペ
ースト16としては、例えば上記導体粉末が80〜92
wt%、前記アクリル樹脂等の樹脂が2〜6wt%、ト
ルエン等の溶剤が2〜18wt%の組成からなるものが
好ましい。
For the above reasons, as the conductor paste 16 used in the present invention, for example, the conductor powder is 80 to 92%.
It is preferable that the composition is such that the resin such as acrylic resin is 2 to 6 wt% and the solvent such as toluene is 2 to 18 wt%.

【0041】なお、焼成後に導体とセラミックス基板と
の接着性を高めるために、上記導体粉末に対し、ガラ
ス、SiO2 、TiO2 等の無機結合粉末を2.5〜1
0wt添加してもよい。
In order to improve the adhesion between the conductor and the ceramic substrate after firing, an inorganic binding powder such as glass, SiO 2 , TiO 2, etc. is added to the conductor powder in an amount of 2.5 to 1%.
0 wt% may be added.

【0042】上記した組成の導体ペースト16をフォト
レジスト層12の凹部15に充填する方法としては、図
1(e)に示したように、テフロンヘラ17を用い、導
体ペースト16を凹部15に直接擦り込むようにすれば
よい。なお、凹部15以外のポジ型フォトレジスト層1
2の表面に導体ペースト16が残存した場合には、導体
ペースト16の付着していないテフロンヘラ17を用い
て掻き取ることにより殆ど除去することができる。さら
に、前記操作によっても除去できない極薄い導体ペース
ト16の層が存在する場合は、導体ペースト16を乾燥
させた後、ラッピングフィルムを用いて研磨することに
より除去することができる。
As shown in FIG. 1E, the conductive paste 16 having the above composition is filled in the recesses 15 of the photoresist layer 12 by directly rubbing the conductive paste 16 into the recesses 15 using a Teflon spatula 17. I just need to put it. The positive photoresist layer 1 other than the recess 15
In the case where the conductive paste 16 remains on the surface of No. 2, it can be almost removed by scraping off using a Teflon spatula 17 to which the conductive paste 16 does not adhere. Furthermore, when there is an extremely thin layer of the conductive paste 16 that cannot be removed by the above operation, the conductive paste 16 can be dried and then removed by polishing using a wrapping film.

【0043】次に接着工程として、凹部15に充填され
た導体ペースト16を乾燥させ、導体ペースト16中の
固体成分をセラミックス回路基板11に接着させる。
Next, as a bonding step, the conductive paste 16 filled in the recess 15 is dried, and the solid component in the conductive paste 16 is bonded to the ceramic circuit board 11.

【0044】この工程では、導体ペースト16中の溶剤
成分を蒸発させ、同時に加熱処理を施すによって、導体
ペースト16中の固体成分を樹脂を介してセラミックス
回路基板11表面に接着させる。
In this step, the solid component in the conductive paste 16 is adhered to the surface of the ceramic circuit board 11 via the resin by evaporating the solvent component in the conductive paste 16 and performing heat treatment at the same time.

【0045】その後フォトレジスト層消失工程として、
ポジ型フォトレジスト層12に現像処理を施してこのポ
ジ型フォトレジスト層12を消失させる(図1
(f))。
Thereafter, as a photoresist layer disappearing step,
The positive photoresist layer 12 is subjected to a development process to make the positive photoresist layer 12 disappear (FIG. 1).
(F)).

【0046】前述したように、ポジ型フォトレジスト層
12は、露光処理が施されているので、現像液を用いて
現像処理を施すことにより、溶解、消失する。前記現像
処理の条件として特別の条件は必要ない。また導体ペー
スト16の溶剤には非水溶性樹脂が使用されているた
め、バンプのパターン状に形成された樹脂を含む導体材
料の形状が崩れることはない。
As described above, since the positive type photoresist layer 12 has been subjected to the exposure processing, it is dissolved and disappears by performing the development processing using the developing solution. No special conditions are required as conditions for the development processing. In addition, since a water-insoluble resin is used as the solvent of the conductive paste 16, the shape of the conductive material including the resin formed in a bump pattern does not collapse.

【0047】この場合、ポジ型フォトレジスト層12を
酸化性雰囲気中で燃焼させることにより除去する方法を
とると、多量の樹脂を燃焼させなければならないので、
過酷な条件が必要となり、セラミックス回路基板11や
導体等に与える熱的ダメージや酸化ダメージが大きいの
で好ましくない。
In this case, if the method of removing the positive photoresist layer 12 by burning it in an oxidizing atmosphere is employed, a large amount of resin must be burned.
Severe conditions are required and thermal damage and oxidative damage to the ceramic circuit board 11 and conductors are large, which is not preferable.

【0048】最後に焼付工程として、焼成を行うことに
より、セラミックス回路基板11に接着されている導体
を含む導体ペースト16中の有機分を分解、消失させ、
導体ペースト16中の導体成分をセラミックス回路基板
11に焼き付け、バンプ18を形成する(図1
(g))。
Finally, as a baking step, baking is performed to decompose and eliminate organic components in the conductor paste 16 including the conductor adhered to the ceramic circuit board 11.
The conductor component in the conductor paste 16 is baked on the ceramic circuit board 11 to form the bump 18 (FIG. 1).
(G)).

【0049】この場合の焼成条件は、セラミックス回路
基板11の種類や導体材料の種類により異なるが、樹脂
等が十分に分解、消失し、前記導体がセラミックス回路
基板11にしっかり接着される条件が必要となる。
The firing conditions in this case differ depending on the type of the ceramic circuit board 11 and the type of the conductor material, but it is necessary that the resin and the like be sufficiently decomposed and disappear, and that the conductor be firmly adhered to the ceramic circuit board 11. Becomes

【0050】上記した工程を経ることにより、セラミッ
クス回路基板11上に導体材料からなるバンプ18のパ
ターンが形成される。
Through the above steps, a pattern of the bumps 18 made of a conductive material is formed on the ceramic circuit board 11.

【0051】このバンプ18には、適宜NiめっきやA
uめっきを施してもよく、またCrやCu等を蒸着して
もよい。
The bumps 18 may be appropriately plated with Ni or
u plating may be performed, or Cr, Cu, or the like may be deposited.

【0052】[0052]

【作用】本発明に係るバンプ付き回路基板の製造方法に
よれば、セラミックス回路基板の表面にバンプを突設す
るバンプ付き回路基板の製造方法において、液状フォト
レジストを用いてセラミックス回路基板上にポジ型フォ
トレジスト層を形成するフォトレジスト層形成工程と、
前記ポジ型フォトレジスト層に所定のバンプ形成パター
ンを有するフォトマスクを介して露光処理を施し、その
後現像処理を施すことにより、前記ポジ型フォトレジス
ト層にバンプ形成パターン状に凹部を形成する凹部形成
工程と、前記凹部が形成された前記ポジ型フォトレジス
ト層に全面露光処理を施す全面露光処理工程と、前記凹
部にバンプ形成用の導体ペーストを充填する導体ペース
ト充填工程と、前記凹部に充填された前記導体ペースト
を乾燥させ、前記導体ペースト中の固体成分を前記セラ
ミックス回路基板に接着させる接着工程と、前記ポジ型
フォトレジスト層に現像処理を施して前記フォトレジス
ト層を消失させるフォトレジスト層消失工程と、焼成に
より前記導体ペースト中の固体成分を前記セラミックス
回路基板に焼き付ける焼付工程とを含むので、前記フォ
トレジスト層形成工程において前記セラミックス回路基
板上に水平なポジ型フォトレジスト層が形成され、前記
凹部形成工程ではフォトリソグラフィーによりパターニ
ングするために形成された前記凹部の位置精度も極めて
高く、正確なバンプ形成パターン状の凹部が形成され、
前記導体ペースト充填工程で前記凹部に充填された導体
ペースト層は高さが揃い、スクリーン印刷の場合のよう
に、パターンがにじんだりだれたりすることはない。そ
の後の接着工程、フォトレジスト層消失工程、及び焼付
工程を経ることにより、その高さが均一で、正確な形状
を有し、位置精度も極めて高いバンプを有するバンプ付
き回路基板が比較的安価に製造される。また、従来のス
クリーン印刷法と比べて比べて微細なバンプが形成され
る。
According to the method of manufacturing a circuit board with bumps according to the present invention, in a method of manufacturing a circuit board with bumps in which bumps are protruded from the surface of a ceramic circuit board, a positive electrode is formed on the ceramic circuit board by using a liquid photoresist. Forming a photoresist layer, forming a photoresist layer,
Forming a recess in the positive photoresist layer in a bump formation pattern by subjecting the positive photoresist layer to an exposure process through a photomask having a predetermined bump formation pattern and then performing a development process; A step of performing an overall exposure process of performing an overall exposure process on the positive photoresist layer having the recess formed therein, a process of filling a conductive paste for forming a bump in the recess, and a process of filling the recess with the conductive paste. Drying the conductive paste and bonding a solid component in the conductive paste to the ceramic circuit board; and developing the positive photoresist layer to remove the photoresist layer by removing the photoresist layer. And baking the solid component in the conductor paste on the ceramic circuit board by firing. Baking step, a horizontal positive-type photoresist layer is formed on the ceramic circuit board in the photoresist layer forming step, and the concave part formed for patterning by photolithography is formed in the concave part forming step. The position accuracy is also very high, and a precise bump-shaped pattern-shaped recess is formed,
The conductor paste layers filled in the recesses in the conductor paste filling step have the same height, and the pattern does not bleed or drop as in the case of screen printing. Through the subsequent bonding step, photoresist layer erasing step, and baking step, a circuit board with bumps having a uniform height, a precise shape, and a bump with extremely high positional accuracy can be manufactured at a relatively low cost. Manufactured. Further, fine bumps are formed as compared with the conventional screen printing method.

【0053】また、導体パターンを形成した後のポジ型
フォトレジスト層の除去は湿式プロセスにより行われて
いるので、燃焼させて除去する場合のようにセラミック
ス回路基板や導体材料が熱的ダメージや酸化ダメージを
受けることがない。
Since the removal of the positive photoresist layer after the formation of the conductor pattern is performed by a wet process, the ceramic circuit board and the conductor material may be thermally damaged or oxidized as in the case of removal by burning. No damage is taken.

【0054】従って、このバンプ付き回路基板に集積回
路を実装したり、マザーボードにこのバンプ付き回路基
板を実装した場合にも、ショートや接続不良が発生する
ことはない。
Therefore, even when an integrated circuit is mounted on the circuit board with bumps, or when the circuit board with bumps is mounted on a motherboard, no short circuit or poor connection occurs.

【0055】[0055]

【実施例及び比較例】以下、本発明に係るバンプ付き回
路基板の製造方法の実施例を図面に基づいて説明する。
Examples and Comparative Examples Examples of the method for manufacturing a circuit board with bumps according to the present invention will be described below with reference to the drawings.

【0056】図1(a)〜(g)は実施例に係るバンプ
付きセラミックス回路基板の製造方法における各工程を
模式的に示した断面図である。
FIGS. 1A to 1G are cross-sectional views schematically showing steps in a method for manufacturing a ceramic circuit board with bumps according to an embodiment.

【0057】[実施例1]まず、アルミナからなるセラ
ミックス回路基板11(表面荒さ ±3μm)上に、液
状のポジ型フォトレジスト(ヘキストジャパン社製 A
Z4903)を用いて、バーコーター法により、厚さが
約25μmのポジ型フォトレジスト含有層を形成した。
形成されたポジ型フォトレジスト含有層は溶剤等の液状
成分を含んでいるので、これを90℃に保持したオーブ
ン内に30分入れておくことにより、乾燥させ、固体状
のポジ型フォトレジスト層12を形成した(図1
(a))。
[Example 1] First, a liquid positive type photoresist (A Hoechst Japan Co., Ltd.) was formed on a ceramic circuit board 11 (surface roughness ± 3 μm) made of alumina.
Using Z4903), a positive photoresist-containing layer having a thickness of about 25 μm was formed by a bar coater method.
Since the formed positive photoresist-containing layer contains a liquid component such as a solvent, it is dried by placing it in an oven maintained at 90 ° C. for 30 minutes, thereby drying the solid positive photoresist layer. 12 (FIG. 1)
(A)).

【0058】その後、ポジ型フォトレジスト層12に所
定のバンプ形成パターン(バンプ直径;50μm、バン
プ間のピッチ;100μm)を有するフォトマスク14
を介して露光量が3000mJ/cm2 の条件で紫外線
を照射した(図1(b))。
Thereafter, a photomask 14 having a predetermined bump formation pattern (bump diameter: 50 μm, pitch between bumps: 100 μm) is formed on the positive photoresist layer 12.
UV light was applied under the condition that the exposure amount was 3000 mJ / cm 2 (FIG. 1B).

【0059】次いで、現像液(ヘキストジャパン社製
AZ400K)中にポジ型フォトレジスト層12を有す
るセラミックス回路基板11を浸漬し、揺動させて現像
処理を施し、ポジ型フォトレジスト層12にバンプ形成
パターン状に凹部15を形成した(図1(c))。
Next, a developing solution (manufactured by Hoechst Japan Co., Ltd.)
AZ400K), the ceramic circuit board 11 having the positive photoresist layer 12 was immersed, rocked and developed to form a concave portion 15 in the positive photoresist layer 12 in a bump formation pattern (FIG. 1 ( c)).

【0060】次に、120℃に保持したホットプレート
上にセラミックス回路基板11を置き、30秒間加熱し
た後、露光量が3000mJ/cm2 の条件でフォトレ
ジスト層12の全面に紫外線14を照射した(図1
(d))。
Next, the ceramic circuit board 11 was placed on a hot plate maintained at 120 ° C., heated for 30 seconds, and then the entire surface of the photoresist layer 12 was irradiated with ultraviolet rays 14 under the condition that the exposure amount was 3000 mJ / cm 2 . (Figure 1
(D)).

【0061】次いで、導体材料としてMoとMn(平均
粒径は共に3μm)、無機結合材料としてSiO2 とT
iO2 が、それぞれ75:15:5:5(重量比)の割
合で混合された粉末を85wt%含有し、その他にアク
リル樹脂を6wt%及びテレピン油を9wt%含有する
導体ペースト16を用い、この導体ペースト16を凹部
15が形成されたポジ型フォトレジスト層12の上に少
量置き、テフロンヘラ17をポジ型フォトレジスト層1
2の表面に接触させたまま水平に移動させ、ポジ型フォ
トレジスト層12の凹部15に導体ペースト16を擦り
込むようにして充填した(図1(e))。凹部15以外
のポジ型フォトレジスト層12の表面に導体ペースト1
6が残存した場合は、導体ペースト16の付着していな
いテヘロンヘラ17にて掻き取った。
Next, Mo and Mn (both having an average particle size of 3 μm) were used as conductor materials, and SiO 2 and T were used as inorganic bonding materials.
A conductor paste 16 containing 85 wt% of a powder in which iO 2 is mixed at a ratio of 75: 15: 5: 5 (weight ratio), 6 wt% of an acrylic resin and 9 wt% of turpentine oil, A small amount of this conductive paste 16 is placed on the positive photoresist layer 12 in which the concave portions 15 are formed, and the Teflon spatula 17 is placed on the positive photoresist layer 1.
The conductive paste 16 was rubbed into the concave portion 15 of the positive photoresist layer 12 while being moved horizontally while being in contact with the surface of the second photoresist layer 12 (FIG. 1 (e)). The conductive paste 1 is applied to the surface of the positive photoresist layer 12 except for the recesses 15.
When 6 remained, it was scraped off with a Theron spatula 17 to which the conductive paste 16 did not adhere.

【0062】次に、凹部15に充填された導体ペースト
16を90℃に加熱することにより乾燥させ、導体ペー
スト16中のアクリル樹脂をセラミックス回路基板11
に接着させた。テフロンヘラ17による余剰導体ペース
ト16の掻き取り処理でも除去できなかった、1粒子層
程度の極薄い導体ペースト層が凹部15以外のフォトレ
ジスト層12表面に被着している場合は、ラッピングフ
ィルム(住友スリーエム社製 アルミナ砥粒(粒径1μ
m)を接着)にて10秒程度研磨して除去した。
Next, the conductor paste 16 filled in the recess 15 is dried by heating to 90 ° C., and the acrylic resin in the conductor paste 16 is removed from the ceramic circuit board 11.
Was adhered to. If a very thin conductor paste layer of about one particle layer, which could not be removed even by scraping off the excess conductor paste 16 with the Teflon spatula 17, is applied to the surface of the photoresist layer 12 other than the recesses 15, a wrapping film (Sumitomo) 3M alumina grain (particle size 1μ)
m) was removed by polishing for about 10 seconds by bonding.

【0063】次に、前記工程を経たセラミックス回路基
板11を現像液(ヘキストジャパン社製 AZ400
K)中に浸漬し、揺動させることにより現像処理を施
し、ポジ型フォトレジスト層12を溶解、消失させ、導
体ペースト16の乾燥体のみをセラミックス回路基板1
1上に残した(図1(f))。
Next, the ceramic circuit board 11 having undergone the above-described steps is applied to a developing solution (AZ400 manufactured by Hoechst Japan).
K) is immersed in the substrate and subjected to a development process by swinging to dissolve and eliminate the positive type photoresist layer 12 and to remove only the dried body of the conductor paste 16 into the ceramic circuit board 1.
1 (FIG. 1 (f)).

【0064】次いで、微量水蒸気を含む窒素−水素混合
ガス雰囲気中、1500℃で焼成することにより、導体
ペースト16中の樹脂を分解、消失させ、かつ導体をセ
ラミックス回路基板11に焼き付けて、バンプ18を形
成した(図1(g))。
Then, by baking at 1500 ° C. in a nitrogen-hydrogen mixed gas atmosphere containing trace water vapor, the resin in the conductor paste 16 is decomposed and disappeared, and the conductor is baked on the ceramic circuit board 11 to form the bumps 18. Was formed (FIG. 1 (g)).

【0065】その後、このバンプ18表面にNiめっき
及びAuめっきを施した。
Thereafter, the surfaces of the bumps 18 were plated with Ni and Au.

【0066】[実施例2]セラミックス回路基板11と
して、内部にAg配線を有するアルミナ−コーディエラ
イト系のセラミックス回路基板を使用して、実施例1と
同様にしてこのセラミックス回路基板11上にポジ型フ
ォトレジスト層12を形成し、このポジ型フォトレジス
ト層12に凹部15を形成した。
Example 2 An alumina-cordierite-based ceramic circuit board having an Ag wiring inside was used as the ceramic circuit board 11, and a positive electrode was formed on the ceramic circuit board 11 in the same manner as in the first embodiment. A mold photoresist layer 12 was formed, and a recess 15 was formed in the positive photoresist layer 12.

【0067】次に、導体材料をCu粉末(粒径2μm)
と鉛ホウケイ酸ガラスとを重量比で95:5の割合で混
合した粉末に代えた他は、実施例1の場合と同様の組成
を有する導体ペースト16を用い、実施例1の場合と同
様にポジ型フォトレジスト層12の凹部15に導体ペー
スト16を充填、接着し、現像処理によりポジ型フォト
レジスト層12を溶解、消失させた。この後、窒素中9
00℃にて焼成を行ってCu粉末を焼結させ、かつセラ
ミックス回路基板11上に接着し、セラミックス回路基
板11上にバンプ18を形成し、めっきを施した。
Next, the conductor material was changed to Cu powder (particle size: 2 μm).
A conductor paste 16 having the same composition as in Example 1 was used, except that powder mixed with Pb and lead borosilicate glass at a weight ratio of 95: 5 was used. The conductive paste 16 was filled in and bonded to the concave portion 15 of the positive photoresist layer 12, and the positive photoresist layer 12 was dissolved and disappeared by a developing process. After this, 9
The powder was fired at 00 ° C. to sinter the Cu powder and adhered to the ceramic circuit board 11 to form a bump 18 on the ceramic circuit board 11 and plating was performed.

【0068】このようにして得られた実施例1及び実施
例2に係るバンプ付き回路基板のバンプ18の高さのば
らつき及びショート率を測定することにより、またバン
プ18を被実装体のバンプに半田を介して接続した時の
半田付け不良率を測定することにより、前記バンプ付き
回路基板の評価を行った。結果を表1に示す。
By measuring the variation in height and short-circuit rate of the bumps 18 of the circuit boards with bumps according to the first and second embodiments thus obtained, the bumps 18 can be used as the bumps of the mounted body. The circuit board with bumps was evaluated by measuring the percentage of defective soldering when connected via solder. Table 1 shows the results.

【0069】表1に示したバンプ高さのばらつきは、ま
ず上記実施例により製造した各200個のサンプルに形
成されたバンプ18の高さを(東京精密社製 surf
com112B)により測定し、得られたバンプ高さの
最大値と最小値の差を記載したものである。
The variation in the bump height shown in Table 1 is based on the height of the bump 18 formed on each of the 200 samples manufactured according to the above-described embodiment (Surf manufactured by Tokyo Seimitsu Co., Ltd.).
com112B), and describes the difference between the maximum and minimum values of the obtained bump height.

【0070】次に、表1に示したバンプのショート率
は、形成されたバンプ18の形状を光学顕微鏡により観
察し、バンプ18同士が接触しているものの割合を調べ
た結果を示している。
Next, the short-circuit rate of the bumps shown in Table 1 is a result of observing the shape of the formed bumps 18 with an optical microscope and examining the proportion of the bumps 18 in contact with each other.

【0071】また、表1に示した半田付け不良率は、形
成されたバンプ18と被実装体のバンプとを半田付け
し、お互いに接続されるべきバンプ間に接続不良がある
か否かを各バンプについて検査し、接続不良が発生した
ことが判明したバンプの割合を示している。なおこの場
合、実施例1及び実施例2と全く同様の条件で200個
のサンプルを製造して、上記評価を行った。
The soldering failure rate shown in Table 1 is determined by soldering the formed bumps 18 and the bumps of the mounted body and determining whether there is a connection failure between the bumps to be connected to each other. Inspection of each bump shows the proportion of bumps in which connection failure was found to have occurred. In this case, 200 samples were manufactured under exactly the same conditions as in Examples 1 and 2, and the above evaluation was performed.

【0072】[比較例1〜2]一方、従来から行われて
いる方法でバンプを形成した場合と具体的に比較するた
め、比較例としてセラミックス回路基板上に直接スクリ
ーン印刷法を用いてバンプを形成した。
[Comparative Examples 1-2] On the other hand, in order to specifically compare with the case where bumps were formed by a conventional method, as a comparative example, bumps were directly formed on a ceramic circuit board by using a screen printing method. Formed.

【0073】すなわち比較例1では、実施例1で使用し
たアルミナ製のセラミックス回路基板11上に実施例1
で使用したMo−Mn系導体ペースト用いてスクリーン
印刷法により導体ペーストのパターンを形成し、焼成
後、実施例1と同様にNiめっき及びAuめっきを施し
た。また比較例2では、実施例2で使用した基板上に実
施例2で使用したCu導体ペーストを用いてスクリーン
印刷法により導体ペーストのパターンを形成し、焼成
し、同様にメッキ処理を施した。
That is, in Comparative Example 1, Example 1 was placed on the ceramic circuit board 11 made of alumina used in Example 1.
A conductive paste pattern was formed by a screen printing method using the Mo-Mn-based conductive paste used in the above, and after sintering, Ni plating and Au plating were performed as in Example 1. In Comparative Example 2, a pattern of a conductor paste was formed on the substrate used in Example 2 by the screen printing method using the Cu conductor paste used in Example 2, baked, and similarly plated.

【0074】そして、前記比較例1及び比較例2に係る
バンプ付き回路基板を実施例の場合と同様にして評価を
行った。比較例のサンプルの個数も実施例の場合と同様
である。
The circuit boards with bumps according to Comparative Examples 1 and 2 were evaluated in the same manner as in the example. The number of samples of the comparative example is the same as that of the example.

【0075】[0075]

【表1】 [Table 1]

【0076】表1より明らかなように、実施例1、2に
係るバンプ付き回路基板においては、バンプ18の高さ
ばらつきが1μmと均一化されており、バンプ18のシ
ョート率が皆無と正確なパターンのバンプ18が形成さ
れていることがわかる。一方、比較例に係るバンプ付き
回路基板においては、従来のスクリーン印刷法によりバ
ンプを形成しているため、バンプの高さのばらつきが5
μmと大きく、また印刷時のにじみ等により正確なパタ
ーンが形成されていないため、バンプのショートも約5
0%と非常に高い値となっている。
As is evident from Table 1, in the circuit boards with bumps according to Examples 1 and 2, the height variation of the bumps 18 was uniformed to 1 μm, and the short-circuit rate of the bumps 18 was as accurate as zero. It can be seen that the bumps 18 of the pattern are formed. On the other hand, in the bumped circuit board according to the comparative example, since the bumps are formed by the conventional screen printing method, the variation in bump height is 5%.
μm, and an accurate pattern is not formed due to bleeding during printing.
It is a very high value of 0%.

【0077】また実施例に係るバンプ付き回路基板を用
い、半田を介して被実装体を接続、固定した場合、半田
付け不良が皆無であり、各バンプ同士が良好に接続され
ているのに対し、比較例においては、形成されたバンプ
の高さの不揃いに起因して半田付け不良率が非常に高く
なっている。
In the case where the circuit board with bumps according to the embodiment is used and the mounted body is connected and fixed via solder, there is no soldering failure, and each bump is connected well. In the comparative example, the defective soldering rate is extremely high due to the uneven height of the formed bumps.

【0078】[0078]

【発明の効果】以上詳述したように本発明に係るバンプ
付き回路基板の製造方法にあっては、セラミックス回路
基板の表面にバンプを突設するバンプ付き回路基板の製
造方法において、液状フォトレジストを用いてセラミッ
クス回路基板上にポジ型フォトレジスト層を形成するフ
ォトレジスト層形成工程と、前記ポジ型フォトレジスト
層に所定のバンプ形成パターンを有するフォトマスクを
介して露光処理を施し、その後現像処理を施すことによ
り、前記ポジ型フォトレジスト層にバンプ形成パターン
状に凹部を形成する凹部形成工程と、前記凹部が形成さ
れた前記ポジ型フォトレジスト層に全面露光処理を施す
全面露光処理工程と、前記凹部にバンプ形成用の導体ペ
ーストを充填する導体ペースト充填工程と、前記凹部に
充填された前記導体ペーストを乾燥させ、前記導体ペー
スト中の固体成分を前記セラミックス回路基板に接着さ
せる接着工程と、前記ポジ型フォトレジスト層に現像処
理を施して前記フォトレジスト層を消失させるフォトレ
ジスト層消失工程と、焼成により前記導体ペースト中の
固体成分を前記セラミックス回路基板に焼き付ける焼付
工程とを含むので、その高さが均一で、正確な形状を有
し、微細でかつ位置精度も極めて高いバンプを有するバ
ンプ付き回路基板を比較的安価に製造することができ
る。
As described above in detail, in the method of manufacturing a circuit board with bumps according to the present invention, there is provided a method of manufacturing a circuit board with bumps in which bumps are projected from the surface of a ceramic circuit board. A photoresist layer forming step of forming a positive photoresist layer on a ceramic circuit board by using a photomask, and performing an exposure process on the positive photoresist layer via a photomask having a predetermined bump formation pattern, followed by a development process By performing the above, a concave portion forming step of forming a concave portion in a bump formation pattern in the positive photoresist layer, and a whole surface exposure process step of performing a whole surface exposure process on the positive photoresist layer in which the concave portion is formed, A step of filling the recess with a conductive paste for forming bumps; and a step of filling the recess filled with the conductive paste. Drying the paste, a bonding step of bonding the solid component in the conductor paste to the ceramic circuit board, a photoresist layer disappearing step of developing the positive photoresist layer and removing the photoresist layer, A baking step of baking the solid component in the conductor paste onto the ceramic circuit board by baking, so that the bumps have bumps having uniform height, accurate shape, fineness and extremely high positional accuracy. Circuit boards can be manufactured relatively inexpensively.

【0079】また、導体パターンを形成した後のポジ型
フォトレジスト層の除去は湿式プロセスにより行うの
で、セラミックス回路基板や導体材料が熱的ダメージや
酸化ダメージを受けるのを防止することができる。
Further, since the removal of the positive photoresist layer after the formation of the conductor pattern is performed by a wet process, it is possible to prevent the ceramic circuit board and the conductor material from being thermally damaged or oxidized.

【0080】従って、本発明に係るバンプ付き回路基板
に集積回路を実装したり、マザーボードにこのバンプ付
き回路基板を実装した際に、ショートや接続不良の発生
を防止することができる。
Therefore, when an integrated circuit is mounted on the circuit board with bumps according to the present invention or when the circuit board with bumps is mounted on a motherboard, it is possible to prevent a short circuit or a connection failure from occurring.

【図面の簡単な説明】[Brief description of the drawings]

【図1】(a)〜(g)は実施例に係るバンプ付きセラ
ミックス回路基板の製造方法における各工程を模式的に
示した断面図である。
FIGS. 1A to 1G are cross-sectional views schematically showing steps in a method for manufacturing a ceramic circuit board with bumps according to an embodiment.

【図2】フリップチップ方式により集積回路が回路基板
に接着された状態を模式的に示した断面図である
FIG. 2 is a cross-sectional view schematically showing a state in which an integrated circuit is bonded to a circuit board by a flip chip method.

【図3】フリップチップ方式によりセラミックス回路基
板がマザーボードに接着、固定された状態を模式的に示
した断面図である。
FIG. 3 is a cross-sectional view schematically showing a state in which a ceramic circuit board is bonded and fixed to a mother board by a flip chip method.

【図4】フリップチップ方式により集積回路等を接続す
るために用いられるセラミックス回路基板の一例を模式
的に示した断面図である。
FIG. 4 is a cross-sectional view schematically showing an example of a ceramic circuit board used for connecting an integrated circuit or the like by a flip chip method.

【図5】スクリーン印刷法によりセラミックス回路基板
に形成されたバンプとマザーボードに形成されたバンプ
とが、半田を介して接続、固定されている状態を示した
断面図である。
FIG. 5 is a cross-sectional view showing a state in which bumps formed on a ceramic circuit board by screen printing and bumps formed on a motherboard are connected and fixed via solder.

【符号の説明】[Explanation of symbols]

11 セラミックス回路基板 12 ポジ型フォトレジスト層 13 フォトマスク 15 凹部 16 導体ペースト 18 バンプ DESCRIPTION OF SYMBOLS 11 Ceramic circuit board 12 Positive photoresist layer 13 Photomask 15 Concave part 16 Conductive paste 18 Bump

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宇野 孝一 山口県美祢市大嶺町東分字岩倉2701番1 株式会社住友金属セラミックス内 (72)発明者 中田 好和 大阪府大阪市中央区北浜4丁目5番33号 住友金属工業株式会社内 (56)参考文献 特開 平6−112212(JP,A) 特開 平1−309342(JP,A) 特表 平3−504064(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 21/60 311 H01L 21/92 604────────────────────────────────────────────────── ─── Continued on the front page (72) Inventor Koichi Uno 2701-1, Iwakura, Omine-cho, Omine-cho, Mine-shi, Yamaguchi Prefecture (72) Inventor Yoshikazu Nakata 4-5 Kitahama, Chuo-ku, Osaka-shi, Osaka No. 33 Sumitomo Metal Industries Co., Ltd. (56) References JP-A-6-112212 (JP, A) JP-A-1-309342 (JP, A) JP-A-3-504064 (JP, A) (58) Surveyed field (Int.Cl. 6 , DB name) H01L 21/60 311 H01L 21/92 604

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 セラミックス回路基板の表面にバンプを
突設するバンプ付き回路基板の製造方法において、 液状フォトレジストを用いてセラミックス回路基板上に
ポジ型フォトレジスト層を形成するフォトレジスト層形
成工程と、 前記ポジ型フォトレジスト層に所定のバンプ形成パター
ンを有するフォトマスクを介して露光処理を施し、その
後現像処理を施すことにより、前記ポジ型フォトレジス
ト層にバンプ形成パターン状に凹部を形成する凹部形成
工程と、 前記凹部が形成された前記ポジ型フォトレジスト層に全
面露光処理を施す全面露光処理工程と、 前記凹部にバンプ形成用の導体ペーストを充填する導体
ペースト充填工程と、 前記凹部に充填された前記導体ペーストを乾燥させ、前
記導体ペースト中の固体成分を前記セラミックス回路基
板に接着させる接着工程と、 前記ポジ型フォトレジスト層に現像処理を施して前記フ
ォトレジスト層を消失させるフォトレジスト層消失工程
と、 焼成により前記導体ペースト中の固体成分を前記セラミ
ックス回路基板に焼き付ける焼付工程とを含むことを特
徴とするバンプ付き回路基板の製造方法。
1. A method for manufacturing a circuit board with bumps, wherein a bump is projected from a surface of a ceramic circuit board, comprising: a step of forming a positive photoresist layer on the ceramic circuit board using a liquid photoresist; A concave portion for forming a concave portion in the positive photoresist layer in a bump formation pattern by performing an exposure process on the positive photoresist layer through a photomask having a predetermined bump formation pattern, and thereafter performing a development process; A forming step, an overall exposure processing step of performing an overall exposure processing on the positive photoresist layer in which the recess is formed, a conductor paste filling step of filling the recess with a conductive paste for bump formation, and a filling of the recess. The obtained conductor paste is dried, and the solid component in the conductor paste is separated from the ceramic paste by the ceramics. An adhesion step of adhering to a circuit board; a photoresist layer disappearing step of developing the positive photoresist layer to eliminate the photoresist layer; and firing the solid component in the conductor paste to the ceramic circuit board. A method of manufacturing a circuit board with bumps, comprising a baking step of baking.
JP5240843A 1993-09-27 1993-09-28 Method for manufacturing bumped circuit board Expired - Lifetime JP2805432B2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP5240843A JP2805432B2 (en) 1993-09-28 1993-09-28 Method for manufacturing bumped circuit board
US08/863,279 US6074893A (en) 1993-09-27 1997-05-27 Process for forming fine thick-film conductor patterns

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5240843A JP2805432B2 (en) 1993-09-28 1993-09-28 Method for manufacturing bumped circuit board

Publications (2)

Publication Number Publication Date
JPH0799216A JPH0799216A (en) 1995-04-11
JP2805432B2 true JP2805432B2 (en) 1998-09-30

Family

ID=17065535

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5240843A Expired - Lifetime JP2805432B2 (en) 1993-09-27 1993-09-28 Method for manufacturing bumped circuit board

Country Status (1)

Country Link
JP (1) JP2805432B2 (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2989271B2 (en) * 1995-07-12 1999-12-13 ホーヤ株式会社 Bare chip mounting board, method of manufacturing bare chip mounting board, and method of forming electrodes of bare chip
US7510951B2 (en) * 2005-05-12 2009-03-31 Lg Chem, Ltd. Method for forming high-resolution pattern with direct writing means
KR100833017B1 (en) 2005-05-12 2008-05-27 주식회사 엘지화학 Method for preparing a high resolution pattern with direct writing means
KR101020850B1 (en) * 2008-10-15 2011-03-09 삼성전기주식회사 Inkjet Head Manufacturing Method
JP2016032033A (en) * 2014-07-29 2016-03-07 株式会社村田製作所 Method of manufacturing multilayer substrate

Also Published As

Publication number Publication date
JPH0799216A (en) 1995-04-11

Similar Documents

Publication Publication Date Title
JP3588027B2 (en) Method of bonding IC chip to substrate
US6074893A (en) Process for forming fine thick-film conductor patterns
US6586685B2 (en) Bump electrode and printed circuit board
WO2010002736A2 (en) Methods for fabricating line/space routing between c4 pads
JP2805432B2 (en) Method for manufacturing bumped circuit board
JP3549017B2 (en) Flip chip mounting method
US6047637A (en) Method of paste printing using stencil and masking layer
JPH0794848A (en) Method for forming conductor layer pattern
JPH08222840A (en) Circuit board with electrode pad and manufacturing method thereof
TWI322491B (en) Bumping process
JP2769598B2 (en) Conductor paste
KR101069980B1 (en) Method for forming solder bump
JP2896296B2 (en) Manufacturing method of ceramic wiring board
JP3124224B2 (en) Solder bump formation method
CN1118094C (en) Device and method for connecting two electronic components
JPH07336020A (en) Method of forming conductor pattern
JPH10335800A (en) Formation of solder bump
JPH07336019A (en) Method of forming conductor pattern
JPH07142843A (en) Thick film fine pattern forming method
JPH09213832A (en) Ceramic plate board and manufacture thereof
JPH07283512A (en) Method of forming conductor pattern
JPH08293661A (en) Ceramic circuit board and manufacturing method thereof
JPH08133874A (en) Conductor paste for alumina substrate
JPH09321411A (en) Method for manufacturing ceramic wiring board
JPH07321113A (en) Method of forming solder bump

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070724

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080724

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080724

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090724

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100724

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100724

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100724

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110724

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110724

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110724

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110724

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120724

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120724

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130724

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130724

Year of fee payment: 15

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130724

Year of fee payment: 15

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130724

Year of fee payment: 15

R370 Written measure of declining of transfer procedure

Free format text: JAPANESE INTERMEDIATE CODE: R370

EXPY Cancellation because of completion of term